CN1893059A - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件，包括：多个层间介电膜，层叠并设置在衬底上方的多个层中；至少一个第一导体，设置在所述层叠层间介电膜的至少一个层间介电膜中；以及多个第二导体，设置在其中设置有所述第一导体的所述层间介电膜中，并被连接至所述第一导体的下表面，以及以这样的方式沿从所述第一导体向下的方向延伸并沿第一方向和垂直于所述第一方向的第二方向进一步延伸，以便互相间隔，从而形成网格形状。

Description

半导体器件
相关申请的交叉引用
本申请基于并要求2005年7月7日提交的在先的日本专利申请2005-198967的优先权，在此引入其整个内容作为参考。
技术领域
本发明涉及一种半导体器件，更具体地说，涉及一种提高半导体器件的可靠性的技术，其中该半导体器件包括由低介电常数介电膜构成的层间介电膜。
背景技术
近年来，为了提高半导体器件的运行速度，正在对所谓的低介电常数介电膜(低k膜)进行应用，其中该低k膜具有低于通常使用的介电膜的介电常数，并用作半导体器件的层间介电膜的材料。通过例如降低材料密度从而变为介电膜或者去除材料极性从而变为介电膜，获得低k膜。在降低材料密度(膜密度)从而变为介电膜的情况下，通常采用多孔材料。因此，与通常使用的介电膜相比，在低k膜中，介电膜形成后在膜中形成过孔或布线槽时使用的蚀刻气体或当介电膜置于空气中时的水分更容易渗入该膜。此外，与通常使用的介电膜相比，在低k膜中，更容易在膜内部产生由工作过程的影响导致的膜材料的劣化(分层和/或断裂)。
结果，在低k膜中比在通常使用的介电膜中，材料自身的机械强度劣化(降低)得更多。此外，在通过层叠多个低k膜获得的所谓的低k层间介电膜中，在层叠的低k膜之间的界面处或在低k膜与其它介电膜之间的界面处比在通常使用的介电膜之间的界面处，接合强度劣化(降低)得更多。如下将多层布线结构应用于半导体器件中时，低k膜的机械强度的劣化以及在低k膜之间的界面处或在低k膜与其它介电膜之间的界面处的接合强度的劣化造成严重问题。
为了解决由于使用低k膜导致的上述机械强度的劣化(例如，分层和/或断裂)，将预定的界面处理技术应用于例如低k膜的形成工艺中。可选地，当进行RIE以在低k膜中形成过孔或布线槽时，其工艺被优化。尽管以上措施可以改善低k膜的机械强度以及在低k膜之间或在低k膜与其它介电膜之间的界面处的接合强度，现在仍需要一种进一步提高机械和接合强度的技术。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：多个层间介电膜，层叠并设置在衬底上方的多个层中；至少一个第一导体，设置在所述层叠层间介电膜的至少一个层间介电膜中；以及多个第二导体，设置在其中设置有所述第一导体的所述层间介电膜中，并被连接至所述第一导体的下表面，以及以这样的方式沿从所述第一导体向下的方向延伸并沿第一方向和垂直于所述第一方向的第二方向进一步延伸，以便相互间隔，从而形成网格形状。
根据本发明的另一个方面，提供了一种半导体器件，包括：多个层间介电膜，层叠并设置在衬底上方的多个层中；至少一个下层导体，设置在所述层叠层间介电膜的至少一个层间介电膜中作为导电通道的一部分；以及至少一个第一导体，以这样的方式设置在所述下层导体和其中设置有所述下层导体的所述层间介电膜上方并基本上与它们重叠的位置，以沿其膜厚度方向贯通其中设置有所述下层导体的所述层间介电膜上方的层间介电膜，并且所述至少一个第一导体电连接至所述下层导体以用作所述导电通道的一部分。
根据本发明的又一个方面，提供了一种半导体器件，包括：多个层间介电膜，层叠并设置在衬底上方的多个层中；至少一个下层导体，设置在所述层叠层间介电膜的至少一个层间介电膜中；以及至少一个第一导体，未被电连接至所述下层导体，并设置在其中设置有所述下层导体的所述层间介电膜上方的层间介电膜中，所述至少一个第一导体在所述下层导体上方并与所述下层导体部分重叠的位置处，至少所述第一导体的一部分在偏离所述下层导体上方的区域的位置处具有较小的线宽，并在此位置处沿其膜厚度方向贯通其中设置有所述下层导体的所述层间介电膜上方的所述层间介电膜。
根据本发明的再一个方面，提供了一种半导体器件，包括：多个层间介电膜，层叠并设置在衬底上方的多个层中；至少一个下层导体，设置在所述层叠层间介电膜的至少一个层间介电膜中；以及至少一个第一导体，未被电连接至所述下层导体，并具有以这样的方式设置的第一和第二电流施加部分，以便沿其膜厚度方向贯通其中设置有所述下层导体的所述层间介电膜上方的层间介电膜，并将在所述下层导体上方并与所述下层导体重叠的位置夹在中间，所述第一和第二电流施加部分互相电连接，以用作导电通道的一部分；以及至少一个上层导体，以这样的方式设置，以便沿其膜厚度方向贯通其中设置有所述第一导体的所述第一和第二电流施加部分的所述层间介电膜上方的层间介电膜，所述至少一个上层导体在所述下层导体上方并与所述下层导体重叠的位置处，并且所述至少一个上层导体被电连接至所述第一导体的所述第一和第二电流施加部分，以用作导电通道的一部分。
附图说明
图1是截面图，示出了根据第一实施例的半导体器件的制造工艺；
图2是截面图，示出了根据第一实施例的半导体器件的制造工艺；
图3是平面图，示出了根据第一实施例的半导体器件的制造工艺；
图4是透视图，示出了根据第一实施例的半导体器件的制造工艺；
图5是截面图，示出了根据第一实施例的半导体器件的制造工艺；
图6是平面图，示出了根据第一实施例的半导体器件的制造工艺；
图7是截面图，示出了根据第一实施例的半导体器件的制造工艺；
图8是截面图，示出了根据第一实施例的半导体器件的制造工艺；
图9是截面图，示出了根据第一实施例的半导体器件的制造工艺；
图10是平面图，示出了根据第一实施例的半导体器件的制造工艺；
图11是平面图，示出了根据第一实施例的半导体器件的制造工艺；
图12是截面图，示出了根据第一实施例的半导体器件的制造工艺；
图13是透视图，示出了根据第一实施例的半导体器件的制造工艺；
图14是平面图，示出了根据第一实施例的半导体器件的实例；
图15是截面图，示出了用作第二实施例的比较实例的半导体器件；
图16是截面图，示出了根据第二实施例的半导体器件；
图17是平面图，示出了根据第二实施例的半导体器件以及用作第二实施例的比较实例的半导体器件；
图18是截面图，示出了根据第三实施例的半导体器件；
图19是平面图，示出了根据第三实施例的半导体器件；
图20是截面图，示出了根据第四实施例的半导体器件；
图21是截面图，示出了根据第五实施例的半导体器件；以及
图22是沿图21中的点划线D-D’截取的截面图；
具体实施方式
下文中，将参考附图说明本发明的实施例。
(第一实施例)
首先，将参考图1至14说明本发明的第一实施例。图14是平面图，示出了根据第一实施例的半导体器件，图1至13示出了根据该实施例的半导体器件的制造工艺。
在第一实施例中，将对这样的结构进行说明，其中，在包括所谓的宽布线的下侧过孔塞栓的层上，沿两个方向，即沿宽布线的纵向方向和沿与宽布线纵向方向基本上垂直的方向，连续设置实际上未施加电流的牺牲过孔塞栓，从而提高宽布线区域的机械强度。下文中，将进行详细说明。
首先，如图1所示，在包括未示出的有源区域的硅衬底(半导体衬底)上方，形成第n-1(n是大于等于2的自然数)层中的层间介电膜(ILD)2。将相对介电常数不大于约3.4的所谓低介电常数介电膜(低k膜)用作层间介电膜2。这样的低k膜2的实例包括基于SiOC组分的MSQ(聚甲基硅氧烷)低k膜和基于PAE(聚亚芳基醚)的低k膜。在第一实施例中，将杨氏模量约为5GPa和线性膨胀系数约为40ppm的基于PAE的低k膜2用作层间介电膜2。层间介电膜2也称为低k层间介电膜2。利用例如CVD方法，形成膜厚度约为300nm的低k层间介电膜2。
然后，在第n-1层中的低k层间介电膜2的表面上形成第n-1层中的帽层(帽膜)3。在第一实施例中，d-TEOS(d-四乙氧基硅)膜被用作帽层3。利用例如CVD方法，在低k层间介电膜2上沉积d-TEOS膜3，以使其膜厚度约为50nm。d-TEOS膜3的机械强度(杨氏模量)约为30Gpa或更高。然后，利用掩埋方法在低k层间介电膜2和d-TEOS膜3的内部形成用作下层导体的下层布线4以及阻挡金属膜5。下层布线4接收电流供给并用作构成预定导电通道的有效布线。下层布线4由例如Cu构成。阻挡金属膜5由例如Ta构成。随后，以这样的方式在d-TEOS膜3的表面上形成第n-1层中的顶部阻挡层(顶部阻挡膜)6，以便覆盖下层Cu布线4和Ta膜5。在第一实施例中，将SiCN膜用作顶部阻挡层6。利用例如CVD方法，在d-TEOS膜3上沉积SiCN膜6，以使其膜厚度约为50nm。SiCN膜6的机械强度(杨氏模量)约为30GPa或更高。SiCN膜6与d-TEOS膜3一起用作稍后将说明的第二导体15的加强构件。
然后，在第n-1层中的SiCN膜6的表面上顺序层叠第n层中的低k层间介电膜7和第n层中的d-TEOS膜(帽膜)8。利用与在形成第n-1层中的低k层间介电膜2的情况中相同的方法，在SiCN膜6上沉积第n层中的低k层间介电膜7，以使其膜厚度约为300nm。此外，利用与在形成在第n-1层中的d-TEOS膜3的情况中相同的方法，在低k层间介电膜7上沉积第n层中的d-TEOS膜8，以使其膜厚度约为50nm。
接下来，如图2至4所示，利用光刻工艺等，在第n层中的d-TEOS膜8和低k层间介电膜7以及第n-1层中的SiCN膜6的内部，以预定图形形成凹陷9，该凹陷9用于形成用作第一导体的第n层中的布线14以及用作被连接至第n层中的布线14的下部(下表面)的第二导体的过孔塞栓15。图3是平面图，示出了从上方观察的图2中所示的凹陷9，以及图4是图3中所示的凹陷9的透视图。图2是沿图3中的点划线A-A’截取的截面图。
在第一实施例中，第n层中的布线14形成为所谓双镶嵌布线。也就是说，第n层中的布线14与过孔塞栓15整体地形成。因此，如图2至4所示，在d-TEOS膜8和低k层间介电膜7以及SiCN膜6的内部形成凹陷9，该凹陷9包括整体形成的用于布线的凹陷10和用于过孔塞栓的凹陷11。应注意，在第一实施例中，第n层中的布线14未电连接至下层Cu布线4。也就是说，在下层Cu布线4的上方未设置过孔塞栓15。因此，用于过孔塞栓的凹陷11形成在除了下层Cu布线4上方的区域之外的用于布线的凹陷10的下方的区域中。
在第一实施例中，第n层中的布线形成为宽布线，其中沿横跨纵向方向的宽度方向的长度(线宽)约为1μm或更宽。更具体地说，第n层中的布线14形成为具有约10μm宽度的宽布线。同时，通过沿从第n层中的布线14向下的方向延伸，并通过分别沿第n层中的布线14的纵向方向和沿与第n层中的布线14的纵向方向相垂直的方向延伸，以这样的方式形成多个过孔塞栓15，以使其相互间隔。更具体地说，沿第n层中的布线14的纵向方向(第一方向)和沿与第n层中的布线14的纵向方向相垂直的方向(第二方向)分别纵向地和横向地形成各具有0.1μm宽度的线性形状的多个过孔塞栓15。此时，沿第n层中的布线14的纵向方向形成的过孔塞栓15和沿与第n层中的布线14的纵向方向相垂直的方向形成的过孔塞栓15互相交叉，从而形成所谓的网格形状。将邻近设置的过孔塞栓15之间的间距设定为约0.2μm，这是各过孔塞栓15的宽度的两倍。以这种方式，在d-TEOS膜8、低k层间介电膜7以及SiCN膜6的内部形成具有图2至4所示的图形的凹陷9。
接下来，如图5和6所示，以这样的方式形成用于第n层中的布线14和各过孔塞栓15的阻挡金属膜12，以覆盖第n层中的d-TEOS膜8的表面和用于布线和过孔塞栓的凹陷10和11的内部。与上述用于下层Cu布线4的阻挡金属膜5一样，Ta膜被用作阻挡金属膜12。利用施加偏压的溅射膜形成方法沉积阻挡金属膜12，使其膜厚度为约10nm。然后，尽管未示出，为了不被暴露于空气中，在高真空环境下将其上已经形成阻挡金属膜12的Si衬底1装入用于形成Cu膜的溅射装置中的处理室中。图6是从上方观察的图5中所示的凹陷9的平面图。图5是沿图6中的点划线B-B’截取的截面图。
接下来，如图7所示，以这样的方式形成用于镀敷籽晶以成为第n层中的布线14和各过孔塞栓15的一部分的Cu层(膜)13a，从而覆盖阻挡金属膜12的表面。在真空环境中，利用SIS(自电离溅射)溅射方法，从阻挡金属膜12连续沉积Cu镀敷籽晶层13a，以使其在固态膜中的膜厚度为约70nm。
随后，如图8所示，在Cu镀敷籽晶层13a的表面上形成Cu镀敷膜13b。利用电镀方法形成与Cu镀敷籽晶层13a一体化的Cu镀敷膜13b。结果，在阻挡金属膜12的表面上形成Cu膜13，该Cu膜13成为第n层中的布线14和各过孔塞栓15的材料。
接下来，如图9至11所示，通过CMP方法抛光并去除在第n层中的d-TEOS膜(帽膜)8的表面上的阻挡金属膜12和Cu膜13。结果，从d-TEOS膜8去除在用于布线和过孔塞栓的凹陷10和11的外部存在的不必要的阻挡金属膜12和Cu膜13；而仅在用于布线和过孔塞栓的凹陷10和11的内部保留阻挡金属膜12和Cu膜13。也就是说，仅仅在用于布线和过孔塞栓的凹陷10和11的内部掩埋将成为第n层中的布线14和各过孔塞栓15的阻挡金属膜12和Cu膜13。结果，在第n层中的d-TEOS膜8和低k层间介电膜7以及第n-1层中的SiCN膜6的内部，形成由Cu形成并具有双镶嵌结构的第n层中的布线14，在该双镶嵌结构中布线与过孔塞栓15整体形成。图10是平面图，示出了从上方观察的图9中所示的宽布线14。图11是平面图，示出了从下方观察的图9中所示的宽布线14。图9是沿图10中的点划线C-C’截取的截面图。
接下来，如图12所示，通过与在形成第n-1层中的顶部阻挡膜6的情况中相同的方法，以这样的方式形成第n层中的顶部阻挡膜(钝化膜)16，以覆盖第n层中的布线(Cu宽布线)14和d-TEOS膜8的表面。SiCN膜也用于第n层钝化膜16。随后，通过与在形成第n层中的低k层间介电膜7和d-TEOS膜8的情况中相同的方法，在第n层中的钝化膜16的表面上，顺序层叠第n+1层中的低k层间介电膜17和帽膜(d-TEOS膜)18。此外，以与在形成下层布线4和阻挡金属膜5的情况中相同的方式，利用掩埋方法，在第n+1层中的低k层间介电膜17和帽膜(d-TEOS膜)18的内部，形成用作上层导体的上层布线19和阻挡金属膜20。与下层布线4一样，上层布线19由例如Cu形成。与阻挡金属膜5一样，阻挡金属膜20也由例如Ta形成。随后，通过与形成第n-1层和第n层中的顶部阻挡膜6和16的情况中相同的方法，以这样的方式形成第n+1层中的顶部阻挡层21，以覆盖第n+1层中的上层Cu布线19和d-TEOS膜18。SiCN膜也用于第n+1层中的顶部阻挡膜21。
随后，通过预定工艺，获得图12所示的根据第一实施例的希望的半导体器件22。也就是说，半导体器件22具有Cu宽布线14，其具有双镶嵌结构，在该双镶嵌结构中布线14与构成网格形状的多个Cu过孔塞栓15整体形成。
图13是从下层Cu布线4侧观察的透视图，示出了通过上述工艺形成的根据第一实施例的Cu宽布线14和各Cu过孔塞栓15。为了简化图示，图13中省略了第n-1层和第n层中的阻挡金属膜5和12、低k层间介电膜2和7等。
如图13所示，Cu宽布线14具有沿布线14的宽度方向延伸的长方体形状。各Cu过孔塞栓15被电连接至Cu宽布线14的下表面，并向Cu宽布线14的下侧延伸。此外，各Cu过孔塞栓15沿Cu宽布线14的下表面、沿Cu宽布线14的纵向方向(图13中的宽度方向)以及沿与Cu宽布线14的纵向方向相垂直的方向(图13中的深度方向)以这种方式延伸，以相互间隔。更具体地说，沿Cu宽布线14的纵向方向形成的Cu过孔塞栓15和沿与Cu宽布线14的纵向方向相垂直的方向形成的Cu过孔塞栓15互相交叉，从而形成所谓的网格形状。如上所述，第一实施例的各Cu过孔塞栓15不是形成为通常的孤立岛形状而是形成为线性形状，所以它也可称为“Cu过孔布线”。可选地，形成为与本实施例类似的构成网格形状的壁的Cu过孔布线还也称为“Cu过孔篱笆”。如上所述，各Cu过孔布线具有约0.1μm的宽度。同时，将沿相同方向延伸的邻近设置的Cu过孔布线15之间的间距设定为约0.2μm。
此外，因为如上所述未将各Cu过孔布线15电连接至下层Cu布线4，布线15形成在除了下层Cu布线4上方的区域以外的Cu宽布线14的下方的区域中。也就是说，各Cu过孔布线15被设置为所谓的牺牲布线(虚布线，连续牺牲过孔层)。这样的Cu过孔布线15也可称为“Cu虚过孔布线(Cu牺牲过孔布线)”或“Cu虚过孔篱笆”。
下面，将主要参考图14和表1，接着说明由本发明人进行的测试。
首先，尽管未示出，制备了两个样品。一个是根据本实施例的样品(下文中称为“第一样品”)，其由具有双镶嵌结构的Cu宽布线14的两层布线结构构成，该双镶嵌结构包括上述下层Cu布线4和网格形状的Cu虚过孔布线15。另一个是根据现有技术的样品(下文中称为“第二样品”)，其由两层布线结构构成，其中仅在下层Cu布线4上方设置Cu宽布线14，该Cu宽布线14不具有网格形状的Cu虚过孔布线15。也就是说，第二样品的布线结构不具有过孔层中的金属部分，在第一样品中在该过孔层中的金属部分上形成Cu虚过孔布线15。在第一和第二样品中，将用作上层布线的Cu宽布线14的宽度设定为约10μm，以约11μm的间距将Cu宽布线14设置在整个衬底1上方。此外，在第一样品中，在具有约10μm宽度的Cu宽布线14上形成具有图14所示的单元形状的各Cu虚过孔布线15，其尺寸如表1所示有各种变化。
随后，为了评价样品的可靠性，对各具有以上结构的第一和第二样品进行测试。首先，对第一和第二样品进行十次热循环(从室温至约400℃，其产生于常规多层布线工艺)。此后，对第一和第二样品进行在常规封装工艺中进行的切割工艺。随后，在通过密封树脂将切割的第一和第二样品密封在封装中后，对封装的第一和第二样品进行1000次从约-65至125℃的TCT测试。表1示出了关于第一样品的TCT测试的结果。
从表1可见，在Cu虚过孔布线15形成在Cu宽布线14的下表面上的情况下，优选如此形成Cu虚过孔布线15，以使Cu宽布线14的下表面被Cu虚过孔布线15覆盖的覆盖率大于等于10％，更优选大于等于20％。也就是说，在以上设置的条件下，可以减轻沿低k层间介电膜2和7以及Cu宽布线14的主表面产生的所谓的水平负载应力和沿低k层间介电膜2和7以及Cu宽布线14的厚度方向产生的所谓的垂直负载应力。也就是说，相对于水平负载应力和垂直负载应力，其中形成有Cu宽布线14和下层Cu布线4的低k层间介电膜2和7与在低k层间介电膜2和7的上方和下方邻接地形成的介电膜3、6、8和16的机械强度增强。结果，根据以上设置，可以防止在其中形成有Cu宽布线14和下层Cu布线4的低k层间介电膜2和7与在低k层间介电膜2和7的上方和下方邻接地形成的介电膜3、6、8和16的界面处引起的分层等。另一方面，在其中在Cu宽布线14的下表面上未形成Cu虚布线15的第二样品中，以约10％的比率发生缺陷。
表1
  虚布线宽度(μm)
  0.1   0.2   0.3   0.5   1   2   5
  覆盖率(％)   1   单元长度   -   -   -   -   -   -   -
  测试结果   -   -   -   -   -   -   -
  5   单元长度   3.95   7.9   -   -   -   -   -
  测试结果   ×   ×   -   -   -   -   -
  10   单元长度   1.94   3.89   5.85   9.74   -   -   -
  测试结果   △   △   △   ×   -   -   -
  20   单元长度   0.94   1.89   2.84   4.74   9.47   -   -
  测试结果   ○   ○   ○   △   ×   -   -
  30   单元长度   0.61   1.22   1.84   3.06   6.12   -   -
  测试结果   ○   ○   ○   ○   ○   -   -
  40   单元长度   0.44   0.89   1.33   2.22   4.44   8.87   -
  测试结果   ○   ○   ○   ○   ○   ○   -
  50   单元长度   0.34   0.68   1.02   1.71   3.41   6.83   -
  测试结果   ○   ○   ○   ○   ○   ○   -
  60   单元长度   0.27   0.54   0.82   1.36   2.72   5.44   -
  测试结果   ○   ○   ○   ○   ○   ○   -
  70   单元长度   0.22   0.44   0.66   1.11   2.21   4.42   -
  测试结果   ○   ○   ○   ○   ○   ○   -
  80   单元长度   0.18   0.36   0.54   0.9   1.81   3.62   9.04
  测试结果   ○   ○   ○   ○   ○   ○   ○
  90   单元长度   0.14   0.29   0.44   0.73   1.46   2.92   7.31
  测试结果   ○   ○   ○   ○   ○   ○   ○
×：产生分层
△：未产生分层
在100℃的温度和90％的湿度下测试后10小时Cu布线产生变色
○：未产生分层和变色
如上所述，由本发明人进行的测试表明，当在Cu宽布线14的下表面上形成Cu虚过孔布线15以使Cu宽布线14的下表面被Cu虚过孔布线15覆盖的覆盖率大于等于约10％时，可以提高半导体器件22的可靠性。
如上所述，根据第一实施例，通过在Cu宽布线14的下表面上形成具有网格形状的过孔篱笆结构的多个Cu虚过孔布线15，不管在低k层间介电膜2和7中形成的并实际接收电流的布线4和14的大小、形状或覆盖率如何，可以提高布线4和14与在其中形成有布线4和14的区域附近的包括低k层间介电膜2和7及介电膜3、6、8和16的各介电膜的强度。也就是说，在不增加布线层数的条件下，可以提供具有Cu多层布线/低k层间介电膜结构的高度可靠的半导体器件22。
(第二实施例)
下面将参考图15至17接着说明本发明的第二实施例。图15是截面图，示出了用作第二实施例的比较实例的半导体器件。图16是截面图，示出了根据第二实施例的半导体器件。图17是平面图，示出了根据第二实施例的半导体器件和用作第二实施例的比较实例的半导体器件。应注意，在第二实施例中，相同的参考标号表示与第一实施例中相同或相对应的部分，将省略对其的详细说明。
在第二实施例中，通过将布线延伸至位于其上形成过孔塞栓的实际使用的布线的下侧上的层，在布线附近的区域的机械强度增强。下文中，将进行详细说明。第二实施例的制造工艺与第一实施例的制造工艺相同，将省略对其的说明。
在对第二实施例进行说明之前，将参考图15简要地说明作为比较实例的半导体器件101的布线结构。
如图15所示，在作为比较实例的半导体器件101中，通过形成为孤立岛形状的过孔塞栓103，下层布线102被电连接至上层宽布线104。然而，如下所述，由热应力导致的水平应力负载和垂直应力负载容易被施加至宽布线104。因此，高的水平应力负载或垂直应力负载可能被施加至过孔塞栓103，从而破坏宽布线104与过孔塞栓103之间的连接部分。
也就是说，连接半导体器件中的布线的过孔部分是其上容易集中在半导体器件内部中产生的热应力的部位之一。此外，已经发现，在将其杨氏模量低于通常使用的介电膜的低k膜或其线性膨胀系数高于Al布线的Cu布线用于制造半导体器件的情况下，热应力对过孔部分的影响变得更明显。
此外，当利用低k膜形成层间介电膜时，不仅在层间介电膜等的加热和冷却工艺(升高和降低温度的工艺)期间在层间介电膜中产生热应力的情况下，而且在其它情况下，容易产生由低k膜之间或低k膜与其它介电膜之间的界面处的低接合强度或者低k膜自身的低断裂强度导致的层间介电膜中的分层。例如，在产品检查工艺例如探测期间，或者在后工艺例如封装期间，在层间介电膜中掩埋过孔塞栓和布线的CMP工艺中对层间介电膜施加剪切应力的情况下，容易引起层间介电膜中的分层。为了防止由低k层间介电膜的机械强度等的劣化导致的层间介电膜中的分层，本发明的发明人已经在例如美国专利申请10/653,186中提出了这样一种技术，在层间介电膜中形成所谓的虚布线或虚过孔塞栓，从而显著提高包括过孔部分和布线部分的层间介电膜的强度。在此引入美国专利申请10/653,186的整个内容作为参考。
然而，由本发明人进行的进一步研究表明，在利用低k膜形成层间介电膜且具有高表面覆盖率的半导体器件中，就虚过孔塞栓的形状或对其实际施加电流的实布线的区域而言，对于外部负载存在对策升级的空间。更具体地说，在形成的布线宽度大于常规布线宽度的所谓宽布线部分中，被实布线占据的面积必然变得大于常规布线部分的情况。因此，在层间介电膜中，用于提供可承受上述各种外部负载的足够数量的和足够大小的虚布线或虚塞栓的面积必然变小。具体地说，在虚布线或虚过孔塞栓的对外部负载的抵抗特性可被最大效率地利用的布线部分附近，形成虚布线或虚过孔塞栓的面积必然变小。此外，宽布线比常规布线更可能受到外部负载。结果，对在宽布线部分中形成的虚布线或虚过孔塞栓施加的外部负载(外力)也必然变得大于对在常规布线部分中形成的虚布线或虚过孔塞栓施加的外部负载。
结果，在将常规布线部分的虚布线或虚过孔塞栓用于宽布线部分而不对低k层间介电膜进行修改的情况下，很难确保足够的对虚布线或虚过孔塞栓施加的外力的抵抗强度。也就是说，存在实布线部分的强度不能增强的可能性。当然，容易产生由低k膜之间或低k膜与其它介电膜之间的界面处的低接合强度或者低k膜本身的低断裂强度导致的层间介电膜的分层。这可劣化包括低k层间介电膜的整个半导体器件的耐久性、可靠性和性能。
第二实施例可用于解决上述问题。下文中，将参考图16说明根据第二实施例的半导体器件31。
图15中双点划线的左侧是有效布线部分105，其中形成各实际接收电流以用作有效布线的下层布线102和宽布线104。图15中双点划线的右侧是机械加固部分108，其中形成虚布线(牺牲布线)106或虚过孔塞栓(牺牲过孔塞栓)107，用于使得难以对各实际接收电流以用作有效布线的下层布线102和宽布线104施加水平应力负载或垂直应力负载。
如图16所示，在第二实施例的半导体器件31中，用作第一导体的第n层中的Cu布线32被设置为与第n-1层中的下层Cu布线4a和低k层间介电膜2重叠，Cu布线4a构成下层Cu布线4，并具有与Cu布线32相同的导电通道，该下层Cu布线4在第n-1层中形成并用作下层导体。同时，Cu布线32沿厚度方向贯通第n层中的帽膜8和低k层间介电膜7以及第n-1层中的顶部阻挡膜6。通过阻挡金属膜(Ta膜)12，Cu布线32被电连接至下层Cu布线4a，以用作与下层Cu布线4a相同的导电通道的一部分。
如上所述，第二实施例可以获得与上述第一实施例相同的优点。此外，通过将Cu布线32延伸至在常规情况下其上将要形成过孔塞栓的低k层间介电膜7的下侧上的层，对于Cu布线32可以获得足够的布线截面。结果，如图17所示，可以减小Cu布线32的宽度。同时，仅仅通过在由图16中的双点划线左侧的区域表示的有效布线部分33中形成的用作有效布线的Cu布线32，可以提高机械强度。图16中双点划线的右侧是机械加固部分36，其中形成虚布线(牺牲布线)34或虚过孔塞栓(牺牲过孔塞栓)35，用于使得很难对各实际接收电流以用作有效布线的下层布线4和Cu布线32施加水平应力负载或垂直应力负载。如上所述，根据第二实施例，通过将用作有效布线的Cu布线32延伸至在通常情况下其上将要形成过孔的部分(层)，与其中过孔层中不存在金属层的常规结构相比，可以提高机械强度。
(第三实施例)
下面将参考图18和图19说明本发明的第三实施例。图18是截面图，示出了根据第三实施例的半导体器件。图19是平面图，示出了根据第三实施例的半导体器件。在第三实施例中，相同的参考标号表示与上述第一和第二实施例中相同或相对应的部分，将省略对其的详细说明。
在第三实施例中，多个下层导体形成在一层中，以及至少一个第一导体在所述多个下层导体的上方延伸并形成在其中形成有下层导体的层上方的一层的层间介电膜中。下文中，将参考图18和19说明根据第三实施例的半导体器件41。
如图18所示，在根据第三实施例的半导体器件41中，用作第一导体的第n层中的Cu布线42在用作两个下层导体且形成在第n-1层中的下层Cu布线4的上方延伸。在至少Cu布线42的一部分与构成下层Cu布线4且具有与Cu布线42相同的导电通道的下层Cu布线4a重叠的位置，Cu布线42沿膜厚度方向贯通第n层中的帽层8和低k层间介电膜7以及第n-1层中的顶部阻挡膜6。在Cu布线42中，沿膜厚度方向贯通第n层中的帽层8和低k层间介电膜7以及第n-1层中的顶部阻挡膜6的部分被称为贯通部分42a。通过贯通部分42a和阻挡金属膜(Ta膜)12，Cu布线42被电连接至下层Cu布线4a，从而用作与下层Cu布线4a相同的导电通道的一部分。
另一方面，至少在构成下层Cu布线4且未电连接至Cu布线42的下层Cu布线4b上方的部分中，Cu布线42沿膜厚度方向未贯通第n层中的低k层间介电膜7和第n-1层中的顶部阻挡膜6。在Cu布线42中，沿膜厚度方向未贯通第n层中的低k层间介电膜7和第n-1层中的顶部阻挡膜6的部分被称为非贯通部分42b。如图19所示，在其中布线截面沿膜厚度方向延伸的贯通部分42a中的至少Cu布线42的一部分的宽度(线宽)相对于非贯通部分42b中的Cu布线42减小，因此宽度(线宽)减小至较小值。
如上所述，第三实施例可以获得与上述第一和第二实施例相同的优点。此外，通过根据导电通道的设置将Cu布线42分为贯通部分42a和非贯通部分42b，可以充分、适当地防止Cu布线42和下层Cu布线4互相短路。
(第四实施例)
下面将参考图20说明本发明的第四实施例。图20是截面图，示出了根据第四实施例的半导体器件。在第四实施例中，相同的参考标号表示与第一至第三实施例相同的或相对应的部分，将省略对其的详细说明。
第四实施例与上述第三实施例的不同之处在于，至少在构成各下层布线且未电连接至第一导体的下层布线上方的部分中，第一导体未形成在其中形成有下层布线的层上方一层的层间介电膜中。在第四实施例中，为了防止第一导体和下层布线互相短路，电连接至第一导体的至少一个另外的上层导体形成在其中形成有各下层布线的层上方两层的层间介电膜中。下文中，将参考图20说明根据第四实施例的半导体器件51。
如图20所示，在根据第四实施例的半导体器件51中，至少在构成各下层Cu布线4且未电连接至Cu布线52的下层Cu布线4b上方的部分中，Cu布线52未形成在其中形成有各Cu布线4的层上方一层的低k层间介电膜7中。同时，在将下述位置夹在中间的部分处分别形成至少两个具有相同导电通道的Cu布线52，该位置在其中形成有下层Cu布线4的层上方一层的低k层间介电膜7中与未连接至Cu布线52的下层Cu布线4b重叠。Cu布线52中的第一电流施加部分52a和第二电流施加部分52b沿膜厚度方向贯通第n层中的帽膜8和低k层间介电膜7以及第n-1层中的顶部阻挡膜6。
此外，如图20所示，在根据第四实施例的半导体器件51中，在至少Cu布线53的一部分与Cu布线52重叠的位置处，用作一个导体的用于旁路的上层Cu布线53贯通其中形成有下层Cu布线4的层上方两层的低k层间介电膜17。也就是说，在其中形成有下层Cu布线4的层上方两层的低k层间介电膜17中，在与未连接至Cu布线52的下层Cu布线4b重叠的位置处形成的用于旁路的上层Cu布线53构成与Cu布线52的导电通道相同的导电通道，所述Cu布线52形成在其中形成有下层Cu布线4的层上方一层的低k层间介电膜7中，并且该用于旁路的上层Cu布线53被电连接至下层Cu布线4a，该下层Cu布线4a构成下层Cu布线4且被电连接至Cu布线52的第一电流施加部分52a。
如上所述，第四实施例可以获得与上述第一至第三实施例相同的优点。
(第五实施例)
下面将参考图21和22说明本发明的第五实施例。图21是截面图，示出了根据第五实施例的半导体器件。图22是沿图21中的点划线D-D’截取的截面图。在第五实施例中，相同的参考标号表示与上述第一至第四实施例相同的或相对应的部分，将省略对其的详细说明。
第五实施例是上述第三和第四实施例的组合。下文中，将参考图21和22说明根据第五实施例的半导体器件61。
如图21所示，在根据第五实施例的半导体器件61中，在由图21中的双点划线左侧上的区域表示的有效布线部分62中，下层Cu布线4a、Cu布线42以及用于旁路的上层Cu布线53沿低k层间介电膜2、7和17的层叠方向至少部分地互相重叠。Cu布线42沿膜厚度方向贯通低k层间介电膜7。此外，用于旁路的上层Cu布线53沿膜厚度方向贯通低k层间介电膜17。利用以上结构，下层Cu布线4a、Cu布线42(Cu布线42的贯通部分42a)以及用于旁路的上层Cu布线53互相电连接。结果，在有效布线部分62中，形成由下层Cu布线4a、Cu布线42以及用于旁路的上层Cu布线53构成的一个导电通道。
此外，如图22所示，在根据第五实施例的半导体器件61中，用于旁路的上层Cu布线53主要形成在Cu布线42的非贯通部分42b上方。用于旁路的上层Cu布线53的左端部分延伸至下层Cu布线4a与Cu布线42的贯通部分42a互相重叠的部分上方。同时，用于旁路的上层Cu布线53的右端部分延伸至Cu布线42的贯通部分42a上方。与用于旁路的上层Cu布线53的左端和右端部分重叠的Cu布线的贯通部分42a对应于上述第四实施例中的第一和第二电流施加部分52a和52b。
如上所述，第五实施例可以获得与上述第一至第四实施例相同的优点。此外，通过在Cu布线42的非贯通部分42b上方形成用于旁路的上层Cu布线53且将其延伸至Cu布线42的贯通部分42a的上方，对于Cu布线42可以获得布线截面。结果，可以提高半导体器件61的电学特性和可靠性。
根据本发明的半导体器件不限于以上第一至第五实施例。只要不脱离本发明的精神和范围，可以对其结构或制造工艺进行部分修改，或者可以适宜、适当地组合各种设置。
例如，作为第一导体的Cu宽布线14的宽度方向的长度不限于大于等于约10μm的上述数值。对于Cu宽布线14，大于等于约1μm的宽度方向的长度已足够。作为第二导体的Cu虚过孔布线15的宽度方向的长度不限于约0.1μm的上述数值。对于Cu虚过孔布线15，小于等于约0.5μm的宽度方向的长度已足够。可选地，对于Cu虚过孔布线15，不大于Cu宽布线14的宽度方向的长度的一半的宽度方向的长度已足够。在邻近设置的Cu虚过孔布线15之间的间距不限于约0.2μm的上述数值。对于Cu虚过孔布线15之间的间距，设定为不大于Cu虚过孔布线15的宽度方向的长度的两倍已足够。
当将用于第一实施例的各Cu虚过孔布线15的一部分基本上连接至具有高机械强度(杨氏模量)的加固材料(加固膜)时，可以尤其提高抗外力的强度。在这种情况下，连接部分不限于下端部分或中间部分(中途部分)。可选地，可以将各Cu虚过孔布线15连接至在布线15被连接至其的宽Cu布线14下方形成的所有其它加固材料。此外，宽Cu布线14和Cu虚过孔布线15可以形成为所谓的单镶嵌结构，其中它们分别形成。对于宽Cu布线14或其它加固材料与Cu虚过孔布线15之间的连接部分的强度，大于对连接部分施加的水平负载应力和垂直负载应力已足够。
其杨氏模量大于等于30GPa的加固构件(加固膜)不限于SiCN膜或SiC膜，而是可以采用任何材料，只要该材料具有大于等于30GPa的杨氏模量且不具有电学功能(导电性)。例如，加固构件可以由陶瓷构成。更具体地说，可以采用d-TEOS、p-SiH4、SiO2、SiO、SiOP、SiOF、SiN、SiON、SiCH、SiOC、SiCOH等。此外，在帽膜(帽层)具有大于等于约30GPa的杨氏模量且可以将该帽膜用作加固材料(加固膜)的情况下，可以根据布线材料省略顶部阻挡膜(顶部阻挡层)。相反地，可以省略帽膜(帽层)。也就是说，形成至少一种(一层)加固材料已足够。当然，可以形成多种(多个层，多层)加固材料。应该根据希望的半导体器件的结构或功能，适当设定加固材料的种类(层)数。
其介电常数小于等于3.4的低k介电膜的实例包括具有硅氧烷骨架例如聚硅氧烷、氢硅倍半氧烷(hydrogen silsesquioxane)、聚甲基硅氧烷、甲基硅倍半氧烷(methyl silsesquioxane)的膜，主要包括有机树脂例如聚亚芳基醚、聚苯并唑、聚苯并环丁烯的膜，以及多孔膜例如多孔二氧化硅膜。采用这样的低k介电膜形成的层间介电膜不限于具有单层结构的膜，也可以是具有层叠结构的膜，例如通过层叠有机低k介电膜和无机低k介电膜获得的混合膜，或者通过在包括布线的层中设置的低k介电膜与在包括过孔塞栓的层中设置的低k介电膜之间插入蚀刻停止介电膜获得的多层膜。
下层导体4，第一导体14、32、42和52，第二导体15，以及上层导体19和53的材料不限于铜(Cu)。其可以由包括选自Cu、Al、W、Ta、Nb、Ti、V、Ru、Mo的至少一种金属元素作为主要成分的金属膜或由通过组合这些元素获得的金属层叠膜构成。此外，下层导体4，第一导体14、32、42和52，第二导体15，以及上层导体19和53的材料可以互相不同。阻挡金属膜不限于Ta膜。例如，阻挡金属膜可以是由Ta和TaN、Ti和TiN、Nb和NbN、W和WN或Zr和ZrN的组合构成的层叠膜。此外，阻挡金属膜可以是选自这些金属的单层膜，或其化合物TaSiN膜或TiSiN膜。化合物层可以由氮化物以及主要包括一种选自以上金属的碳化物或硼化物构成。也就是说，根据第一导体14、32、42和52以及第二导体15的材料，阻挡金属层应该由能够提高抗有效布线部分的水平负载应力和垂直负载应力的耐久性以及加固布线部分的加固能力的材料构成。这样的阻挡金属膜的材料的实例包括IV-A族金属、V-A族金属、VI-A族金属或其化合物。
当然，为了提高材料的性能，优选以相互加固的方式组合加固材料、低k介电膜、布线和阻挡金属膜的材料。
在第一至第五实施例中有效布线部分的形状和加固布线部分的布线图形不限于图12、13、16、17和18至22中示出的形状和图形。例如，图12中示出的各Cu虚过孔布线15可以形成为进入第n-1层中的低k层间介电膜2的内部的形状。此外，可以仅将d-TEOS膜3设置为邻接低k层间介电膜2作为介电膜。即使在上述结构下，也可以充分获得本发明的效果。此外，根据第一和第三至第五实施例，在半导体器件22、41、51和61中可以形成如图16所示的机械加固部分36。在这种情况下，与根据第二实施例的半导体器件31的情况一样，可以提高这些半导体器件的机械强度。
低k层间介电膜2、7和17，下层导体4，第一导体14、32、42和52，以及上层导体19和53的层数不限于二或三，也可以大于等于四。
此外，可以采用除了d-TEOS膜以外的膜作为帽膜3。类似地，SiN膜可以替代SiCN膜作为顶部阻挡膜6。对于用作帽膜3和顶部阻挡膜6的膜，其杨氏模量大于等于约30GPa已足够。
本领域的技术人员很容易想到其它的优点和修改。因此，本发明就其更宽的方面不限于这里示出和说明的具体细节和代表性实施例。因此，只要不脱离由所附权利要求书及其等同替换限定的总发明构思的精神和范围，可以进行各种修改。

Claims (20)

1.一种半导体器件，包括：
多个层间介电膜，层叠并设置在衬底上方的多个层中；
至少一个第一导体，设置在所述层叠层间介电膜的至少一个层间介电膜中；以及
多个第二导体，设置在其中设置有所述第一导体的所述层间介电膜中，并被连接至所述第一导体的下表面，以及以这样的方式沿从所述第一导体向下的方向延伸并沿第一方向和垂直于所述第一方向的第二方向进一步延伸，以便互相间隔，从而形成网格形状。
2.根据权利要求1的半导体器件，还包括：
至少一个下层导体，未被电连接至所述第一导体和所述第二导体，并设置在与其中设置有所述第一导体和所述第二导体的所述层间介电膜下方的层间介电膜中的所述第一导体至少部分重叠的位置，
所述第二导体形成为在偏离所述下层导体上方的位置的位置处沿其膜厚度方向贯通其中设置有所述第一导体的所述层间介电膜。
3.根据权利要求1的半导体器件，其中
所述第二导体以这样的方式沿所述第一导体的纵向方向和垂直于所述纵向方向的宽度方向延伸，以便互相间隔，从而形成网格形状。
4.根据权利要求1的半导体器件，其中
所述邻近设置的第二导体之间的间距不大于各所述第二导体的宽度的两倍。
5.根据权利要求1的半导体器件，其中
所述第一导体的宽度大于等于1μm。
6.根据权利要求1的半导体器件，其中
各所述第二导体的宽度不大于所述第一导体的宽度的一半。
7.根据权利要求1的半导体器件，其中
各所述第二导体的宽度小于等于0.5μm。
8.根据权利要求1的半导体器件，其中
所述第二导体设置为使所述第一导体的下表面被所述第二导体覆盖的覆盖率大于等于10％。
9.根据权利要求1的半导体器件，其中
各所述层间介电膜是其相对介电常数小于等于3.4的低k层间介电膜。
10.根据权利要求2的半导体器件，还包括：
至少一个其它介电膜，具有大于等于30GPa的杨氏模量，并设置在其中设置有所述第一导体和第二导体的所述层间介电膜与其中设置有所述下层导体的所述层间介电膜之间，
所述第二导体设置为至少部分到达所述其它介电膜。
11.根据权利要求2的半导体器件，其中
所述下层导体是导电通道的一部分，以及
所述第二导体是虚布线，实际上未对其施加电流。
12.一种半导体器件，包括：
多个层间介电膜，层叠并设置在衬底上方的多个层中；
至少一个下层导体，设置在所述层叠层间介电膜的至少一个层间介电膜中作为导电通道的一部分；以及
至少一个第一导体，以这样的方式设置在所述下层导体和其中设置有所述下层导体的所述层间介电膜上方并基本上与它们重叠的位置，以沿其膜厚度方向贯通其中设置有所述下层导体的所述层间介电膜上方的层间介电膜，并且所述至少一个第一导体电连接至所述下层导体以用作所述导电通道的一部分。
13.根据权利要求12的半导体器件，其中
各所述层间介电膜是其相对介电常数小于等于3.4的低k层间介电膜。
14.根据权利要求12的半导体器件，还包括：
至少一个其它介电膜，具有大于等于30Gpa的杨氏模量，并设置在其中设置有所述下层导体的所述层间介电膜与其中设置有所述第一导体的所述层间介电膜之间，
所述第一导体设置为至少部分到达所述其它介电膜。
15.一种半导体器件，包括：
多个层间介电膜，层叠并设置在衬底上方的多个层中；
至少一个下层导体，设置在所述层叠层间介电膜的至少一个层间介电膜中；以及
至少一个第一导体，未被电连接至所述下层导体，并设置在其中设置有所述下层导体的所述层间介电膜上方的层间介电膜中，所述至少一个第一导体在所述下层导体上方且与所述下层导体部分重叠的位置处，至少所述第一导体的一部分在偏离所述下层导体上方的区域的位置处具有较小的线宽，并在此位置处沿其膜厚度方向贯通其中设置有所述下层导体的所述层间介电膜上方的所述层间介电膜。
16.根据权利要求15的半导体器件，其中
各所述层间介电膜是其相对介电常数小于等于3.4的低k层间介电膜。
17.根据权利要求15的半导体器件，还包括：
至少一个其它介电膜，具有大于等于30GPa的杨氏模量，并设置在其中设置有所述下层导体的所述层间介电膜与其中设置有所述第一导体的所述层间介电膜之间，
所述第一导体设置为至少部分到达所述其它介电膜。
18.一种半导体器件，包括：
多个层间介电膜，层叠并设置在衬底上方的多个层中；
至少一个下层导体，设置在所述层叠层间介电膜的至少一个层间介电膜中；
至少一个第一导体，未被电连接至所述下层导体，并具有以这样的方式设置的第一和第二电流施加部分，以便沿其膜厚度方向贯通其中设置有所述下层导体的所述层间介电膜上方的层间介电膜，并将在所述下层导体上方并与所述下层导体重叠的位置夹在中间，所述第一和第二电流施加部分互相电连接，以用作导电通道的一部分；以及
至少一个上层导体，以这样的方式设置，以便沿其膜厚度方向贯通其中设置有所述第一导体的所述第一和第二电流施加部分的所述层间介电膜上方的层间介电膜，所述至少一个上层导体在所述下层导体上方并与所述下层导体重叠的位置处，并且所述至少一个上层导体被电连接至所述第一导体的所述第一和第二电流施加部分，以用作所述导电通道的一部分。
19.根据权利要求18的半导体器件，其中
各所述层间介电膜是其相对介电常数小于等于3.4的低k层间介电膜。
20.根据权利要求18的半导体器件，还包括：
至少两个其它介电膜，具有大于等于30GPa的杨氏模量，并设置在其中设置有所述下层导体的所述层间介电膜与其中设置有所述第一导体的所述层间介电膜之间，以及其中设置有所述第一导体的所述层间介电膜与其中设置有所述上层导体的所述层间介电膜之间，
各所述第一导体和上层导体设置为至少部分到达其中分别设置有各导体的所述层间介电膜下方的所述其它介电膜。
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