CN110120374A - 封装件基板及半导体封装件 - Google Patents

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Abstract

本发明提供一种封装件基板及半导体封装件，所述半导体封装件包括：连接构件，具有设置为彼此背对的第一表面和第二表面并且包括绝缘构件和多个重新分布层，所述绝缘构件具有多个绝缘层，所述多个重新分布层分别设置在所述多个绝缘层上；半导体芯片，设置在所述连接构件的所述第一表面上并且具有电连接到所述多个重新分布层的连接焊盘；以及包封剂，设置在所述连接构件的所述第一表面上并且包封所述半导体芯片，其中，所述多个重新分布层中的至少一个重新分布层包括布置有多个孔的虚设电极图案，并且所述多个孔中的每个具有包括从不同的位置向外突出的多个突出区域的形状。

Description

封装件基板及半导体封装件
本申请要求于2018年2月5日在韩国知识产权局提交的第10-2018-0014067号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种封装件基板及半导体封装件。
背景技术
随着基板和封装件趋向于更小和更薄，电路线的尺寸变得更小和更复杂，并且存在使用液体型感光树脂而不是膜型感光树脂作为绝缘层以形成精细电路的趋势。
特别地，当使用液体感光树脂形成电路时，在诸如烘烤和固化工艺的高温热处理工艺中会从感光树脂排放气体和水分，并且有必要提供用于顺利地排放气体和水分的路径。然而，提供这样的路径提供了具有起伏的绝缘层，这会在形成精细线宽的电路线时引起障碍。
发明内容
本公开的一方面可提供一种半导体封装件，其中，可引入促进来自绝缘层的气体和水分的顺利排放的孔并且可稳定地形成随后的工艺的精细的布线图案。
本公开的一方面可提供一种用于气体排放的孔，通过将该孔构造为具有宽度窄于孔的最大宽度的多个延伸部，而使该孔能够在确保足够的总面积的同时显著地减小绝缘层的起伏。
根据本公开的一方面，一种半导体封装件可包括：连接构件，具有彼此背对的第一表面和第二表面并且包括绝缘构件和多个重新分布层，所述绝缘构件具有多个绝缘层，所述多个重新分布层分别设置在所述多个绝缘层上；半导体芯片，设置在所述连接构件的所述第一表面上并且具有电连接到所述多个重新分布层的连接焊盘；以及包封剂，设置在所述连接构件的所述第一表面上并且包封所述半导体芯片，其中，所述多个重新分布层中的至少一个重新分布层包括具有多个孔的虚设电极图案，并且所述多个孔中的每个具有包括从所述虚设电极图案上的不同的位置向外突出的多个突出区域的形状。
根据本公开的另一方面，一种封装件基板可包括：绝缘构件，具有彼此背对的第一表面和第二表面；以及多个布线层，设置在所述绝缘构件的不同的高度上，其中，所述多个布线层包括：第一布线层，包括虚设电极图案，所述虚设电极图案设置在所述绝缘构件的第一高度上并且具有多个孔，所述多个孔中的每个具有凹多边形形状；以及第二布线层，包括布线图案，所述布线图案设置在位于所述绝缘构件的所述第一高度的上方的第二高度上并且与所述多个孔重叠。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和其他优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在中介基板内并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出根据本公开中的示例性实施例的半导体封装件的侧截面图；
图10是沿着图9的线I-I′截取的平面图；
图11是示出在根据本公开中的示例性实施例的半导体封装件中使用的重新分布层的平面图；
图12是图11中示出的重新分布层的区域“A”的放大平面图；
图13A至图13D是用于描述制造重新分布层的与图11的区域“A”对应的部分的工艺的截面图；
图14A至图14C是示出形成在具有不同的形状或者不同的布置的孔的虚设电极图案上的光刻胶图案的平面图；
图15A至图15C是示出在本公开中的示例性实施例中可使用的各种形状的孔的平面图；以及
图16是示出根据本公开中的示例性实施例的半导体封装件的侧截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，并且还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板个人计算机(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接和/或电连接到母板1110或者可不物理连接和/或电连接到母板1110的其他组件(诸如，相机1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件100可以是例如芯片相关组件中的应用处理器，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身不被使用，而是被封装并且在封装状态下在电子装置等中使用。
需要半导体封装的原因是：就电连接而言，半导体芯片和电子装置的主板之间的电路宽度存在差异。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，会难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图，图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B以及图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222非常小，因此难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如光可成像介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图，图6是示出扇入型半导体封装件嵌入在中介基板内并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301再次重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用包封剂2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
在本制造工艺中，可在半导体芯片2120的外部形成包封剂2130之后形成连接构件2140。在这种情况下，从使重新分布层和半导体芯片2120的连接焊盘2122彼此连接的过孔和重新分布层执行用于连接构件2140的工艺，因此过孔2143可具有随着过孔2143变得靠近半导体芯片而变小的宽度(见放大区域)。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到位于半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图详细地描述本公开的示例性实施例。
图9是示出根据本公开中的示例性实施例的半导体封装件的侧截面图，图10是沿着图9的线I-I′截取的平面图。
参照图9和图10，根据本示例性实施例的半导体封装件100A可包括：连接构件140，具有被设置为彼此背对的第一表面140A和第二表面140B并且具有重新分布层145；半导体芯片120，设置在连接构件140的第一表面140A上并且具有连接到重新分布层145的连接焊盘122；以及包封剂130，设置在连接构件140的第一表面140A上并且包封半导体芯片120。
在本示例性实施例中，半导体封装件100A还可包括具有腔110H的支撑构件110，并且支撑构件110可设置在连接构件140的第一表面140A上，使得半导体芯片120设置在腔110H中。
在本示例性实施例中使用的连接构件140可包括绝缘构件141和设置在不同的高度上的多个重新分布层145。
绝缘构件141可包括第一绝缘层141a、第二绝缘层141b和第三绝缘层141c并且可利用诸如PID树脂的感光绝缘材料形成。形成根据本示例性实施例的绝缘构件141的材料不限于此，并且可使用在形成绝缘层之前具有流动性并且在固化工艺之后形成为绝缘层的绝缘树脂。
在本示例性实施例中使用的重新分布层145中的每个可具有三层重新分布结构，该三层重新分布结构包括：第一布线层，具有第一布线图案142a和第一过孔143a；第二布线层，具有第二布线图案142b和第二过孔143b；以及第三布线层，具有第三布线图案142c和第三过孔143c。第一布线图案142a、第二布线图案142b和第三布线图案142c可用于与第一过孔143a、第二过孔143b和第三过孔143c一起使半导体芯片120的连接焊盘122重新分布。
如在本示例性实施例中，在第一绝缘层141a、第二绝缘层141b和第三绝缘层141c利用感光绝缘材料形成的情况下，第一绝缘层141a、第二绝缘层141b和第三绝缘层141c可形成得更薄并且可更容易地实现第一过孔143a、第二过孔143b和第三过孔143c的精细的节距。
根据本示例性实施例的半导体封装件100A还可包括设置在与绝缘构件141中的第一布线图案142a相同的高度上的虚设电极图案DP。虚设电极图案DP(为不构成电路的区域)可通过与第一布线图案142a相同的工艺形成，并且可包括具有与第一布线图案142a的材料和厚度相同的材料和厚度的层。例如，虚设电极图案DP可按照与第一布线图案142a相同的方式利用铜(Cu)形成。
多个孔DH可布置在虚设电极图案DP中。多个孔可用于促进构成绝缘构件141(具体地，第一绝缘层141a)的材料中的水分和气体的排放并且防止第一布线图案142a的脱层。
具体地，在形成连接构件140的工艺中，形成在虚设电极图案DP中的孔DH需要具有足够的面积，以促进利用感光材料形成的绝缘构件141(例如，第一绝缘层141a)中的水分和气体的排放以及防止第一布线图案142a和绝缘构件141的脱层。
然而，随着孔DH的面积(或者宽度)增大，很大程度上会发生形成在其上的电路(例如，第二布线图案142b)的缺陷(具体地，线宽缺陷)。特别地，当第二绝缘层141b利用液体感光材料形成时，在第二绝缘层141b的与孔DH重叠的部分中由于根据热固化工艺的收缩而会发生起伏，并且由于上述起伏，会发生设置在第二绝缘层141b上的第二布线图案142b的线宽缺陷。以下将参照图13A至图13D提供其详细描述。
在本示例性实施例中，可提供一种控制孔DH的形状以在确保敞开区域(虚设电极图案从其被去除的区域)的足够的面积的同时缓解绝缘层的重叠区域中的起伏的方法。可提供一种通过改变孔的形状显著地减小对设置在孔上的第二布线图案142b的影响的方法。
具体地，传统的排气孔具有诸如圆形形状或者四边形形状的简单形状，但是在本示例性实施例中使用的孔DH可具有包括从不同的位置向外突出的多个突出区域的形状。另一方面，多个孔DH的形状中的每个可通过凹多边形来呈现。图11和图12中示出了具有根据本示例性实施例的形状的孔。
图11是示出在根据本公开中的示例性实施例的半导体封装件100A中使用的重新分布层的平面图，图12是图11中示出的重新分布层的区域“A”的放大平面图。这里，图11可被理解为图9中使用的虚设电极图案DP的平面图。
参照图11，设置在第一绝缘层141a上的虚设电极图案DP和第一布线图案142a通过实线被示出。第一布线图案142a和虚设电极图案DP可通过诸如铜箔的金属从其被去除的蚀刻线g而彼此分开。另外，第二绝缘层(图11中未示出)可设置如图9中示出的第一绝缘层141a上，形成在第二绝缘层上的第二布线图案142b和第二过孔143b通过虚线被示出。
在本示例性实施例中，示出了形成在虚设电极图案DP中的多个孔DH具有十字形状。如图11中所示，第二布线图案142b可具有与多个孔DH重叠的区域，重叠区域的线宽Wb可小于多个孔DH的最大宽度Wa。按照这样的布置，上述第二绝缘层141b的起伏会对线宽缺陷具有更大的影响。
如图12中所示，在根据本示例性实施例的多个孔DH中使用的十字形状可被定义为具有中央区域P1和从中央区域P1突出并且按照90°的间隔布置的四个突出区域P2的形状。
即使在本示例性实施例中使用的十字形状的孔DH的中央区域P1小，多个突出区域P2仍可提供敞开区域的足够的面积。另外，即使十字形状的孔DH的敞开区域的面积与传统的孔(圆形形状或者四边形形状)的敞开区域的面积相同，十字形状的孔DH仍可被设计为具有更小的宽度。
例如，当突出区域P2的长度d1和宽度d2被分别设定为18μm和13μm时，敞开区域的总面积可以为1105μm2，当传统的圆形孔被设计为具有大体上相同的面积时，圆形孔的宽度(即，直径)可约为37.5μm。如上所示，在根据本示例性实施例的十字形状的孔DH的情况下，与传统的圆形孔的宽度相比，可极大地减小敞开区域的在穿过孔的任意线上的宽度。
如上所述，通过在确保敞开区域的面积与简单形状的传统孔的面积类似的同时减小敞开区域的在局部区域中的宽度(或者尺寸)，十字形状的孔DH可在适当地用作排气孔的同时减小由于绝缘层(第二绝缘层141b)的收缩引起的起伏。结果，可通过解决由于第二绝缘层141b的曝光工艺中的起伏引起的能量集中现象来缓解设置在第二绝缘层141b上的第二布线图案142b的缺陷问题(具体地，线宽缺陷)。
在本示例性实施例中使用的十字形状的孔DH可通过使用突出区域P2的长度d1和宽度d2适当地调节绝缘层的与敞开区域的总区域重叠的区域的起伏。为获得足够的起伏调节效果，多个突出区域P2的宽度d2可被控制为第二布线图案142b的线宽的两倍或者小于两倍。例如，多个突出区域P2的宽度d2可被控制为第二布线图案142b的重叠区域的线宽Wb的两倍或者小于两倍。
在下文中将更详细地描述包括在根据本示例性实施例的半导体封装件100A中的各个组件。
参照图9和10，支撑构件110可改善半导体封装件100A的刚性并且用于确保包封剂130的厚度的均匀性。诸如布线图案和过孔的重新分布层145可被引入到支撑构件110中，在这种情况下，半导体封装件100A还可用作层叠封装(POP)型封装件。在腔110H中，半导体芯片120可设置为与支撑构件110的侧壁分开预定距离。半导体芯片120的侧表面可被支撑构件110围绕。然而，这样的形式仅是示例并且可进行各种修改以具有其他形式，支撑构件110可根据这样的形式执行另一功能。根据一些示例性实施例，可省略支撑构件110。
支撑构件110可包括绝缘材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等。当具有高的刚性的材料(诸如，包括玻璃纤维的半固化片)被用作绝缘材料时，支撑构件110还可被用作用于半导体封装件100A的翘曲控制的支撑件。
半导体芯片120可以是按照在单个芯片中集成数量为数百至数百万或更多的元件而设置的集成电路(IC)。在这种情况下，IC可以是例如诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(更具体地，应用处理器(AP))，但不限于此。也就是说，IC可以是诸如模拟数字转换器、专用IC(ASIC)等的逻辑芯片，或者诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储芯片。另外，上述元件还可彼此组合和设置。
半导体芯片120可在有效晶圆的基础上形成。在这种情况下，主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可使半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料没有具体地限制并且可以是诸如铝(Al)等的导电材料。使连接焊盘122暴露的钝化层123可形成在主体121上，并且可以是氧化物膜、氮化物膜等或者氧化物层和氮化物层的双层。连接焊盘122的下表面可通过钝化层123具有相对于包封剂130的下表面的台阶。结果，可在一定程度上防止包封剂130渗入到连接焊盘122的下表面中的现象。还可进一步在其他所需的位置中设置绝缘层(未示出)等。半导体芯片120可以是裸片，如果需要，还可在半导体芯片120的第一表面(形成有连接焊盘122的表面)上形成重新分布层(未示出)，并且凸块(未示出)等还可连接到连接焊盘122。
包封剂130可被设置为用于保护诸如支撑构件110、半导体芯片120等的电子组件的结构。包封剂130的包封形式没有具体地限制，而可以是包封剂130围绕支撑构件110和半导体芯片120的形式。例如，包封剂130可覆盖半导体芯片120和支撑构件110的顶表面，并且填充腔110H的侧壁和半导体芯片120的侧表面之间的空间。另外，包封剂130还可填充半导体芯片120的钝化层123和连接构件140之间的空间的至少一部分。包封剂130可填充腔110H，以因此根据特定材料用作粘合剂并且减小半导体芯片120的屈曲。
例如，包封剂130可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等，并且在一些示例性实施例中，也可使用感光绝缘材料。
连接构件140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十至数百个的连接焊盘122可通过连接构件140重新分布，并且可根据功能通过电连接结构170物理连接到外部和/或电连接到外部。
连接构件140可具有除了根据本示例性实施例的三层布线结构之外的不同数量的多层重新分布结构，并且在一些示例性实施例中，重新分布结构还可仅通过单个层(即，一个布线图案和一个过孔)而构成。在最终的产品中，第一绝缘层141a、第二绝缘层141b和第三绝缘层141c可根据应用的工艺彼此一体化，使得它们之间的边界可以是不明显的。在第一绝缘层141a、第二绝缘层141b和第三绝缘层141c中，绝缘层中的每个的在除了第一布线图案142a、第二布线图案142b和第三布线图案142c之外的图案之间的厚度可以为大约1μm至10μm。
第一布线图案142a、第二布线图案142b和第三布线图案142c可包括例如诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一布线图案142a、第二布线图案142b和第三布线图案142c可根据相应层的设计执行各种功能。例如，重新分布层145可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。另外，第一布线图案142a、第二布线图案142b和第三布线图案142c可包括过孔焊盘图案、电连接结构焊盘图案等。第一布线图案142a、第二布线图案142b和第三布线图案142c中的每个的厚度可以为大约0.5μm至15μm。
第一过孔143a、第二过孔143b和第三过孔143c可用于使形成在不同的层上的第一布线图案142a、第二布线图案142b和第三布线图案142c与连接焊盘122在竖直方向上彼此连接(层间连接)。第一过孔143a、第二过孔143b和第三过孔143c可包括例如诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一过孔143a、第二过孔143b和第三过孔143c可完全利用导电材料填充，或者导电材料也可仅形成在过孔中的每个的侧壁的表面上。另外，现有技术中已知的形状(诸如锥形形状、圆柱形形状等)可用作过孔的形状。
钝化层180可保护连接构件140免受外部的物理损坏或化学损坏。钝化层180可具有使连接构件140的第三布线图案142c的至少部分暴露的开口h。形成在钝化层180中的开口h的数量可以是数十至数千。钝化层180的材料没有具体地限制，而可以是上述绝缘材料。例如，钝化层180可包括半固化片、ABF、FR-4、BT和阻焊剂中的至少一种。
凸块下金属层160可改善电连接结构170的连接可靠性并且改善半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接构件140的通过钝化层180的开口h暴露的第三布线图案142c。凸块下金属层160可通过使用诸如金属的已知的导电材料的已知的金属化方法而形成在钝化层180的开口h中，但不限于此。
电连接结构170可使半导体封装件100A物理连接到外部和/或电连接到外部。例如，半导体封装件100A可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可利用导电材料(例如，低熔点合金等)形成。然而，这仅是示例，并且电连接结构170中的每个的材料不具体限于此。电连接结构170中的每个可以是焊盘、焊球、引脚等。电连接结构170可形成为多层结构或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和低熔点合金。当电连接结构170形成为单层结构时，电连接结构170可包括诸如锡-银的低熔点合金或铜(Cu)。然而，这仅是示例，并且电连接结构170不限于此。电连接结构170的数量、间距、设置形式等没有具体地限制，而本领域技术人员可根据设计细节进行充分地修改。例如，电连接结构170可根据连接焊盘122的数量按照数十至数千的数量设置，或者可按照数十至数千或更多或者数十至数千或更少的数量设置。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域。扇出型封装件可具有比扇入型封装件的可靠性大的可靠性，可实现多个I/O端子，并且可容易执行3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度。
虽然附图中未示出，但是如果需要，可在腔110H的壁上形成金属薄膜，以散热和/或阻挡电磁波。根据一些示例性实施例，如果需要，可在腔110H中设置执行彼此相同或者彼此不同的功能的多个半导体芯片120。根据一些示例性实施例，如果需要，可在腔110H中设置诸如电感器、电容器等的单独的无源组件。根据一些示例性实施例，如果需要，可在钝化层180的表面上设置无源组件(例如，包括电感器、电容器等的表面安装技术(SMT)组件)。
在下文中，将参照图13A至图13D描述绝缘层的由用于排气的孔产生的起伏引起设置在绝缘层上的布线图案的缺陷的机理以及本公开的用于减小布线图案的缺陷的效果。
图13A至图13D是用于描述制造与图11的区域“A”对应的重新分布层的工艺的截面图。
参照图13A，可在第一绝缘层141a上形成具有孔DH的虚设电极图案DP并且可在虚设电极图案DP上形成第二绝缘层141b。
在本工艺中，由于第二绝缘层141b利用液体绝缘材料(例如，感光材料)形成，因此在第二绝缘层141b的与孔DH重叠的一部分中由于根据热固化工艺的收缩而会发生起伏(Δt)。随着孔DH的宽度W变大，这样的起伏(Δt)会变得更大。
如图13B中所示，可使用掩模M对光刻胶层190执行曝光工艺。
掩模M的狭缝可用于使紫外线暴露到期望区域。例如，曝光区域190A可通过紫外线固化并且在被显影之后保留，未曝光区域190B可在随后的工艺中使用显影剂分解并被去除。在上述曝光工艺中，形成有起伏(Δt)的第二绝缘层141b可用作凹透镜，以使如通过箭头示出的紫外线反射而使与孔DH重叠的附加区域CP曝光。
结果，如图13C中所示，在显影之后曝光的曝光区域190A可设置为用于第二布线图案的光刻胶图案RP，光刻胶图案RP的开口O和O′中的与孔重叠的开口O′会获得比预期的线宽L小的线宽L′。
接下来，如图13D中所示，可使用上述光刻胶图案RP形成第二布线图案142b，并且在形成第二布线图案142b之后，可通过剥离工艺去除光刻胶图案RP。例如，还可通过使用诸如灰化工艺、蚀刻工艺或者它们的组合的适当的工艺去除光刻胶图案RP。
如图13D中所示，由于在曝光工艺中能量集中在第二布线图案142b的与孔DH重叠的区域上，因此第二布线图案142b′的线宽L′会小于初始设计的线宽L，并且这样的线宽缺陷会根据第二绝缘层141b的起伏(Δt)的程度的增大而增大。
因此，为了减小起伏(Δt)，用于排气的孔DH可被设计为具有多个突出区域的形状，使得在局部区域中敞开区域确保足够的面积并且孔DH的宽度变得更小。
图14A至图14C是示出形成在具有不同形状或者不同布置的孔的虚设电极图案上的光刻胶图案190A′的平面图。
图14A和图14B中示出的孔DH可具有彼此相同的面积的敞开区域并且可分别具有圆形形状(传统的示例)和十字形状。
由于图14A中示出的圆形孔DH在整个区域上具有相对大的宽度，因此在曝光工艺中能量(例如，紫外线)由于大的起伏而被向内反射，使得在与孔DH重叠的区域中的光刻胶图案190A′可被形成为具有小于另一区域的间距L1的间距L2的线形形状开口O。电路线可通过线形开口O按照非均匀的线宽形成，并且在严重的情况下，电路线会在与孔DH重叠的区域中短路。
另一方面，虽然图14B中示出的十字形状的孔DH的敞开区域的面积与图14A中示出的孔DH的敞开区域的面积相同，但是由于在通过多个突出区域提供的敞开区域的在局部区域中的宽度(或者尺寸)在很大程度上相对减小，因此还可缓解重叠的绝缘层的起伏。因此，由于在曝光工艺中可减小由于起伏造成的影响(不期望的能量集中)，因此在显影之后获得的光刻胶图案190A′可具有相对恒定的线宽Lo的线形开口O，并且具有相对恒定的线宽的电路线还可通过线形开口O形成。
通过根据本示例性实施例的孔DH的形状，电路线(即，第二布线图案)的与孔DH重叠的区域的线宽可大体上等于其他区域的线宽，或者即使它们之间存在差异，仍可被控制为具有小于10％或更小的差。
即使电路线沿着任意方向形成，图14B中示出的十字形状的孔DH仍可具有类似的效果。例如，如图14C中所示，即使在图14B的十字形状的孔DH被旋转45°并且被布置的情况下，由于敞开区域的宽度通过多个突出区域被相对减小，因此在绝缘层的重叠区域中发生的起伏会极大地缓解。结果，与图14B中示出的形状类似，即使在与孔DH重叠的区域中，电路线的开口O仍可具有相对恒定的线宽。
虽然上述示例性实施例示出了多个孔具有十字形状，但是多个孔的形状不限于此，并且孔可具有包括从不同的位置向外突出的多个突出区域的其他形状。另一方面，多个孔的形状中的每个可通过凹多边形呈现。在下文中，将参照图15A至图15C描述本示例性实施例中使用的各种形状的孔。
图15A至图15C分别示出了Z形状、I形状和T形状的孔的截面。
图15A中示出的孔可具有Z形状，在该Z形状中，具有小于总宽度W1的宽度W2的两个突出区域P2从中央区域P1(为矩形)的上端和下端延伸并且两个突出区域P2沿着不同的方向突出。
在图15B中示出的孔中，与之前的示例类似，具有小于总宽度W1的宽度W2的突出区域P2可从中央区域P1(为矩形)的上端和下端延伸。在本示例性实施例中使用的突出区域的数量为四个并且可具有I形状，在该I形状中，突出区域从中央区域P1的上端和下端沿着相反的方向突出。
图15C中示出的孔可具有T形状，在该T形状中，具有小于总宽度W1的宽度W2的两个突出区域P2仅从中央区域P1(为矩形)的一端(例如，上端)延伸，并且两个突出区域P2沿着相反的方向突出。
如上所述，可提供一种排气孔，该排气孔能够在通过提供多个突出区域添加到其的各种形状的孔来确保敞开区域的足够面积的同时，通过减小局部区域中的敞开区域的宽度(或者尺寸)来减少绝缘层的起伏的发生，结果，可通过解决在绝缘层的曝光工艺中由于起伏引起的能量集中现象而极大地缓解设置在绝缘层上的布线图案的线宽缺陷问题。
图16是示出根据本公开中的示例性实施例的半导体封装件的侧截面图。
参照图16，除了根据本示例性实施例的半导体封装件100B具有包括布线结构的支撑构件110′并且虚设电极图案DP实现在多个重新分布层145上之外，根据本示例性实施例的半导体封装件100B可被理解为与图9中示出的结构类似。除非有明确的相反描述，否则根据本示例性实施例的组件可参照对于图9中示出的半导体封装件100A的相同或者类似的组件的描述来理解。
本示例性实施例中使用的支撑构件110′可包括：第一介电层111a，与连接构件140接触；第一布线层112a，与连接构件140接触并且嵌在第一介电层111a中；第二布线层112b，设置在第一介电层111a的与第一介电层111a的嵌入有第一布线层112a的一个表面背对的另一表面上；第二介电层111b，设置在第一介电层111a上并且覆盖第二布线层112b；以及第三布线层112c，设置在第二介电层111b上。第一布线层112a、第二布线层112b和第三布线层112c可电连接到连接焊盘122。第一布线层112a和第二布线层112b可通过贯穿第一介电层111a的第一过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过贯穿第二介电层111b的第二过孔113b彼此电连接。
如在本示例性实施例中，当第一布线层112a嵌在第一介电层111a中时，可显著地减小由于第一布线层112a的厚度产生的起伏，因此，连接构件140的绝缘距离可变得恒定。也就是说，从连接构件140的第一布线图案142a到第一介电层111a的下表面的距离和从连接构件140的第一布线图案142a到半导体芯片120的连接焊盘122的距离之间的差可小于第一布线层112a的厚度。因此，连接构件140的高密度的布线设计可以是容易的。
支撑构件110′的第一布线层112a的下表面可设置在半导体芯片120的连接焊盘122的下表面上方的高度上。另外，连接构件140的第一布线图案142a与支撑构件110′的第一布线层112a之间的距离可大于连接构件140的第一布线图案142a与半导体芯片120的连接焊盘122之间的距离。原因是：第一布线层112a可凹入到第一介电层111a中。
如上所述，当第一布线层112a凹入到第一介电层111a中使得第一介电层111a的下表面和第一布线层112a的下表面之间具有起伏，可防止包封剂130的材料渗入而污染第一布线层112a的现象。支撑构件110′的第二布线层112b可与半导体芯片120的有效表面和无效表面之间的位置对齐。半导体芯片120的有效表面指的是半导体芯片120的其上设置有连接焊盘122的表面，半导体芯片120的无效表面指的是半导体芯片120的与有效表面背对的表面。支撑构件110′可具有与半导体芯片120的厚度对应的厚度。因此，形成在支撑构件110′中的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。
支撑构件110′的第一布线层112a、第二布线层112b和第三布线层112c的厚度可厚于连接构件140的第一布线图案142a、第二布线图案142b和第三布线图案142c的厚度以及虚设电极图案DP的厚度。
第一介电层111a和第二介电层111b的材料没有具体地限制，并且可以是例如诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等。根据一些示例性实施例，还可使用PID树脂。
第一布线层112a、第二布线层112b和第三布线层112c可用于使半导体芯片120的连接焊盘122重新分布。例如，第一布线层112a、第二布线层112b和第三布线层112c可包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。与上述第一布线图案142a、第二布线图案142b和第三布线图案142c类似，第一布线层112a、第二布线层112b和第三布线层112c可根据相应层的设计执行各种功能(例如，接地等)。
在根据本示例性实施例的半导体封装件100B中，具有多个孔DH的虚设电极图案DP可被引入到第一绝缘层141a和第二绝缘层141b之间以及第二绝缘层141b和第三绝缘层141c之间。虚设电极图案DP可分别设置在与第一布线图案142a和第二布线图案142b的高度相同的高度上，并且可分别通过与第一布线图案142a和第二布线图案142b的工艺相同的工艺形成。例如，虚设电极图案DP可按照与第一布线图案142a和第二布线图案142b的方式相同的方式利用铜(Cu)形成。
与上述示例性实施例类似，本示例性实施例中使用的多个孔DH可具有包括从不同的位置向外突出的多个突出区域的形状。另一方面，多个孔DH的形状中的每个可通过凹多边形呈现。
上述孔DH可在确保敞开区域的足够面积的同时缓解第二绝缘层141b和第三绝缘层141c的重叠区域中的起伏，结果，可显著地减小对设置在孔DH上的第二布线图案142b和第三布线图案142c的影响。在另一示例性实施例中，如果需要，虚设电极图案还可被引入到全部三个重新分布层中。
虽然上述示例性实施例示出了在连接构件中使用根据本示例性实施例的具有孔的虚设电极图案的形式，但是根据本示例性实施例的具有孔的虚设电极图案还可不仅应用到上述连接构件，而且还可应用到其他类型的封装件基板。
这里，与附图的截面相关的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，权利要求不被如上所述定义的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，“电连接”意思是包括物理连接和物理断开的概念。可理解的是，当利用“第一”和“第二”来提及元件时，该元件不由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一组件可被命名为第二组件，第二组件也可被类似地命名为第一组件。
在此使用的术语“示例性实施例”不指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特征或特性不同的特定的特征或特性。然而，在此提供的示例性实施例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或相矛盾的描述，否则在特定的示例性实施例中描述的一个元件即使其在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例而不是限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式包括复数形式。
如以上所阐述的，根据本公开中的示例性实施例，引入了具有多个孔的虚设电极图案，使得可确保足够的总面积并且可减少将形成在孔上的绝缘层的起伏的发生，其中，多个孔的形状(例如，十字形状)具有以窄于最大宽度的宽度沿着与最大宽度的方向交叉的方向延伸的多个延伸部。结果，可显著地降低将形成在绝缘层上的精细的电路线的线宽的减小。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行修改和改变。

Claims (17)

1.一种半导体封装件，包括：
连接构件，具有彼此背对的第一表面和第二表面并且包括绝缘构件和多个重新分布层，所述绝缘构件具有多个绝缘层，所述多个重新分布层分别设置在所述多个绝缘层上；
半导体芯片，设置在所述连接构件的所述第一表面上并且具有电连接到所述多个重新分布层的连接焊盘；以及
包封剂，设置在所述连接构件的所述第一表面上并且包封所述半导体芯片，
其中，所述多个重新分布层中的至少一个重新分布层包括具有多个孔的虚设电极图案，并且所述多个孔中的每个具有包括从所述虚设电极图案上的不同的位置向外突出的多个突出区域的形状。
2.根据权利要求1所述的半导体封装件，其中，所述多个重新分布层中的每个包括布线图案和过孔，并且
所述虚设电极图案设置在与所述至少一个重新分布层的所述布线图案相同的绝缘层上。
3.根据权利要求1所述的半导体封装件，其中，与所述至少一个重新分布层相邻的重新分布层包括布线图案，所述布线图案具有与所述多个孔重叠的区域。
4.根据权利要求3所述的半导体封装件，其中，与所述至少一个重新分布层相邻的所述重新分布层的所述布线图案的线宽窄于所述多个孔的最大宽度。
5.根据权利要求3所述的半导体封装件，其中，所述多个突出区域的宽度小于或等于与所述至少一个重新分布层相邻的所述重新分布层的所述布线图案的线宽的两倍。
6.根据权利要求3所述的半导体封装件，其中，所述布线图案的与所述多个孔重叠的所述区域的宽度近似等于其他区域的宽度或者比所述其他区域的所述宽度小10％或更小。
7.根据权利要求1所述的半导体封装件，其中，所述多个孔具有从包括十字形状、Z形状、I形状和T形状的组中选择的形状。
8.根据权利要求1所述的半导体封装件，其中，所述多个孔具有十字形状，所述十字形状被限定为具有中央区域和从所述中央区域突出并且按照90°的间隔布置的四个突出区域的形状。
9.根据权利要求1所述的半导体封装件，其中，所述多个绝缘层包括感光绝缘树脂。
10.根据权利要求9所述的半导体封装件，所述半导体封装件还包括：电连接结构，设置在所述连接构件的所述第二表面上；以及凸块下金属层，使所述电连接结构和所述多个重新分布层彼此电连接。
11.根据权利要求1所述的半导体封装件，所述半导体封装件还包括支撑构件，所述支撑构件设置在所述连接构件的所述第一表面上并且具有容纳所述半导体芯片的腔。
12.根据权利要求11所述的半导体封装件，其中，所述半导体芯片与所述支撑构件的侧壁分开预定距离。
13.根据权利要求11所述的半导体封装件，其中，所述支撑构件包括使所述支撑构件的上表面和所述支撑构件的下表面连接的布线结构，并且
所述布线结构电连接到所述多个重新分布层。
14.根据权利要求1所述的半导体封装件，其中，所述多个绝缘层包括第一绝缘层和第二绝缘层，
所述多个重新分布层包括：第一重新分布层，设置在所述第一绝缘层上并且连接到所述半导体芯片的所述连接焊盘；以及第二重新分布层，设置在所述第二绝缘层上并且连接到所述第一重新分布层，并且
所述至少一个重新分布层包括所述第一重新分布层。
15.根据权利要求14所述的半导体封装件，其中，所述多个重新分布层还包括第三重新分布层，所述第三重新分布层被设置为比所述第二重新分布层靠近所述连接构件的第二表面，
其中，所述至少一个重新分布层还包括所述第二重新分布层。
16.一种封装件基板，包括：
绝缘构件，具有彼此背对的第一表面和第二表面；以及
多个布线层，设置在所述绝缘构件的不同的高度上，
其中，所述多个布线层包括：
第一布线层，包括虚设电极图案，所述虚设电极图案设置在所述绝缘构件的第一高度上并且具有多个孔，所述多个孔中的每个具有凹多边形形状；以及
第二布线层，包括布线图案，所述布线图案设置在位于所述绝缘构件的所述第一高度的上方的第二高度上并且与所述多个孔重叠。
17.根据权利要求16所述的封装件基板，其中，所述多个孔中的每个具有平面的十字形状的截面。
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