CN1237613C - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件，包括半导体基板、层间绝缘膜以及在层间绝缘膜中形成的埋入布线，其中，层间绝缘膜包括在基板上形成的并且相对介电常数小于2.5的第一绝缘膜，以及为覆盖第一绝缘膜而形成的并且相对介电常数大于第一绝缘膜的相对介电常数的第二绝缘膜。第二绝缘膜的底部在数个点埋入在第一绝缘膜中。

Description

半导体器件及其制造方法

相关申请的交叉参考

本申请基于并要求2002年7月1日提交的在先日本专利申请No.2002-191632的优先权益，其全部内容在此结合以作为参考。

技术领域

本发明涉及半导体器件及其制造方法，特别涉及形成有埋入布线的层间绝缘膜改进结构的半导体器件，以及制造该半导体器件的方法。

背景技术

近年来，根据ULSI密度的进展，包含在ULSI中的布线的信号传输延迟已成问题。作为克服这一问题的措施，正努力试图降低层间绝缘膜的介电常数，并降低布线材料的电阻。使用低介电常数的绝缘材料，例如相对介电常数低于2.5的绝缘材料，能够降低层间绝缘层的介电常数。另一方面，使用例如铜布线作为降低布线材料电阻的措施已引起注意。

使用铜布线对于降低布线材料的电阻确有优势。然而，对铜布线施以精细的加工是非常困难的。鉴于此，一般采用镶嵌法来形成铜布线。在镶嵌法中，首先在半导体基板上形成的层间绝缘膜中形成宽度与布线相等的沟槽，然后在沟槽中埋入诸如铜这样的布线材料。然后，提供CMP(化学机械抛光)从层间绝缘膜的表面去除过多的布线材料，这样形成埋入的铜布线。

在使用低机械强度和低介电常数的绝缘材料形成层间绝缘膜时，要求层间绝缘膜具有较高的抗干蚀刻处理能力(即对等离子体蚀刻的高阻力)，以及较高的抗CMP处理能力。在这些情形下，例如日本专利申请KOKAI公开No.2001-358218中描述了机械强度较大的绝缘材料层作为帽盖层叠置在低介电常数的绝缘材料层上。更具体来说，在由低介电常数的绝缘膜和帽绝缘层组成的叠层结构的层间绝缘膜中，形成布线沟槽。然后，在包含布线沟槽的层间绝缘膜中埋入布线材料，随之施加CMP处理，这样形成埋入布线。

然而，低介电常数的绝缘膜与帽绝缘层之间的叠置伴随有应力，其结果是，在涉及施加机械力的CMP处理期间，在低介电常数的绝缘膜和帽绝缘膜之间的界面可能发生剥离。因而降低了半导体器件的可靠性和产量。

如以上指出，在传统的半导体器件中，在通过在层间绝缘膜中埋入布线材料形成布线的方法中，由低介电常数的绝缘膜形成的叠层结构的层间绝缘膜可能被剥离。因而，在为改进半导体器件性能而降低层间绝缘膜的介电常数的半导体器件中，非常重要的是要防止叠层结构的层间绝缘膜剥离，以改进半导体器件的可靠性和产量。

发明内容

根据本发明的第一个方面，提供了一种半导体器件，包括：

层间绝缘膜，包括在半导体基板上形成的相对介电常数小于2.5的第一绝缘膜，以及为覆盖第一绝缘膜而形成的相对介电常数大于第一绝缘膜的相对介电常数的第二绝缘膜；以及

在层间绝缘膜中形成的埋入布线，

其中，第二绝缘膜的底部在数个点埋入在第一绝缘膜中。

进而，根据本发明的第二个方面，提供了一种用于制造半导体器件的方法，包括：

在半导体基板上形成相对介电常数小于2.5的第一绝缘膜；

在第一绝缘膜中形成数个凹陷；

在第一绝缘膜上形成相对介电常数大于第一绝缘膜的相对介电常数的第二绝缘膜以形成叠层结构膜，使得第二绝缘膜的底部埋入在第一绝缘膜中形成的数个凹陷中；

形成用于在叠层结构膜中埋入布线的沟槽；

在包含沟槽的叠层结构膜上形成导电材料层；以及

对导电材料层施加CMP(化学机械抛光)处理，使得未去除的导电材料留在沟槽内以形成埋入的布线。

附图简要说明

图1是一剖视图，示出根据本发明第一实施例的半导体器件的结构；

图2是一剖视图，示出根据本发明第一实施例的半导体器件的结构，其中在场区中形成帽绝缘膜的埋入部分；

图3A到3E是剖视图，共同表示根据本发明第二实施例的制造半导体器件的方法；

图4是一剖视图，表示根据本发明第三实施例的半导体器件的结构；以及

图5是一剖视图，表示根据本发明另一实施例的半导体器件的结构。

具体实施方式

现在将参照附图详细说明本发明的一些实施例。

(第一实施例)

图1是一剖视图，示出根据本发明第一实施例有多层布线结构的半导体器件的构成。

如图所示，在其上形成有源元件(未示出)的半导体基板10上，形成例如厚度为300nm的第一层间绝缘膜11。例如厚度为200nm的第一层布线12埋入在第一层间绝缘膜11中，使得第一层布线12的侧面和底面，以例如厚度为20nm的阻挡金属层13覆盖。顺便来说，例如某些布线12能够通过接触插塞(未示出)电连接到在半导体基板10中形成的有源元件上。

第一层间绝缘膜11由低介电常数的绝缘材料，即相对介电常数小于2.5的绝缘材料，和相对介电不小于2.5的绝缘材料构成的组中的任何材料形成。而且，第一层间绝缘膜11还可以是由相对介电常数小于2.5的低介电常数绝缘材料层，以及由较大相对介电常数的绝缘材料形成的帽盖层组成的叠层结构。上述相对介电常数小于2.5的低介电常数绝缘材料，和较大相对介电常数的绝缘材料将在稍后说明。

上述第一层布线12和接触插塞的每一个例如由铜，铝，钨或包含任何这些金属的合金形成。

阻挡金属层13例如由钽、钛、铌、钨，及它们的合金或化合物形成。阻挡金属层13可以是单层结构或叠层结构。

而且，在有第一层布线12埋入其中的第一层间绝缘膜11上形成例如50nm厚的防扩散层14，以防止构成第一层布线12金属的扩散。防扩散层14例如由SiN、SiC或SiCN形成。在防扩散膜14上形成一低介电常数绝缘膜15，这是厚度例如为200nm并且由相对介电常数小于2.5的低介电常数绝缘材料形成的第一绝缘膜。在低介电常数绝缘膜15上叠置一帽绝缘膜16，这是例如厚度为100nm并且由较大相对介电常数的绝缘材料形成的第二绝缘膜。由低介电常数绝缘膜15和帽绝缘膜16组成的叠层结构，构成第二层间绝缘膜。在第二层间绝缘膜中，帽绝缘膜16的底部被埋入低介电常数绝缘膜15中的多个点中。更具体来说，在低介电常数绝缘膜15深处形成大量凹陷17，使其延伸到防扩散膜14，且帽绝缘膜16的底部埋入达到大量凹陷17的深度方向的中间位置。顺便来说，在凹陷17的下部分中形成空隙空间18，因为帽绝缘膜16埋入在凹陷17的上部分。厚度例如为200nm的第二层布线19埋入在上述叠层结构的第二层间绝缘膜中，使得第二层布线19的侧面和底面以例如厚度为20nm的阻挡金属层20覆盖。顺便来说，某些第二层布线19的底部电连接到第一层布线12。例如，在图中右侧第二层布线19的底部，通过穿过防扩散膜14形成的通路插塞21，电连接到第一层布线12。

由相对介电常数小于2.5的低介电常数绝缘材料形成的低介电常数绝缘膜15，例如是带有硅氧烷骨架的材料的膜，诸如聚硅氧烷，氢倍半硅氧烷，聚甲基硅氧烷，或甲基倍半硅氧烷；以有机树脂为主要成分的材料的膜，诸如聚亚芳基醚，聚苯并噁唑，或聚苯并环丁烯；或多孔膜，诸如多孔硅石膜。

另一方面，帽绝缘膜16由相对介电常数不小于2.5的绝缘材料形成，诸如SiO，SiOP，SiOF，SiON，SiC，SiCH，SiCN，SiOC或SiOCH。

希望帽绝缘膜16形成的厚度不大于200nm，厚度最好为20到100nm。在帽绝缘膜16按上述厚度形成时，能够降低包括帽绝缘膜16的第二层间绝缘膜的介电常数。然而应当注意，如果帽绝缘膜16补偿低介电常数绝缘膜16的脆性，以充分改进抗干蚀刻处理性(抗等离子体)，以及抗第二层间绝缘膜CMP处理性，则能够使用相对介电常数小于2.5的绝缘材料形成帽绝缘膜16。在这种情形下，帽绝缘膜16的厚度能够不小于200nm。

在帽绝缘膜16的底部被埋入低介电常数绝缘膜15时，埋入部分的区域，例如形成凹陷17的区域可以是低介电常数绝缘膜15的一部分或整个区域。

希望帽绝缘膜16底部进入到低介电常数绝缘膜15的埋入深度，不小于10nm。自然，希望帽绝缘膜16底部埋入到凹陷17的深度不小于10nm。如果帽绝缘膜16底部埋入的深度小于10nm，则帽绝缘膜16很难以充分高的结合强度结合到低介电常数绝缘膜15中。

希望对应于帽绝缘膜16底部埋入部分的凹陷17，例如有矩形或直线开口。而且，希望凹陷17的开口有例如0.01到0.4μm的短边。如果凹陷17开口的短边小于0.01μm，则难以形成所需的凹陷。而且，难以把帽绝缘膜16底部埋入凹陷17。另一方面，如果凹陷17开口的短边超过0.4μm，则帽绝缘膜16埋入部分的宽度增加，其结果是埋入部分的形状被转换到帽绝缘膜16的上表面，从而使帽绝缘膜16的上表面上有一阶梯部分。于是帽绝缘膜16的平整度趋于破坏。更希望凹陷17开口的短边为0.05到0.1μm。

凹陷17的转角部分能够有圆形形状，因为例如在使用光刻技术的图案形成步骤中产生的光接近效果。

希望凹陷17在低介电常数绝缘膜15中以间距0.02到100μm形成，并规则排布，以使图案设计简单和方便。如果凹陷17形成的间距小于0.02μm，则在低介电常数绝缘膜15中形成的凹陷17的密度倾向于过高，造成不能保证低介电常数绝缘膜15所需的机械强度。另一方面，如果凹陷17排布的间距超过100μm，则难以充分增加低介电常数绝缘膜15与帽绝缘膜16之间的结合强度，于是难以抑制低介电常数绝缘膜15与帽绝缘膜16之间界面处的帽绝缘膜16的剥离。更希望凹陷17排布的间距落在0.1到10μm的范围内。

使用等同于用来在第一层间绝缘膜中形成第一层布线12的材料等，能够在第二层间绝缘膜中形成第二层布线19，通路插塞21和阻挡金属层20。

进而，在包含在有第二层布线19埋入在其中的第二层间绝缘膜的帽绝缘膜16上，形成例如50nm厚的防扩散膜22，以防止构成布线19的金属扩散。防扩散膜22例如由SiN，SiC或SiCN形成。在防扩散膜22上形成例如厚度为300nm的第三层间绝缘膜23。例如厚度为200nm的第三层布线24埋入在第三层间绝缘膜23中，使得第三层布线24的侧面和底面，以例如厚度为20nm的阻挡金属层25覆盖。顺便来说，某些第三层布线24的底部电连接到第二层布线19。例如，图中右侧第三层布线24的底部，通过穿过防扩散膜22的通路插塞26电连接到第二层布线19。

使用从由相对介电常数小于2.5的低介电常数绝缘膜材料，和相对介电常数不小于2.5的绝缘材料组成的组中选择的任何绝缘材料，能够形成第三层间绝缘膜23。而且，第三层间绝缘膜23可以是由相对介电常数小于2.5的低介电常数绝缘材料层，和较大相对介电常数的绝缘材料层构成的叠层结构，这是在作为帽绝缘层形成在低介电常数材料层上。

使用等同于用于在第一层间绝缘膜中形成第一层布线12的材料等，能够在第三层间绝缘膜23中形成第三层布线24，通路插塞26和阻挡金属层25。

如上所述，在本发明的第一实施例中，帽绝缘膜16叠置到低介电常数绝缘膜15上，使得帽绝缘膜16的底部埋入低介电常数绝缘膜15中大量的点中，以形成第二层间绝缘膜。结果是，因为在帽绝缘膜16的埋入部分中产生的锚定效果，能够改进低介电常数绝缘膜15和帽绝缘膜16之间的结合强度。具体来说，通过将帽绝缘膜16底部在低介电常数绝缘膜15中的埋入深度设置在10nm或更大，通过对应于帽绝缘膜16底部埋入部分将在低介电常数绝缘膜15中形成的大量凹陷17每一个的开口短边设置成落入0.01μm到0.4μm之间的范围内，并通过将凹陷17的间距设置成落入0.02μm到100μm之间的范围内，在维持低介电常数绝缘膜15所需的机械强度的同时，能够进一步提高锚定效果。

结果是，低介电常数绝缘膜15和帽绝缘膜16之间的结合强度增加，这样，例如在由低介电常数绝缘膜15和帽绝缘膜16构成的叠层结构的第二层间绝缘膜中，通过CMP处理形成第二层布线19期间，能够防止低介电常数绝缘膜15和帽绝缘膜16之间界面处的剥离。于是，因为由低介电常数绝缘膜15和帽绝缘膜16构成的叠层结构的第二层间绝缘膜的介电常数降低，所以能够改进所产生的半导体器件的性能。此外，能够防止低介电常数绝缘膜15和帽绝缘膜16之间的剥离，于是使得能够获得可靠性改进的半导体器件。

顺便来说，通过在第二层间绝缘膜的场区，即不存在第二层布线的区，形成伪布线，还能够抑制低介电常数绝缘膜和帽绝缘膜之间的剥离。然而，由于形成伪布线，所以增加了第二层布线之间的耦合电容，以及中间插入有伪布线的第一层布线与第三层布线之间的耦合电容，因而延迟了信号通过多层布线结构中的布线的传送。

根据本发明的第一实施例，能够抑制低介电常数绝缘膜和帽绝缘膜之间界面处产生剥离，同时几乎不增加相邻布线之间及相邻布线层之间的耦合电容，因而使得能够获得表现出高性能并具有高可靠性的半导体器件。

还应当注意，如果帽绝缘膜16的底部埋入到很大数目的凹陷17中达到凹陷17深度方向的中间位置，从而允许有自由空间18，即如图1中所示留在大量凹陷17各个凹陷的下部分的空气层，则能够进一步降低由低介电常数绝缘膜15和帽绝缘膜16构成的叠层结构的第二层间绝缘膜的介电常数。

当帽绝缘膜16底部在大量点埋入低介电常数绝缘膜15时，埋入部分的区域，例如形成凹陷17的区域，能够成为第二层间绝缘膜的场区，其中在很宽的范围里没有布线。更具体来说，在通过在低介电常数绝缘膜15上叠加帽绝缘膜16制备第二层间绝缘膜时，能够这样在低介电常数绝缘膜15上叠加帽绝缘膜16，即：消除布线形成区27中的埋入部分，并如图2所示，在场区28的大量的点中把帽绝缘膜16底部埋入到低介电常数绝缘膜15中。根据特定构成的半导体器件，能够增加低介电常数绝缘膜15和帽绝缘膜16之间的结合强度，因为在场区28的大量的点中把帽绝缘膜16的底部埋入到低介电常数绝缘膜15。而且，由于帽绝缘膜16是以消除布线形成区27中的埋入部分的方式被叠加到低介电常数绝缘膜15中，故能够避免增加在第二层间绝缘膜中形成的相邻布线19之间的耦合电容，及在彼此叠置的相邻层间绝缘膜中形成的布线层之间的耦合电容，耦合电容的增加是由帽绝缘膜16底部埋入低介电常数绝缘膜15中的结构所导致的。

(第二实施例)

本发明的第二实施例，涉及根据本发明上述的第一实施例的半导体器件的制造方法。现在将参照附图3A到3E说明第二实施例。

(第一步骤)

首先，如图3A所示，在其中形成有例如有源元件(未示出)的半导体基板10上形成第一层间绝缘膜11。然后，在第一层间绝缘膜11上形成抗蚀图，随之通过RIE(反应离子蚀刻)法有选择地去除第一层间绝缘膜11，抗蚀剂图形用作为掩模以形成延伸到半导体基板10表面的接触孔。在接触孔形成之后，通过在第一层间绝缘膜11中出现规定的接触孔的部分，以及在第一层间绝缘膜11其它部分中，借助另一掩模图形，通法RIE法，形成布线沟槽，随之通过例如溅射法形成阻挡金属层13，并随后在包含布线沟槽和接触孔的第一层间绝缘膜11上形成布线材料。

在下一步，通过CMP法去除位于第一层间绝缘膜11上的多余的布线材料和阻挡金属材料13，以便在第一层间绝缘膜11中形成第一层布线12，使得第一层布线12的侧面和底面由阻挡金属材料13覆盖。同时，在第一层间绝缘膜11中形成接触插塞(未示出)，使得接触插塞的侧面和底面由阻挡金属材料13覆盖。在CMP处理中，通过第一抛光去除位于第一层间绝缘膜上多余的布线材料，并通过第二抛光去除位于第一层间绝缘膜11上的多余的阻挡金属层13。

使用类似于结合本发明第一实施例前述的材料，能够形成第一层间绝缘膜11。

阻挡金属层13例如由钽、钛、铌、钨，及包含这些金属的合金或这些金属的化合物形成。阻挡金属层13可以是单层结构或叠层结构。

例如能够使用铜，铝，钨或包含这些金属的合金作为布线材料。例如通过溅射法和电镀法的组合，将布线材料埋入布线沟槽。

(第二步骤)

如图3B所示，在有第一层布线12埋入其中的第一层间绝缘膜11上，形成防扩散膜14，随之在防扩散膜14上形成低介电常数绝缘膜15。然后，在低介电常数绝缘膜15上形成蚀刻图案，诸如抗蚀剂图形，随之使用抗蚀剂图形作为掩模通过RIE法，在低介电常数绝缘膜15中形成大量凹陷17。这种情形下，当防扩散膜14暴露在凹陷17的底部之外时，停止蚀刻。

防扩散膜14和低介电常数膜绝缘15，能够由类似于结合本发明第一实施例说明的材料形成。

例如能够通过CVD法形成防扩散膜14。另一方面，例如能够通过CVD法或涂敷法形成低介电常数绝缘膜15。

凹陷17的类型等同于结合本发明第一实施例上述的凹陷类型。

希望在低介电常数绝缘膜15中形成凹陷17，使得凹陷17开口的总面积落入低介电常数绝缘膜15表面积的0.000001％和50％之间的范围内。如果凹陷17开口的总面积小于低介电常数绝缘膜15表面积的0.000001％，则即使帽绝缘膜16的底部埋入低介电常数绝缘膜15的凹陷中，也难以改进帽绝缘膜16与低介电常数绝缘膜15之间由锚定效果导致的结合强度。另一方面，如果凹陷17开口的总面积超过低介电常数绝缘膜15表面积的50％，则难以保证低介电常数绝缘膜15具有足够高的机械强度。更希望凹陷17开口的总面积落入低介电常数绝缘膜15表面积的0.1％和30％之间的范围内。

(第三步骤)

帽绝缘膜16在其中形成有大量凹陷17的低介电常数绝缘膜15上形成，如图3C所示。在这种情形下，帽绝缘膜16的底部不完全埋入凹陷17中，使得在防扩散膜14侧上凹陷17的下部中留有自由空间18。然而应当注意，希望帽绝缘膜16的底部在每一凹陷17内埋入的深度不小于10nm，使得帽绝缘膜16的埋入部分连续地与凹陷17的内表面接触。

能够由类似于结合本发明第一实施例描述的材料形成帽绝缘膜16。例如能够通过CVD法或涂敷法形成帽绝缘膜16。

(第四步骤)

在低介电常数绝缘膜15和帽绝缘膜16构成的叠层结构的第二层间绝缘膜上，形成蚀刻掩模，诸如抗蚀剂图形，随后如图3D所示，通过RIE法，以用作为掩模的抗蚀剂图形，有选择地去除第二层间绝缘膜，以便形成延伸到防扩散膜14的通路孔。然后，通过在第二层间绝缘膜规定的通路孔位于的部分，以及在第二层间绝缘膜其它部分中，使用另一掩模图形通过RIE法，形成布线沟槽，随之通过例如RIE法去除防扩散膜14露出的部分。进而，例如通过溅射法形成阻挡金属层20，随后在包含布线沟槽和通路孔的第二层间绝缘膜上形成布线材料层。

在下一步，通过CMP法，去除位于第二层间绝缘膜上的除了布线沟槽内区域和通路孔内区域之外的多余的布线材料和阻挡金属材料层20，以便在第二层间绝缘膜中形成第二层布线19，使得第二层布线19的侧面和底面由阻挡金属层20覆盖。同时，在第二层间绝缘膜中形成第二层布线19，使得第二层布线19的侧面和底面由阻挡金属层20覆盖，并通过通路插塞21电连接到第一层布线12。在CMP处理中，通过第一抛光去除位于第二层间绝缘膜上的多余的布线材料，并通过第二抛光去除位于第二层间绝缘膜上的多余的阻挡金属层20。

阻挡金属层20的形成就材料和形成方法而言如同阻挡金属层13的形成。

例如能够使用铜，铝，钨或包含这些金属的合金作为布线材料。而且，例如通过溅射法和电镀法的组合，布线材料能够埋入布线沟槽。

(第五步骤)

在下一步，在包含在第二层间绝缘膜中的帽绝缘膜16上形成防扩散膜22，随之如图3E所示形成第三层间绝缘膜23。然后在第三层间绝缘膜23上形成蚀刻图形，诸如抗蚀剂图形，随之通过RIE法以该抗蚀剂图形作为掩模，有选择地去除第三层间绝缘膜23，以便形成延伸到防扩散膜22的通路孔。进而，通过在第三层间绝缘膜23规定的通路孔位于的部分，以及在第三层间绝缘膜23的其它部分中，使用另一掩模图形通过RIE法，形成布线沟槽，随之通过RIE法去除防扩散膜22露出的部分。再进而，通过溅射法形成阻挡金属层25，随后在包含布线沟槽和通路孔的第三层间绝缘膜23上形成一布线材料层。

在下一步，通过CMP法，去除位于第三层间绝缘膜23上除了布线沟槽内区域和通路孔内区域之外的多余的布线材料和阻挡金属层25，以便在第三层间绝缘膜23中形成第三层布线24，使得第三层布线24的侧面和底面由阻挡金属层25覆盖。同时，在第三层间绝缘膜23中形成第三层布线24，使得第三层布线24的侧面和底面由阻挡金属层25覆盖，并通过通路插塞26电连接到第二层布线19。从而获得一种多层结构。在这一CMP处理中，通过第一抛光去除第三层间绝缘膜23上多余的布线材料，并通过第二抛光去除位于第三层间绝缘膜上的多余的阻挡金属层25。然后，整个表面以防扩散层(未示出)和第四层绝缘膜(未示出)覆盖，随之例如形成焊盘，从而制造出所需的半导体器件。

防扩散膜22和第三层间绝缘膜23就材料和形成方法能够按第一实施例形成。而且，阻挡金属层25就材料和形成方法能够按阻挡金属层13的形成而形成。进而，例如能够使用铜，铝，钨或包含这些金属的合金作为布线材料。而且，例如通过溅射法和电镀法的组合，布线材料能够埋入布线沟槽。

如上所述，根据本发明的第二实施例，形成叠层结构的第二层间绝缘膜，其中帽绝缘膜16的底部在大量的点埋入低介电常数绝缘膜15的凹陷。其结果是，在通过CMP处理形成第二层布线19的步骤中，能够防止低介电常数绝缘膜15与帽绝缘膜16之间界面处的剥离。还能够在通过施加到位于第二层间绝缘膜上的第三层间绝缘膜23的CMP处理形成第三层布线25的步骤中，防止低介电常数绝缘膜15与帽绝缘膜16之间界面处的剥离。于是，能够降低由低介电常数绝缘膜15与帽绝缘膜16组成的叠层结构的第二层间绝缘膜的介电常数，以至提高了性能并使得能够制造出高可靠性的半导体器件，这允许防止低介电常数绝缘膜15与帽绝缘膜16的剥离。

(第三实施例)

图4是一剖视图，表示根据本发明第三实施例包含多层布线结构的半导体器件的构成。顺便来说，对应于图1中所示半导体器件部件，图4中所示的半导体器件的部件，由相同的标号标记，以避免重复说明。

根据本发明第三实施例的半导体器件中，在构成第一绝缘膜的低介电常数绝缘膜15中达到防扩散膜14的深度，形成大量凹陷17，并且构成第二绝缘膜的帽绝缘膜16的底部埋入在低介电常数绝缘膜15中，使得在凹陷17内不留自由空间，以便形成第二层间绝缘膜，如图4所示。为了在低介电常数绝缘膜15中埋入帽绝缘膜16D的底部，使得在大量凹陷17内不留自由空间，最好采用允许使帽绝缘材料可流入凹陷17的涂敷法，以至可填充凹陷17。

如上所述，在本发明的第三实施例中，帽绝缘膜16叠置在低介电常数绝缘膜15上，使得帽绝缘膜16的底部埋入在凹陷17内，而在凹陷17中不留自由空间。结果是，与上述第一实施例相比，能够增加帽绝缘膜16的底部与凹陷17内表面的接触面积。于是与第一实施例相比，因为帽绝缘膜16的埋入部分所产生的锚定效果，能够进一步改进低介电常数绝缘膜15和帽绝缘膜16之间的结合强度。由于低介电常数绝缘膜15和帽绝缘膜16之间的结合强度增加，能够例如对于在由低介电常数绝缘膜15和帽绝缘膜16构成的叠层结构的第二层间绝缘膜中，埋入第二布线19的CMP处理期间，防止低介电常数绝缘膜15和帽绝缘膜16之间的界面处的剥离。于是，能够降低由低介电常数绝缘膜15与帽绝缘膜16组成的叠层结构的第二层间绝缘膜的介电常数，以至改善了性能并使得能够制造出高可靠性的半导体器件，这允许防止低介电常数绝缘膜15与帽绝缘膜16的剥离。

然而应当注意，第三实施例中，帽绝缘膜16的底部埋入低介电常数绝缘膜15，同时凹陷17内不留自由空间，减少了占据第二层间绝缘膜的低介电常数材料的量，于是降低了低介电常数材料所能达到的性能。其结果是，在相同绝缘膜中形成的相邻布线之间的耦合电容，以及在彼此被叠置的不同绝缘膜中形成的布线层之间的耦合电容，在某种程度上趋于增加。然而在本发明的第三实施例中，与上述的在第二层间绝缘膜的场区中形成伪布线，以增加具有叠层结构的层间绝缘膜的结合强度的类型相比，能够抑制耦合电容的增加而不会在实用中产生问题。

而且，在第三实施例中，还能够在低介电常数绝缘膜15的部分或全部区域中形成凹陷17，其中埋入帽绝缘膜16的底部。通过规定其中埋入帽绝缘膜16的底部的凹陷17的形成区域，对于第二层间绝缘膜的场区，即使在低介电常数绝缘膜上形成的凹陷17完全由帽绝缘膜16的底部填充，使得在凹陷17中完全没留有自由空间，也能够避免增加相同绝缘膜中形成的布线层之间的耦合电容，以及彼此叠置的不同绝缘膜中形成的布线层之间的耦合电容。更具体来说，由相同绝缘膜中形成的布线层之间，或彼此被叠置的不同绝缘膜中形成的布线层之间的耦合电容引起的布线的信号传送的延迟，倾向于在具有高布线图形密度区中表现最为严重。在规定凹陷形成区为第二层间绝缘膜的场区的情形下，能够避免在对应于如上所述具有高布线图形密度区的低介电常数绝缘膜部分中形成凹陷。应当注意，在帽绝缘膜16的底部被埋入低介电常数绝缘膜15中使得凹陷17内不留自由空间的情形下，占据第二层间绝缘膜一部分的低介电常数材料的量被明显降低，并且由低介电常数产生的主要效果被降低。然而，在规定凹陷形成区为第二层间绝缘膜场区的情形下这个难题可以被克服。因而，能够避免在相同绝缘膜中形成的相邻布线层之间，以及彼此被叠置的不同绝缘膜中形成的相邻布线层之间的耦合电容的增加。

顺便来说，在上述本发明的第一到第三实施例中，延伸到下面的防扩散膜的凹陷是在低介电常数绝缘膜中形成的。然而如图5所示，还能够在低介电常数膜15中形成凹陷17，使其向下延伸到低介电常数膜15厚度方向中间部分。即使在这种情形下，也希望帽绝缘膜16的底部被埋入的低介电常数绝缘膜15中形成的凹陷17的深度为10nm或更大。

而且，在上述第一到第三实施例的每一个中，其中形成有埋入布线的绝缘膜是三层结构。然而，还能够形成两层结构或涉及四层或更多层的多层布线结构。

此外，在上述第一到第三实施例的每一个中，由低介电常数膜和帽绝缘膜构成的叠层结构的绝缘膜是应用在第二层中的。然而，也可以在形成第一层或第三层的绝缘膜中应用特定的叠层结构。当半导体器件有第四或更多的多层结构时，还能够在形成第四或更上层的绝缘膜中应用特定的叠层结构。而且，特定的叠层结构的应用不必限于单个的绝缘膜。能够对多个绝缘膜的每一个应用特定的叠层结构。

现在将参照图3A到3E说明本发明的一个例子。

(例子1)

在第一步，如图3A中所示，通过LP-CVD法在半导体基板10上形成由SiO₂构成的且厚度为300nm的第一层间绝缘膜11，随后在第一层间绝缘膜11中形成深度为200nm的布线沟槽和接触孔。接着通过溅射法形成由TaN/Ta组成的阻挡金属层11，然后，在包含布线沟槽和接触孔的第一层间绝缘膜11上的阻挡金属层14上通过溅射法和电镀法形成Cu层。进而，通过CMP法去除第一层间绝缘膜11上除了布线沟槽与接触孔之外的多余的导电层，以便在第一层间绝缘膜11中形成第一布线层12，使得第一层布线12的侧面和底面由阻挡金属层13覆盖。同时，在第一层间绝缘膜11中形成接触插塞(未示出)，使得接触插塞的侧面和底面由阻挡金属层13覆盖。在CMP处理中，通过使用CMS 7303/7304(由JSR Inc.制造的CMP浆料商品名)的第一抛光去除第一层间绝缘膜上的多余的Cu，并然后通过使用CMS 8301(商品名，由JSR Inc.制造的)的第二抛光去除第一层间绝缘膜11上的多余的阻挡金属层13。这些抛光处理在以下给出的条件下进行：

[第一抛光的条件]

浆料流率：250cc/min；

抛光垫：IC 1000(商品名，由RODEL Inc.制造)；

负荷：300g/cm²；

每一载体和台板的转速：100rpm；

抛光时间：2分钟；

[第二抛光的条件]

浆料流率：200cc/min；

抛光垫：IC 1000(商品名，由RODEL Inc.制造)；

负荷：300g/cm²；

每一载体和台板的转速：100rpm；

抛光时间：1分钟；

然后，如图3B所示，在有第一层布线12埋入其中的第一层间绝缘膜11上，通过CVD法形成由SiC制成的厚度为50nm的防扩散膜14。进而，把半导体基板10放置在一台架上，并以甲基硅氧烷溶液涂敷在半导体基板上10上形成的防扩散膜14，同时以2500rmp的转速驱转台架。涂敷步骤之后，向半导体基板10施加分步加热，其中半导体基板10在80℃下在空气中被加热一分钟，然后在200℃下加热一分钟，以便蒸发掉包含在溶液中的溶剂，之后在400℃下在氮气气氛中加热半导体基板10达30分钟，以便引起脱水缩合反应。结果，形成相对介电常数为2.4的聚甲基硅氧烷构成的低介电常数绝缘膜15。然后，在低介电常数绝缘膜15上形成抗蚀剂膜(未示出)，然后通过RIE法以抗蚀剂图形作为掩模，在低介电常数绝缘膜15中形成大量凹陷17。在RIE法中，C₄F₈/CO/Ar/O₂系统的混合气体用作为蚀刻气体，并当防扩散膜14暴露到凹陷17底部之外时，蚀刻被停止。每一凹陷17有矩形开口，其短边为0.1μm，并在低介电常数绝缘膜15中以间距0.2μm形成凹陷17。而且，凹陷17开口的总面积大约为低介电常数绝缘膜15表面积的25％。

在下一步骤，厚度100nm并由相对介电常数为2.9的SiC制成的帽绝缘膜16通过CVD法在低介电常数绝缘膜15上形成，低介电常数绝缘膜15中有许多凹陷17，如图3C所示。这种情形下，帽绝缘膜16被叠置到低介电常数绝缘膜15上，使得帽绝缘膜16的底部埋入到凹陷17中在深度方向达10nm。

在下一步，如图3D所示，在由低介电常数绝缘膜15和帽绝缘膜16构成的叠层结构的第二层间绝缘膜中，形成通路孔和深度为200nm的布线沟槽。然后，通过上述方法在包含通路孔和布线沟槽的第二层间绝缘膜上，形成由TaN/Ta和Cu层构成的阻挡金属层20。进而，通过在上述条件下进行的第一抛光去除第二层间绝缘膜上的多余Cu膜，随后通过在上述条件下进行的第二抛光去除阻挡金属层20。结果，形成其侧面和底面由阻挡金属层20覆盖的第二层布线19。而且形成另一第二层布线19，其侧面和底面由阻挡金属层20覆盖，并通过通路插塞21电连接到第一层布线12。

进而，如图3E所示，厚度为50nm的由SiC制成的防扩散膜22通过CVD法形成在包含在第二层间绝缘膜中的帽绝缘膜16上，随后通过涂敷法在防扩散膜22上形成厚度为300nm并由LKD 27(商品名，由JSR Inc.制造)制成的第三层间绝缘膜23。然后在第三层间绝缘膜23中形成通路孔和深度为200nm的布线沟槽。然后，在包含通路孔和布线沟槽的第三层间绝缘膜上，通过在上述方法形成由TaN/Ta和Cu层构成的阻挡金属层25。然后，通过在上述条件下进行的第一抛光去除第三层间绝缘膜23上的多余Cu膜，随后通过在上述条件下进行的第二抛光去除阻挡金属层25。结果，形成第三布线24，其侧面和底面由阻挡金属层25覆盖。而且形成另一第三层布线24，其侧面和底面由阻挡金属层25覆盖，并通过通路插塞26电连接到第二层布线19，因而形成多层布线结构。然后，整个表面由防扩散膜(未示出)和第四层间绝缘膜(未示出)覆盖，随之形成焊盘(未示出)，于是制成所需的半导体器件。

在例1的半导体器件制造中，当通过CMP法在由低介电常数绝缘膜15和帽绝缘膜16构成的叠层结构的第二层间绝缘膜内，形成第二层布线19时，在低介电常数绝缘膜15和帽绝缘膜16之间的界面处，完全不会发生剥离。而且，当通过CMP法在第三层间绝缘膜23内形成第三层布线24时，没有看到在低介电常数绝缘膜15和帽绝缘膜16之间的界面处的剥离。

(比较例子)

一种半导体器件是按例子1中制造的，所不同之处在于，帽绝缘膜叠置到低介电常数绝缘膜上，而在低介电常数绝缘膜上不形成凹陷。顺便来说，低介电常数绝缘膜和帽绝缘膜之间叠层界面在整个区域上基本上是平坦的。

在用于比较的例子1的半导体器件的制造中，当通过CMP法在由低介电常数绝缘膜和帽绝缘膜构成的叠层结构的第二层间绝缘膜中形成第二层布线时，在不存在第二层布线的面积不小于100μm×100μm的场区，观察到低介电常数绝缘膜和帽绝缘膜之间界面处的剥离。

应当注意的是，在例子1中，在通过CMP法在由低介电常数绝缘膜15和帽绝缘膜16构成的叠层结构的第二层间绝缘膜内形成第二层布线19的步骤中，即使其中在大的区域上不存在第二层布线的场区中，也能够防止低介电常数绝缘膜15和帽绝缘膜16之间界面处的剥离。于是，本发明的实施例，与比较例子1相比，能够获得可靠性非常高的半导体器件。

顺便来说，通过在第二层间绝缘膜的场区中形成伪布线也能够抑制低介电常数绝缘膜和帽绝缘膜之间的界面处的剥离。然而，伪布线的形成增加了伪布线与第二层布线之间的耦合电容，伪布线与第一布线之间的耦合电容，以及伪布线与第三层布线之间的耦合电容，其结果是在多层布线结构中造成布线信号传送延迟的问题。

另一方面，在本发明的例子1中，能够抑制低介电常数绝缘膜和帽绝缘膜之间的界面处的剥离，同时几乎不增加相邻布线之间的耦合电容以及相邻布线层之间的耦合电容，于是能够制造出高性能和高可靠性的半导体器件。

如上所述，根据本发明的实施例，能够提供高性能和高可靠性的半导体器件，这允许在层间绝缘膜中使用低介电常数绝缘膜形成埋入的布线而不引起剥离问题，以及制造特定半导体器件的方法。于是，本发明对于实现安装在，特别是，系统LSI和高速逻辑LSI上的多层埋入布线结构非常有效。

对于本领域技术人员来说，其它的优点和修改自然是会发生的。因而，本发明就其更广泛的方面不限于这里所示和描述的特定细节和代表性实施例。于是，在不背离如所附权利要求及其等价物定义的总的发明概念的精神和范围之下，可作出各种修改。

Claims (13)

1.一种半导体器件，包括：

层间绝缘膜，包括在半导体基板上形成的并且相对介电常数小于2.5的第一绝缘膜，以及为覆盖第一绝缘膜而形成的并且相对介电常数大于第一绝缘膜的相对介电常数的第二绝缘膜；以及

在层间绝缘膜中形成的埋入布线，

其中在位于面向第二绝缘膜的第一绝缘膜的表面上以0.02到100μm的间距形成数个凹陷，且第二绝缘膜的底部埋入在第一绝缘膜的这数个凹陷中。

2.根据权利要求1所述的半导体器件，其中第二绝缘膜的底部埋入在第一绝缘膜中深度不小于10nm。

3.根据权利要求1所述的半导体器件，其中第二绝缘膜的底部埋入在凹陷中，同时在半导体基板侧上凹陷的下部留有自由空间。

4.根据权利要求1所述的半导体器件，其中每一凹陷有矩形的开口，其短边落入范围0.01到0.4μm内。

5.根据权利要求1所述的半导体器件，其中第一绝缘膜由从以下的膜构成的组中选择的至少之一形成，即有硅氧烷骨架的物质制成的膜，包含有机树脂作为主成分的膜，以及多孔膜。

6.根据权利要求1所述的半导体器件，其中第二绝缘膜由以下化合物构成的组中选择的至少一种化合物形成，SiO，SiOP，SiOF，SiON，SiC，SiCH，SiCN，SiOC及SiOCH。

7.根据权利要求1所述的半导体器件，其中凹陷有选择地形成在位于层间绝缘膜的场区的第一绝缘膜表面上。

8.一种制造半导体器件的方法，包括：

在半导体基板上形成相对介电常数小于2.5的第一绝缘膜；

在第一绝缘膜中以0.02到100μm的间距形成数个凹陷，其中每一凹陷有矩形的开口，其短边落入范围0.01到0.4μm内；

在第一绝缘膜上形成相对介电常数大于第一绝缘膜的相对介电常数的第二绝缘膜，以形成叠层结构膜，使得第二绝缘膜的底部以深度不小于10nm埋入在第一绝缘膜中形成的数个凹陷中；

形成一沟槽，用于在叠层结构膜中埋入布线；

在包含沟槽的叠层结构膜上形成导电材料层；以及

对导电材料层施加化学机械抛光处理，使得未去除的导电材料留在沟槽内以形成埋入的布线。

9.根据权利要求8所述的制造半导体器件的方法，其中在第一绝缘膜上以填充凹陷的方式形成第二绝缘膜。

10.根据权利要求9所述的制造半导体器件的方法，其中通过涂敷法在第一绝缘膜上形成第二绝缘膜。

11.根据权利要求8所述的制造半导体器件的方法，其中在第一绝缘膜上形成第二绝缘膜，使得第二绝缘膜的底部埋入在凹陷中，在凹陷的下部留有自由空间。

12.根据权利要求11所述的制造半导体器件的方法，其中通过CVD法在第一绝缘膜上形成第二绝缘膜。

13.根据权利要求8所述的制造半导体器件的方法，其中在第一绝缘膜中形成凹陷，使得凹陷开口的总面积在第一绝缘膜表面积的0.000001％到50％的范围内。

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