CN101047163A - 半导体器件及其制造方法 - Google Patents

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CN101047163A CNA2006101288064A CN200610128806A CN101047163A CN 101047163 A CN101047163 A CN 101047163A CN A2006101288064 A CNA2006101288064 A CN A2006101288064A CN 200610128806 A CN200610128806 A CN 200610128806A CN 101047163 A CN101047163 A CN 101047163A
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conductive layer
semiconductor device
layer
interlayer dielectric
resin
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斋藤信胜
宇野正
加纳政志
松冈田博
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

本发明的目的是提供一种具有高性能和高可靠性的半导体器件及其有效的制造方法，在该半导体器件中，由于封装半导体衬底期间所形成的热应力而引起的互连层或导电层的脱落受到抑制，因此可防止电击穿。本发明的半导体器件的特征在于包括半导体衬底、互连层(12)、第一导电层(15)、层间绝缘膜(16)以及第二导电层(17)。本发明的半导体器件制造方法的特征在于至少包括如下步骤：形成互连层、形成第一导电层、形成层间绝缘膜以及形成第二导电层，以与该第一导电层电连接。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请基于并要求2006年3月30日申请的在先日本专利申请No.2006-095737的优先权，在此通过参考援引其全部内容。
技术领域
本发明涉及一种具有高性能和高可靠性的半导体器件及其有效的制造方法，在该半导体器件中，由于封装半导体衬底期间所形成的热应力而引起的互连层或导电层的脱落受到抑制，因此可防止电击穿。
背景技术
近年来，随着电子器件变薄、变小的发展趋势，人们力图减小半导体器件的尺寸和提高半导体器件的封装密度。在这个背景下，提出了晶片级封装，其通过尽可能地将半导体器件的尺寸最小化至半导体元件(芯片)的尺寸来减小尺寸。在晶片级封装中，在进行切割(singulation)之前在晶片上封装半导体芯片，因此，与传统的封装相比，能够以低成本实现真正的芯片级封装。同时，由密度提高所引起的半导体器件的高管脚数和小型化，导致了相邻外部端子之间的窄间距。因此，晶片级封装还采用利用凸点(电极)而不是柱形凸点的结构，从而在较小的空间内可形成相对较多的外部端子。(参见国际公布No.WO 02/035602的小册子)。
例如，如图34所示，设置有凸点的半导体器件的结构包括：半导体衬底1；多层互连层2，其形成在半导体衬底1上；导电层3(电极焊盘)，其形成在互连层2上；以及树脂膜4，其覆盖导电层3的外周附近。在树脂膜4露出的导电层3的表面上形成有阻挡金属层5，并且经阻挡金属层5在导电层3上设置凸点6，作为外部端子。
在国际公布No.WO 02/035602所公开的凸点形成方法中，例如，首先，在半导体衬底表面的导电层侧上形成树脂膜，其中在该半导体衬底表面上依次设置互连层和导电层。通过对树脂膜进行曝光和显影，除了导电层之外的其他区域都被树脂膜覆盖。在从树脂膜暴露出的导电层上通过溅射形成由Ni等制成的阻挡金属层。然后，通过从焊料喷嘴喷射或者在电镀液中浸涂，在阻挡金属层上沉积焊料镀层(solder plate)。最后，通过蚀刻并利用剥离液剥离抗蚀剂层，除去除凸点连接区域之外的其他区域上的阻挡金属层，从而在导电层上形成凸点。
在封装设置有凸点的半导体芯片(FC-BGA衬底)期间，通过在将恒定负载加至凸点的同时进行加热来熔化凸点，并且通过在熔化状态下进行压接来将半导体芯片连接至对应的衬底。
然而，存在这样的问题：由于对应衬底的热收缩所产生的热应力，其大于半导体芯片的热应力，而使半导体芯片侧上具有应力，从而使互连层的多层互连或者导电层(电极焊盘)易于脱落。此外，由于凸点使用高硬度的无铅材料，因此塑性形变性能较低从而使半导体芯片侧上具有更大的应力，引起互连层和导电层脱落。
因此，至今仍不能提供具有高性能和高可靠性的半导体器件及其制造方法，在该半导体器件中，由于封装期间所形成的热应力而引起的互连层或导电层的脱落受到抑制。
发明内容
本发明的目的是解决上述问题，并实现以下目标。
本发明的目标是提供一种具有高性能和高可靠性的半导体器件及其有效的制造方法，在该半导体器件中，由于封装半导体衬底期间所形成的热应力而引起的互连层或导电层的脱落受到抑制，因此可防止电击穿。
解决上述问题的措施如下。
本发明的半导体器件的特征在于包括：导体衬底；互连层，其形成在该半导体衬底上；第一导电层，其形成在该互连层上；层间绝缘膜，其形成在该第一导电层上；以及第二导电层，其形成在该层间绝缘膜上，以与该第一导电层电连接。
该半导体器件具有第一导电层和第二导电层。因此，与传统的只有一个导电层的半导体器件相比，本发明的半导体器件在通过诸如凸点的外部端子进行封装期间在导电层侧呈现更大的强度，从而通过抑制互连层侧的应力，能够使热应力引起的应力扩散并抑制导电层和互连层的脱落。因此，本发明的半导体器件具有高性能和高可靠性，而且尤其适用于晶片级封装。
本发明的用于制造半导体器件的方法为用于制造上述本发明的半导体器件的方法，并且其特征在于至少包括如下步骤：在半导体衬底上形成互连层；在该互连层上形成第一导电层；在该第一导电层上形成层间绝缘膜；以及在该层间绝缘膜上形成第二导电层，以与该第一导电层电连接。
在上述半导体器件的制造方法中，在形成互连层的步骤中在半导体衬底上形成互连层。在第一导电层的形成步骤中，在互连层上形成第一导电层。在形成层间绝缘膜的步骤中，在第一导电层上形成层间绝缘膜。在形成第二导电层的步骤中，在层间绝缘膜上形成第二导电层。因此，形成多个导电层，而且在通过诸如凸点的外部端子进行封装期间导电层的强度变大，从而通过抑制互连层侧的应力，能够使热应力引起的应力扩散并抑制导电层和互连层的脱落。因此，可有效地制造具有高性能和高可靠性的半导体器件。
附图说明
图1为示出本发明的半导体器件的实例1的剖视图。
图2A为示出本发明的半导体器件的实例1中的第一和第二导电层以及通路的透视图。
图2B为示出本发明的半导体器件的制造方法的另一实例中的第一和第二导电层以及通路的透视图。
图3为示出实例1的本发明的半导体器件的典型制造方法的第一视图。
图4为示出实例1的本发明的半导体器件的典型制造方法的第二视图。
图5为示出实例1的本发明的半导体器件的典型制造方法的第三视图。
图6为示出实例1的本发明的半导体器件的典型制造方法的第四视图。
图7为示出实例1的本发明的半导体器件的典型制造方法的第五视图。
图8为示出实例1的本发明的半导体器件的典型制造方法的第六视图。
图9为示出实例1的本发明的半导体器件的典型制造方法的第七视图。
图10为示出实例1的本发明的半导体器件的典型制造方法的第八视图。
图11为示出实例1的本发明的半导体器件的典型制造方法的第九视图。
图12为示出实例1的本发明的半导体器件的典型制造方法的第十视图。
图13为示出实例2的本发明的半导体器件的典型制造方法的第一视图。
图14为示出实例2的本发明的半导体器件的典型制造方法的第二视图。
图15为示出实例2的本发明的半导体器件的典型制造方法的第三视图。
图16为示出实例2的本发明的半导体器件的典型制造方法的第四视图。
图17为示出实例2的本发明的半导体器件的典型制造方法的第五视图。
图18为示出实例2的本发明的半导体器件的典型制造方法的第六视图。
图19为示出实例2的本发明的半导体器件的典型制造方法的第七视图。
图20为示出实例2的本发明的半导体器件的典型制造方法的第八视图。
图21为示出实例2的本发明的半导体器件的典型制造方法的第九视图。
图22为示出实例2的本发明的半导体器件的典型制造方法的第十视图。
图23为示出实例2的本发明的半导体器件的典型制造方法的第十一视图。
图24为示出实例2的本发明的半导体器件的典型制造方法的第十二视图。
图25为示出实例2的本发明的半导体器件的典型制造方法的第十三视图。
图26为示出实例2的本发明的半导体器件的典型制造方法的第十四视图。
图27为示出实例2的本发明的半导体器件的典型制造方法的第十五视图。
图28为示出实例2的本发明的半导体器件的典型制造方法的第十六视图。
图29为示出实例2的本发明的半导体器件的典型制造方法的第十七视图。
图30为示出实例2的本发明的半导体器件的典型制造方法的第十八视图。
图31为示出实例2的本发明的半导体器件的典型制造方法的第十九视图。
图32为示出实例2的本发明的半导体器件的典型制造方法的第二十视图。
图33为示出实例2的本发明的半导体器件的典型制造方法的第二十一视图。
图34为示出传统的半导体器件的示意图。
具体实施方式
实例
下面，将参照实例描述本发明的半导体器件及其制造方法，这些实例不应解释为限定本发明的范围。
(实例1)
本发明的半导体器件的第一实例在图1中示出。在如图1所示的半导体器件中，在用作上述半导体衬底的硅晶片10上形成例如由聚酰亚胺树脂制成的层间绝缘膜12和由多层互连13制成的互连层14。在互连层14上形成由Al焊盘制成的第一导电层15，并且在第一互连层15上形成由聚酰亚胺树脂和/或环氧树脂等制成的层间绝缘膜16。在层间绝缘膜16上形成由Al焊盘制成的第二导电层17。第二导电层17和第一导电层15通过多个通路18电连接，所述通路18竖直设置在第一导电层15和第二导电层17的外围附近。此外，第二导电层17的外围附近涂覆由SiO2制成的第一树脂膜19(覆盖膜)，并且第一树脂膜19涂覆由聚酰亚胺树脂制成的第二树脂膜20(覆盖膜)。在从第一树脂膜19和第二树脂膜20的开口21暴露出的第二导电层17表面上形成由Ni制成的阻挡金属层22。
在阻挡金属层22上形成焊料球23(凸点)即上述外部端子，外部端子(焊料球23)与第二导电层17通过阻挡金属层22相互电连接。
由于在实例1的半导体器件中设置第一导电层15和第二导电层17，从而导电层的强度提高。因此，即使由于在封装期间对焊料球23施压或加热时所产生的热应力以及压接至对应的衬底所引起的热应力，而有应力加至导电层，仍能够使应力扩散并适当地防止导电层或位于导电层之下的互连层14脱落。本发明的半导体器件没有特别的限制并且可以相应地选择，其可用于通用的半导体芯片，尤其适用于例如晶片级封装。
在实例1和下述其他实例的半导体器件中，上述半导体衬底不限于上述硅晶片，而是可根据制造条件和使用条件从绝缘衬底(例如玻璃环氧衬底、聚酯衬底、聚酰亚胺衬底、双马来酰亚胺-三嗪树脂衬底、热固聚亚苯基醚衬底、氟树脂衬底、陶瓷衬底、覆铜箔层压板以及涂胶脂铜箔(RCC)衬底)中适当地选择。
此外，第一导电层15和第二导电层17没有特别的限制，其构成材料、形状、结构、尺寸、厚度等可根据预期目标适当地确定。
用于第一导电层15和第二导电层17的材料的优选实例除了Al之外，还包括Ni和Cu。
第一导电层15和第二导电层17可具有如图2A所示的六边形，或者是三角形、正方形、五边形、七边形或更多边形，或者圆形和椭圆形。
第一导电层15和第二导电层17的厚度优选为0.5μm至6μm，更优选为1μm至2μm。当厚度小于0.5μm时，导电层的强度变低，而且由于封装期间热膨胀度的差异等引起的整体应力(general stress)，导电层可能脱落。当厚度大于6μm时，平坦度可能降低，或者层间绝缘膜可能由于导电层自身的强度太大而损坏。
层间绝缘膜12和16没有特别的限制；其构成材料、形状、结构、尺寸、厚度等可根据预期目标适当地确定。层间绝缘膜12和16可由无机绝缘材料制成，也可由有机绝缘材料制成。不过，优选与第一树脂膜19的粘附性良好的有机绝缘材料。
无机绝缘材料没有特别的限制，其可根据预期目标适当地选择。例如，如果上述半导体衬底为硅晶片，则可适当地采用SiN、SiO2等。
有机绝缘材料没有特别的限制，其可根据预期目标适当地选择；优选具有低介电常数和高热阻的有机绝缘材料。除了上述聚酰亚胺树脂之外，可适当地采用聚酰胺树脂、环氧树脂、聚苯并噁唑树脂、苯并环丁烯树脂等。这些树脂可单独使用，也可以结合使用。对于用于晶片级封装的层间绝缘膜的材料而言，聚酰亚胺树脂、聚酰胺树脂、环氧树脂等由于其在晶片处理中的优良的热阻、处理能力以及质量指标而优选。
设置在第一导电层15和第二导电层17之间的层间绝缘膜16的厚度没有特别的限制，可根据预期目标适当地确定；当用作晶片级封装中的层间绝缘膜时，层间绝缘膜16的厚度优选为2μm至20μm，更优选为5μm至15μm。如果厚度小于2μm，则层间绝缘膜16自身变得易碎，而且热应力引起的应力可能导致层间绝缘膜16的损坏及导电层的脱落。反之如果层间绝缘膜16的厚度大于20μm，则层间绝缘膜自身的过大应力可能导致封装的毁坏。
第一树脂膜19和第二树脂膜20没有特别的限制；其构成材料、形状、结构、尺寸、厚度等可根据预期目标适当地确定。第一树脂膜19和第二树脂膜20优选用作保护第二导电层17的覆盖膜。
用于第一树脂膜19和第二树脂膜20的材料没有特别的限制，可根据预期目标适当地确定；其适当的实例除了聚酰亚胺树脂之外，还包括聚酰胺树脂、环氧树脂、聚苯并噁唑树脂、苯并环丁烯树脂等，这是因为他们具有绝缘性、低介电常数以及高热阻。这些树脂可单独使用，也可以结合使用。对于用于晶片级封装的树脂膜的材料而言，聚酰亚胺树脂、聚酰胺树脂、环氧树脂等由于其在晶片处理中的优良的热阻、处理能力以及质量指标而优选。
第一树脂膜19优选由与层间绝缘膜16相同的材料制成。在这种情况下，层间绝缘膜16与第一树脂膜19之间的粘附性提高，从而抑制树脂膜19中开口21的端部脱落。
第二树脂膜20优选由具有优良的绝缘性和热阻的聚酰亚胺树脂形成。
树脂膜19和20的厚度没有特别的限制，可根据预期目标适当地确定；当用作晶片级封装中的覆盖膜时，树脂膜19和20的厚度可根据第一导电层15和第二导电层17的厚度适当地确定。当导电层15和17的厚度为0.5μm至6μm时，树脂膜19和20的厚度优选为大约0.5μm至20μm。如果树脂膜19和20的厚度小于0.5μm，则树脂膜19和20自身变得易碎，而且导电层15和17以及树脂膜19和20之间的热膨胀度之差引起的应力可能导致树脂膜19和20破裂。反之如果树脂膜19和20的厚度大于20μm，则树脂膜19和20的膜应力增加，而与导电层15和17的粘附性可能降低。
通路18没有特别的限制；其构成材料、形状、结构、尺寸、厚度等可根据预期目标适当地确定。
设置通路18的位置没有特别的限制，可相应地选择。通路18可竖直设置在第一导电层15和第二导电层17的外围附近或者第一导电层15和第二导电层17的中心附近。通过形成通路18，不仅使第一和第二导电层电连接，而且通过通路18所提供的支撑，也使第一和第二导电层的耐应力性增强。
通过以大致规则的间隔竖直设置多个大小大致相同的通路18，能够增加导电层15和17的支撑强度并能使应力均匀地扩散。借此，能够增强防止第一导电层15和第二导电层17脱落的效果。
通路18的形状优选为具有圆形底表面的柱形，如图2A所示。此外，通路18的形状可为具有椭圆形底表面的柱形，或者是底表面为三角形、正方形、五边形或者更多边形的棱柱形。
此外，如图2B所示，在导电层15和17的外围附近可竖直设置板状通路18作为壁。
阻挡金属层22的优选材料除了Ni之外，还包括Cu，Cu-Ni以及Ti-Cu。
下面将参照附图说明如图1所示的实例1的本发明的半导体器件的典型制造方法。硅晶片的通用(general)制造方法用于实例1的半导体器件的制造。
首先，如图3所示，通过通用的制造方法，在作为半导体衬底的硅晶片10上形成包含层间绝缘膜12和多层互连13的互连层14。如图4所示，通过等离子体CVD在互连层14上形成由SiO2制成的层间绝缘膜12a。然后，通过使用CF4/CHF3气体作为源材料(raw material)的F等离子体，并以形成有通路图案的抗蚀剂层作为掩模，在层间绝缘膜12a中开出通孔30a。
接下来，如图6所示，通过等离子体CVD在通孔30a中填充由钨制成的导电塞(覆盖层，blanket)，以形成通路18a。
然后，如图7所示，通过溅射在层间绝缘膜12a上沉积铝，并通过抗蚀剂将其图案化，以形成第一导电层15，以使第一导电层15通过通路18a电连接至互连层14中的互连13。接下来，如图8所示，在通过等离子体CVD形成由SiO2制成的层间绝缘膜16之后，通过化学机械抛光(CMP)将晶片表面平坦化。
通过与上述相同的工序，如图9所示，在层间绝缘膜16中开出通孔30b，并且如图10所示，使用由钨制成的导电塞填充通孔30b，以形成通路18b。然后，如图11所示，通过溅射在层间绝缘膜16上沉积铝，并通过抗蚀剂将其图案化，以形成第二导电层17，以使第二导电层17通过通路18b电连接至第一导电层15。
接下来，通过等离子体CVD形成由SiO2制成的第一树脂膜19，并使用聚酰亚胺树脂涂覆第一树脂膜19，以形成第二树脂膜20。如图12所示，通过蚀刻穿过第一树脂膜19和第二树脂膜20形成开口21，以覆盖第二导电层17的外围附近，而从开口21中暴露出第二导电层17的表面。
然后，通过蒸发在开口21中形成由Ni制成的阻挡金属层22。最后，通过在阻挡金属层22上形成焊料球23作为外部端子，获得图1所示的半导体器件，其中该阻挡金属层22位于第一树脂膜19和第二树脂膜20的开口21上并且位于第二导电层17上，且电连接第二导电层17和外部端子(焊料球23)。
(实例2)
下面将参照附图说明实例2的本发明的半导体器件的典型制造方法。晶片级封装技术可用于实例2的半导体器件的制造。
首先，如图13所示，通过与实例1类似的通用晶片制造方法，在作为半导体衬底的硅晶片10上形成包含层间绝缘膜12和多层互连13的互连层14。在互连层14上形成第一导电层15，在第一导电层15上依次形成由SiO2制成的第一树脂膜19和由聚酰亚胺树脂制成的第二树脂膜20。通过蚀刻在第一树脂膜19和第二树脂膜20中形成开口21，以从开口21暴露出第一导电层15的表面。
下面将说明通过互连技术形成第二导电层等的步骤。如图14所示，通过旋涂，在第一导电层15和第二树脂膜20上涂覆聚酰亚胺树脂，并将其平坦化，以形成层间绝缘膜16。接下来，如图15所示，通过进行图案化，在层间绝缘膜16中开出通孔30。
如图16所示，通过气相沉积在通孔30中和层间绝缘膜16上应用Ti-Cu而形成阻挡金属层24(遮挡金属层)之后，如图17所示，在阻挡金属层24上涂覆耐电镀抗蚀剂(plating resist)，并对其进行图案化，以在除了通孔30之外的阻挡金属层24上形成耐电镀抗蚀剂层25a。如图18所示，在通过镀铜填充通孔30而形成通路18之后，如图19所示，除去耐电镀抗蚀剂层25a。然后，如图20所示，通过抛光或者切割将通路18平坦化。
接下来，如图21所示，通过应用耐电镀抗蚀剂以及图案化，在形成第二导电层17的区域之外的阻挡金属层24上形成耐电镀抗蚀剂层25b。如图22所示，在通过气相沉积在形成有耐电镀抗蚀剂层25b的之外的区域上形成由诸如Cu-Ni的金属制成的第二导电层17之后，如图23所示，除去耐电镀抗蚀剂层25b。
接下来，如图24所示，通过应用干膜(dry film)以及图案化，在第二导电层17上形成抗蚀剂层25c。然后，如图25所示，在通过蚀刻将形成抗蚀剂层25c的区域之外的阻挡金属层24除去之后，除去抗蚀剂层25c。
在如图26所示，通过应用聚酰亚胺树脂形成第三树脂膜26之后，如图27所示，通过进行图案化在第三树脂膜26中形成开口21，以从开口21暴露出第二导电层17。如图28所示，通过气相沉积在表面上形成由Ti制成的阻挡金属层22(遮挡金属层)。如图29所示，在阻挡金属层22上涂覆耐电镀抗蚀剂，并且通过进行图案化在第二导电层17上形成具有开口的耐电镀抗蚀剂层25d，用以形成焊料球。如图30所示，在开口中应用焊料镀层之后，如图31所示，通过加热形成焊料球23作为外部端子。如图32所示，通过在形成焊料球23之后除去耐电镀抗蚀剂层25d，如图33所示，通过灰化进一步除去焊料球23周围的阻挡金属层22，获得实例2的半导体器件。
本发明的半导体器件可具有下述各种结构。
例如，在实例1和2中设置了第一和第二两个导电层，然而根据预期目标或成本可设置三个或者更多导电层。
此外，另一种典型结构是只有一个导电层的结构。当只有一个导电层时，如同有多个导电层的情况，通过使导电层的表面区域变宽而能够使热应力引起的应力扩散并且抑制导电层的脱落等。
同样地，当有多个导电层时，通过使最上层导电层即最接近凸点的导电层(当形成两个导电层时，为第二导电层，而当形成三个导电层时，为第三导电层)的表面区域变宽，并结合具有多个导电层的效果，能够增加抗应力度以及适当地抑制导电层的脱落等。
(传统实例)
图34示出传统晶片级封装。
由于导电层3为单层，因此导电层3和互连层2容易受到封装期间所形成的热应力引起的应力的影响，并且导电层3和互连层2容易脱落。
根据本发明，可以解决传统问题，并提供一种具有高性能和高可靠性的半导体器件及其有效的制造方法，在该半导体器件中，由于封装半导体衬底期间所形成的热应力而引起的互连层或导电层的脱落受到抑制，因此可防止电击穿。
由于抑制了封装半导体衬底期间所形成的热应力引起的互连层或导电层的脱落，从而本发明的半导体器件具有高性能和高可靠性。因此，本发明的半导体器件尤其适用于晶片级封装。
本发明的制造半导体器件的方法适用于制造包括晶片级封装的各种半导体器件，尤其适用于制造本发明的半导体器件。

Claims (19)

1.一种半导体器件，包括：
半导体衬底；
互连层，其形成在该半导体衬底上；
第一导电层，其形成在该互连层上；
层间绝缘膜，其形成在该第一导电层上；以及
第二导电层，其形成在该层间绝缘膜上，以与该第一导电层电连接。
2.根据权利要求1所述的半导体器件，其中该第一导电层通过外部端子连接至其他半导体衬底。
3.根据权利要求1所述的半导体器件，其中该第一导电层和该第二导电层通过多个穿过该层间绝缘膜的通路相互电连接。
4.根据权利要求1所述的半导体器件，其中该第二导电层具有比该第一导电层更宽的区域。
5.根据权利要求1所述的半导体器件，其中该第一导电层和该第二导电层为圆形、椭圆形以及多边形中的任一种。
6.根据权利要求3所述的半导体器件，其中所述通路竖直设置在该第一导电层和该第二导电层的外围附近。
7.根据权利要求6所述的半导体器件，其中所述通路的大小大致相同，并以大致规则的间隔竖直设置。
8.根据权利要求3所述的半导体器件，其中所述通路为圆柱状、棱柱状以及板状中的任一种。
9.根据权利要求1所述的半导体器件，其中该第二导电层的外围附近涂覆有树脂膜。
10.根据权利要求9所述的半导体器件，其中该树脂膜形成为至少两层。
11.根据权利要求1所述的半导体器件，其中该互连层包括具有该层间绝缘膜的多层互连结构。
12.根据权利要求1所述的半导体器件，其中该第一导电层和该第二导电层的材料为选自由Al、Ni以及Cu构成的群组中的至少一种。
13.根据权利要求1所述的半导体器件，其中该层间绝缘膜的材料为选自由聚酰亚胺树脂、聚酰胺树脂、环氧树脂、聚苯并噁唑树脂、苯并环丁烯树脂、SiN以及SiO2构成的群组中的至少一种。
14.根据权利要求9所述的半导体器件，其中该树脂膜的材料为选自由聚酰亚胺树脂、聚酰胺树脂、环氧树脂、聚苯并噁唑树脂、苯并环丁烯树脂、SiN以及SiO2构成的群组中的至少一种。
15.根据权利要求2所述的半导体器件，其中该外部端子通过阻挡金属层电连接至该第二导电层。
16.根据权利要求15所述的半导体器件，其中用于该阻挡金属层的材料为选自由Ni、Cu、Cu-Ni以及Ti-Cu构成的群组中的一种。
17.根据权利要求1所述的半导体器件，其中在该第二导电层上还设置至少一个导电层。
18.一种半导体器件的制造方法，包括如下步骤：
在半导体衬底上形成互连层；
在该互连层上形成第一导电层；
在该第一导电层上形成层间绝缘膜；以及
在该层间绝缘膜上形成第二导电层，以与该第一导电层电连接。
19.根据权利要求18所述的半导体器件的制造方法，其中形成该第二导电层的步骤包括：形成将该第一导电层和该第二导电层电连接的通路。
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