JP4424768B2

JP4424768B2 - 半導体装置およびその製造方法

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Publication number: JP4424768B2
Application number: JP31857198A
Authority: JP
Inventors: 正純松浦
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-11-10
Filing date: 1998-11-10
Publication date: 2010-03-03
Anticipated expiration: 2018-11-10
Also published as: JP2000150429A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関し、特にダイシングライン部の構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
サブクォーターミクロン世代以降のロジックデバイスにおいては、デバイスの高速化を実現するためにデバイスの信号遅延を低減することが重要である。このデバイスの信号遅延はトランジスタの信号遅延と配線遅延との和で表されるが、配線ピッチの縮小が急速に進むにつれてトランジスタの信号遅延より配線遅延の影響の方が大きくなってきている。配線遅延はＲＣの積（（抵抗）×（層間容量））に比例するため、配線遅延の低減のためには、配線抵抗あるいは層間絶縁膜の容量を低減することが必要である。
【０００３】
このため低誘電率層間膜の検討が盛んに行われており、Ｐroceedings of the International Interconnect Technology Conference 1998には低誘電率層間膜を適用した埋込み配線プロセスによる多層配線構造が示されている。埋込み配線プロセスとは層間膜となる絶縁層に配線溝や接続孔を形成し、その中に金属配線を埋め込むことにより配線構造を形成するものである。
【０００４】
図７は低誘電率層間膜を適用した埋込み配線プロセスによる多層配線構造を示す断面図である。図において、１は第１の層間絶縁膜、２は第２の層間絶縁膜、３は第３の層間絶縁膜、４は第４の層間絶縁膜であり、第１の層間絶縁膜１と第４の層間絶縁膜４とはシリコン酸化膜で形成されており、第２の層間絶縁膜２と第３の層間絶縁膜３とは低誘電率膜で形成されている。
【０００５】
更に第１の層間絶縁膜１と第３の層間絶縁膜３とには配線溝を形成して第１の層間絶縁膜１には第１の金属配線５を、第３の層間絶縁膜３には第２の金属配線６を埋め込んでおり、第２の層間絶縁膜２に接続孔を形成し、金属膜を充填することにより接続孔部７を形成し第１の金属配線５と第２の金属配線６とを接続している。
半導体装置はこの後ウエハ状態からチップ状に分割、切断することにより最終形状となる。この切断に使用される切断路がダイシングラインである。
また、第１の金属配線５が形成されている第１の層間絶縁膜１に低誘電率膜を用いることも可能である。
【０００６】
図８は低誘電率層間膜を適用した埋込み配線プロセスによる多層配線構造のダイシングライン部の従来の構造を示す断面図である。図７と同様のものについては同じ番号を付して、詳細な説明は省略する。ただし、図８では１は第１の層間絶縁膜１であるが、低誘電率膜で形成され、第２の層間絶縁膜２はシリコン酸化膜で形成されている。８はシリコン基板、９は素子を含む下部絶縁層、１０はダイシングライン部である。
【０００７】
【発明が解決しようとする課題】
埋込み配線プロセスによる多層配線構造のダイシングライン部の従来の構造は以上のようであり、図８に示すように、ダイシングライン部１０の切断面には第１の層間絶縁膜１および第３の層間絶縁膜３を構成している低誘電率膜が露出することになる。
【０００８】
この低誘電率膜を構成している低誘電率材料は密度が小さくポーラスな構造であるため、膜中に外気からの水が侵入しやすい。このため、ダイシングライン部１０の露出した低誘電率膜の切断面を通して外気中の水が半導体装置の内部に侵入し、半導体装置に内在するトランジスタ素子の特性変動を引き起こしたり、金属配線を腐食したりするという問題点があった。
【０００９】
また、ダイシングライン部における耐湿膜の形成は、例えば特開平７−３３５５９０号公報に開示されているが、これは新たな製造工程を付加しなくてはならず製造工程数の増加という問題点があった。
【００１０】
この発明は上記の様な問題点を解消するためになされたもので、製造工程を増加することなく外気中の水の侵入を防止することができ、低誘電率膜からなる層間絶縁膜を用いた半導体装置においても良好な特性を有する半導体装置およびその製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置の製造方法は、シリコン基板上に形成された素子部と、上記シリコン基板上に形成された絶縁層とを用意する工程と、上記絶縁層上に第一層間絶縁膜を形成する工程と、半導体回路部とダイシングラインとの間の上記第一層間絶縁膜内に第一溝を形成するとともに、上記半導体回路部上の上記第一層間絶縁膜内に第二溝を形成する工程と、上記第一溝内と上記第二溝内に第一金属を埋め込むことにより、第一バリア層を上記第一溝内に形成し、上記第二溝内に第一配線を形成して上記半導体回路部を形成する工程と、上記第一層間絶縁膜上、上記第一バリア層上および上記第一配線上にパッシベーション膜を形成する工程とを備える。そして、上記第一層間絶縁膜は比誘電率が1.8〜3.5である低誘電率材料で形成され、平面視において上記第一バリア層は上記半導体回路部を取り囲むように形成されることを特徴とするものである。
【００１２】
この発明の請求項２に係る半導体装置の製造方法は、上記低誘電率材料が、水素化シルセスキオキサン（Hydrogen Silsesquioxane)、メチルシルセスキオキサン（Methyl Silsesquioxane)、アリルエーテル（Arylether)、ベンゾシクロブテン（Benzocyclobutene)、ポリテトラフロロエチレン（Polytetrafluoroethylene)、ポーラスシリカ、フッ素化シリコン酸化膜、フッ素化アモルファスカーボン、パリレン（Parylene)から選択された一つの材料であるようにしたものである。
【００１３】
この発明の請求項３に係る半導体装置の製造方法は、上記第一バリア層を形成し、上記第一配線を形成して上記半導体回路部を形成する工程は、上記第一溝内と上記第二溝内に上記第一金属を埋め込む工程と、上記第一層間絶縁膜上の上記第一金属をCMP法により除去する工程とを有する。そして、上記第一金属は銅又はアルミ合金であり、上記素子部はトランジスタであるようにしたものである。
【００１４】
この発明の請求項４に係る半導体装置の製造方法は、上記第一バリア層を形成し、上記第一配線を形成して上記半導体回路部を形成する工程と、上記パッシベーション膜を形成する工程との間に、CVD法により、シリコン酸化膜からなる第二層間絶縁膜を上記第一層間絶縁膜上に形成する工程と、上記低誘電率材料で形成された第三層間絶縁膜を上記第二層間絶縁膜上に形成する工程と、上記第一溝に連なるように上記第二層間絶縁膜内及び上記第三層間絶縁膜内に第三溝を形成するとともに、上記半導体回路部上の上記第二層間絶縁膜内及び上記第三層間絶縁膜内に第四溝を形成する工程と、上記第三溝内及び上記第四溝内に第二金属を埋め込むことにより、上記第三溝内に第二バリア層を形成し、上記第四溝内に第二配線を形成する工程とを更に備えている。そして、上記第二バリア層は上記半導体回路部を取り囲むように形成されるようにしたものである。
【００１５】
この発明の請求項５に係る半導体装置の製造方法は、上記第一バリア層は上記半導体回路部から１０μｍはなれた場所に、１μｍの幅で形成されるようにしたものである。
【００１６】
この発明の請求項６に係る半導体装置は、シリコン基板上に形成された素子部と、上記シリコン基板上に形成された絶縁層と、上記絶縁層上に形成された第一層間絶縁膜と、半導体回路部とダイシングラインとの間の上記第一層間絶縁膜内に設けられた第一溝と、上記半導体回路部上の上記第一層間絶縁膜内に設けられた第二溝と、上記第一溝内に第一金属材料で形成された第一バリア層と、上記第二溝内に上記第一金属材料で形成され上記半導体回路部を構成する第一配線と、上記第一層間絶縁膜上、上記第一バリア層上および上記第一配線上に形成されたパッシベーション膜とを有している。そして、上記第一層間絶縁膜は比誘電率が1.8〜3.5である低誘電率材料で形成されており、平面視において上記第一バリア層は半導体回路部を取り囲むように形成され、上記第一金属材料は銅であるようにしたものである。
この発明の請求項７に係る半導体装置は、上記低誘電率材料が、水素化シルセスキオキサン（Hydrogen Silsesquioxane)、メチルシルセスキオキサン（Methyl Silsesquioxane)、アリルエーテル（Arylether)、ベンゾシクロブテン（Benzocyclobutene)、ポリテトラフロロエチレン（Polytetrafluoroethylene)、ポーラスシリカ、フッ素化シリコン酸化膜、フッ素化アモルファスカーボン、パリレン（Parylene)から選択された一つの材料であるようにしたものである。
この発明の請求項８に係る半導体装置は、上記素子部はトランジスタであるようにしたものである。
この発明の請求項９に係る半導体装置は、上記パッシベーション膜と上記第一層間絶縁膜との間に、CVD法により形成されたシリコン酸化膜からなる第二層間絶縁膜と、上記第二層間絶縁膜と上記パッシベーション膜の間に、上記低誘電率材料で形成された第三層間絶縁膜と、上記第二層間絶縁膜内及び上記第三層間絶縁膜内に上記第一溝に連なるように形成された第三溝と、上記半導体回路部上の上記第二層間絶縁膜内及び上記第三層間絶縁膜内に形成された第四溝と、上記第三溝内に第二金属で形成された第二バリア層と、上記第四溝内に上記第二金属で形成された第二配線とをさらに有している。そして、上記第二バリア層は上記半導体回路部を取り囲むように形成されているようにしたものである。
この発明の請求項１０に係る半導体装置は、上記第一バリア層は上記半導体回路部から１０μｍはなれた場所に、１μｍの幅で形成されているようにしたものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１はこの発明の半導体装置の構造を示す断面図である。図１において、８はシリコン基板、９はシリコン基板８上に形成された素子を含む下部絶縁層、１は低誘電率材料で形成された第１の層間絶縁膜、２はシリコン酸化膜で形成された第２の層間絶縁膜、３は低誘電率材料で形成された第３の層間絶縁膜、５は第１の層間絶縁膜１に埋め込まれた第１の金属配線、６は第３の層間絶縁膜３に埋め込まれた第２の金属配線、７は第２の層間絶縁膜２に埋め込まれた接続孔部、１０はダイシングライン、１１ａ，１１ｂ，１１ｃは第１，第２，第３の層間絶縁膜に形成されたバリア層である。
【００１８】
図２（ａ）〜（ｄ）はその製造方法を示す工程断面図であり、図にしたがって順次説明を行う。
まず、図２（ａ）に示すように、シリコン基板８上にトランジスタなどの素子部（図示なし）を含む下部層間絶縁膜９を形成する。その後、下部層間絶縁膜９上に第１の層間絶縁膜１を形成する。この第１の層間絶縁膜１は通常、配線間の容量を低減することを目的として低誘電率材料で形成されている。
【００１９】
この低誘電率材料は例えば、水素化シルセスキオキサン（Ｈydrogen Ｓilsesquioxane)、メチルシルセスキオキサン（Ｍethyl Ｓilsesquioxane)、アリルエーテル（Ａrylether)、ベンゾシクロブテン（Ｂenzocyclobutene)、ポリテトラフロロエチレン（Ｐolytetrafluoroethylene)やポーラスシリカであるキセロゲル（Ｘerogel）、エアロゲル（Ａerogel)などの回転塗布法で形成される材料およびフッ素化シリコン酸化膜、フッ素化アモルファスカーボン、パリレン（Ｐarylene)などのＣＶＤ（Ｃhemical Ｖapor Ｄeposition)法で形成される材料であり、比誘電率は1.8から3.5くらいである。
【００２０】
次に、図２（ｂ）に示すように、第１の層間絶縁膜１に配線を埋め込む配線溝を形成するとともに、バリア層１１ａとなる配線溝を形成する。その溝に金属膜を埋込み、更に第１の層間絶縁膜１上の余分な金属膜をＣＭＰ（Ｃhemical Ｍechanical Ｐolishing)法により除去し、第１の金属配線５およびバリア層１１ａを形成する。
【００２１】
このとき、バリア層１１ａは、後に形成されるダイシングライン１０の近傍で、半導体回路部から１０μｍ程度離れた位置に幅１μｍ程度の大きさに形成する。
また、金属膜の埋込みに使用するプロセスにはスパッタ法で成膜後、熱処理により金属膜を軟化させて埋め込むリフロー法や、ＣＶＤ法、メッキ法などがある。また、金属の種類としては一般にアルミ合金や銅などが使用される。
【００２２】
次に、図２（ｃ）に示すように、全面に第２の層間絶縁膜２を形成し、引き続き第３の層間絶縁膜３を形成する。ここでは第２の層間絶縁膜２はプラズマＣＶＤ法で形成したシリコン酸化膜からなり、第３の層間絶縁膜３は第１の層間絶縁膜１と同様な低誘電率材料からなる。この場合、シリコン酸化膜の比誘電率は4.4であり、低誘電率膜と比較して大きい。
【００２３】
次に、図２（ｄ）に示すように、第２の層間絶縁膜２に接続孔を、第３の層間絶縁膜３に配線溝を形成するとともに、第２および第３の層間絶縁膜２，３に、バリア層１１ａ上でかつバリア層１１ａと同一の幅にバリア層１１ｂ，１１ｃとなる配線溝を形成する。その後、第１の金属配線５を形成したのと同様にして、第２の層間絶縁膜２と第３の層間絶縁膜３とに金属膜を充填し、第２の金属配線層６と接続孔部７とバリア層１１ｂ，１１ｃとを形成する。
この結果、接続孔部７および金属配線６を簡単に製造することができ、半導体回路部が形成されるとともに、バリア層１１ａ，１１ｂ，１１ｃが形成される。更に、バリア層１１ａ，１１ｂ，１１ｃは一体となってバリア層１１を形成する。
【００２４】
その後、図２（ｃ）（ｄ）の工程を何回か繰り返すことによって、金属配線を積層する。
最後に、パッシベーション膜（図示なし）で表面を覆うことによって、ウエハプロセスを完了する。
ウエハプロセス完了後、バリア層１１より外側をダイシングライン１０で切断し、半導体チップに分割することにより図１の半導体装置が完成する。
【００２５】
図３はこの発明の半導体チップの平面図である。図３において、１２は半導体回路部であり、バリア層１１はダイシングライン１０と半導体回路部１２との間で、半導体回路部から１０ミクロン程度離れて形成されており、半導体回路部１２の周りを囲むように配置されている。このため、半導体チップの側面全部において水の侵入を防止することができる。
【００２６】
また、図４は図１のＡ−Ａ´面で切断したときの断面図である。図４に示すように、バリア層１１は第１から第３の層間絶縁膜１，２，３すべての側面を覆うように形成されており、外気からの水の侵入を十分に防止することができる。これは、層間絶縁膜がすべて低誘電率材料で形成されている場合において特に有効である。
【００２７】
この様に半導体装置の製造工程である金属配線５，６および接続孔部７とともにバリア層１１を形成するようにしたので、製造工程を増やすことなく、外気からの水の侵入を十分に防止することができる。
【００２８】
実施の形態２．
図５（ａ）（ｂ）は実施の形態２の半導体装置の断面図である。
図５（ａ）は実施の形態１と同様にして図２（ａ）〜（ｃ）の工程を経た後、第３の層間絶縁膜３に配線溝を形成するとともに、第３の層間絶縁膜３に、バリア層１１ａ上でかつバリア層１１ａと同一の幅にバリア層１１ｃとなる配線溝を形成する。その後、第１の金属配線５を形成したのと同様にして、第３の層間絶縁膜３に金属膜を充填し、第２の金属配線層６とバリア層１１ｃとを形成する。
【００２９】
図５（ｂ）は図５（ａ）のＡ−Ａ´面で切断したときの断面図である。図５（ｂ）に示すように、バリア層１１は第１と第３の層間絶縁膜１，３の側面を覆うように形成されている。
【００３０】
この場合、層間絶縁膜が低誘電率材料で形成されている第１と第３の層間絶縁膜１，３の側面をバリア層１１ａ，１１ｃで覆うことにより、製造工程を増やすことなく、外気からの水の侵入を防止することができる。さらに、バリア層１１と層間絶縁膜との接着力は低いので、バリア層１１と層間絶縁膜とが剥離するという事が考えられるが、バリア層１１である金属膜が層間絶縁膜と接している面積を、実施の形態１に比べて小さくすることができ、バリア層１１と層間絶縁膜との接触面の剥離を防止できる。
【００３１】
実施の形態３．
図６（ａ）（ｂ）は実施の形態３の半導体装置の断面図である。
図６（ａ）は実施の形態１と同様にして図２（ａ）〜（ｃ）の工程を経た後、第２の層間絶縁膜２に接続孔を、第３の層間絶縁膜３に配線溝を形成するとともに、バリア層１１ａ上で、第２の層間絶縁膜２にバリア層１１ｂとなる接続孔を形成し、第３の層間絶縁膜３にバリア層１１ｃとなる配線溝を形成する。その後、第１の金属配線５を形成したのと同様にして、第２の層間絶縁膜２と第３の層間絶縁膜３とに金属膜を充填し、第２の金属配線層６と金属膜７とバリア層１１ｂ，１１ｃとを形成する。従って、配線工程と同一の工程でバリア層を形成することができる。
【００３２】
図６（ｂ）は図６（ａ）のＡ−Ａ´面で切断したときの断面図である。図６（ａ）（ｂ）に示すように、実施の形態２と同様の効果を有するとともに、半導体装置の製造工程と全く同一のパターンを使用してバリア層１１を形成しているので、バリア層１１をより簡単に形成することができる。
【００３３】
【発明の効果】
以上のようにこの発明によれば、配線部の絶縁膜の延長部で、ダイシングラインと上記配線部との間に金属からなるバリア層を備えるようにしたので、ダイシングラインから半導体回路部に外気の水が侵入することを防止することができる。
【００３４】
また、配線部が複数層の絶縁膜を有し、上記複数層の絶縁膜すべてにバリア層を備えるようにしたので、半導体チップの側面全部において水の侵入を防止することができる。
【００３５】
また、配線部が複数層の絶縁膜を有し、複数層の絶縁膜のうちの低誘電率材料からなる絶縁膜にバリア層を備えるようにしたので、ダイシングラインにおける外気からの水の侵入を防止することができ、バリア層である金属膜が絶縁膜と接している面積を小さくすることができ、バリア層の絶縁膜からの剥離を防止できる。
【００３６】
さらに、この発明の半導体装置の製造方法は、素子部上に第１の層間絶縁膜を形成する工程と、上記第１の層間絶縁膜に第１の配線用の溝を形成するとともに、ダイシングラインと配線部との間に第１のバリア層用の溝を形成する工程と、上記第１の配線用の溝および上記第１のバリア層用の溝に金属膜を埋め込み、上記第１の金属配線を形成するとともに第１のバリア層を形成する工程と、上記第１の層間絶縁膜上に第２の層間絶縁膜と第３の層間絶縁膜とを順次形成する工程と、上記第２の層間絶縁膜に接続孔を形成し、上記第３の層間絶縁膜に第２の配線用の溝を形成するとともに、上記第１のバリア層上の上記第２の層間絶縁膜に第２のバリア層用の溝を形成し、上記第１のバリア層上の上記第３の層間絶縁膜に第３のバリア層用の溝を形成する工程と、上記接続孔と上記第２の配線用の溝と上記第２および３のバリア層用の溝とに金属膜を埋め込み、接続孔部と上記第２の金属配線を形成するとともに、第２および３のバリア層を形成する工程と、を備えるようにしたので、半導体回路部を製造するのと同時に、製造工程を増加させることなくバリア層を形成することができ、半導体回路部を製造する際に、簡単な製造方法を使用することができる。
【００３７】
また、第１の層間絶縁膜上に第２の層間絶縁膜と第３の層間絶縁膜とを順次形成する工程と、上記第２の層間絶縁膜に接続孔を形成し、上記第３の層間絶縁膜に第２の配線用の溝を形成するとともに、第１のバリア層上の上記第２の層間絶縁膜に第２のバリア層用の溝を形成し、上記第１のバリア層上の上記第３の層間絶縁膜に第３のバリア層用の溝を形成する工程と、上記接続孔と上記第２の配線用の溝と上記第２および３のバリア層用の溝とに金属膜を埋め込み、接続孔部と第２の金属配線を形成するとともに、第２および３のバリア層を形成する工程と、を繰り返し行うことにより配線層を積層するようにしたので、配線層の積層数が増加しても工程数を増加させることなく容易にバリア層を形成することができる。
【００３８】
また、第１のバリア層は第１の金属配線と同じパターンの配線用の溝で形成し、第２のバリア層は接続孔部と同じパターンの接続孔で形成し、第３のバリア層は第２の金属配線と同じパターンの配線用の溝で形成するようにしたので、半導体回路部と同一パターンを使用してバリア層を形成でき、バリア層を非常に簡単に形成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の構造を示す断面図である。
【図２】この発明の半導体装置の製造方法を示す工程断面図である。
【図３】この発明の半導体チップの平面図である。
【図４】図１のＡ−Ａ´面で切断したときの断面図である。
【図５】この発明の実施の形態２の半導体装置の構造を示す断面図である。
【図６】この発明の実施の形態２の半導体装置の構造を示す断面図である。
【図７】低誘電率層間膜を適用した埋込み配線プロセスによる多層配線構造を示す断面図である。
【図８】低誘電率層間膜を適用した埋込み配線プロセスによる多層配線構造のダイシングライン部の従来の構造を示す断面図である。
【符号の説明】
１第１の層間絶縁膜、２第２の層間絶縁膜、３第３の層間絶縁膜、
５第１の金属配線、６第２の金属配線、７接続孔部、８シリコン基板、
９素子を含む下部絶縁層、１０ダイシングライン、
１１，１１ａ，１１ｂ，１１ｃバリア層。

Claims

シリコン基板上に形成された素子部と、上記シリコン基板上に形成された絶縁層とを用意する工程と、
上記絶縁層上に第一層間絶縁膜を形成する工程と、
半導体回路部とダイシングラインとの間の上記第一層間絶縁膜内に第一溝を形成するとともに、上記半導体回路部上の上記第一層間絶縁膜内に第二溝を形成する工程と、
上記第一溝内と上記第二溝内に第一金属を埋め込むことにより、第一バリア層を上記第一溝内に形成し、上記第二溝内に第一配線を形成して上記半導体回路部を形成する工程と、
上記第一層間絶縁膜上、上記第一バリア層上および上記第一配線上にパッシベーション膜を形成する工程とを備え、
上記第一層間絶縁膜は比誘電率が1.8〜3.5である低誘電率材料で形成され、
平面視において上記第一バリア層は上記半導体回路部を取り囲むように形成されることを特徴とする、半導体装置の製造方法。
上記低誘電率材料は、水素化シルセスキオキサン（Hydrogen Silsesquioxane)、メチルシルセスキオキサン（Methyl Silsesquioxane)、アリルエーテル（Arylether)、ベンゾシクロブテン（Benzocyclobutene)、ポリテトラフロロエチレン（Polytetrafluoroethylene)、ポーラスシリカ、フッ素化シリコン酸化膜、フッ素化アモルファスカーボン、パリレン（Parylene)から選択された一つの材料であることを特徴とする、請求項１に記載の半導体装置の製造方法。
上記第一バリア層を形成し、上記第一配線を形成して上記半導体回路部を形成する工程は、
上記第一溝内と上記第二溝内に上記第一金属を埋め込む工程と、
上記第一層間絶縁膜上の上記第一金属をCMP法により除去する工程とを有し、
上記第一金属は銅又はアルミ合金であり、
上記素子部はトランジスタであることを特徴とする、請求項１に記載の半導体装置の製造方法。
上記第一バリア層を形成し、上記第一配線を形成して上記半導体回路部を形成する工程と、上記パッシベーション膜を形成する工程との間に、
CVD法により、シリコン酸化膜からなる第二層間絶縁膜を上記第一層間絶縁膜上に形成する工程と、
上記低誘電率材料で形成された第三層間絶縁膜を上記第二層間絶縁膜上に形成する工程と、
上記第一溝に連なるように上記第二層間絶縁膜内及び上記第三層間絶縁膜内に第三溝を形成するとともに、上記半導体回路部上の上記第二層間絶縁膜内及び上記第三層間絶縁膜内に第四溝を形成する工程と、
上記第三溝内及び上記第四溝内に第二金属を埋め込むことにより、上記第三溝内に第二バリア層を形成し、上記第四溝内に第二配線を形成する工程とを更に備え、
上記第二バリア層は上記半導体回路部を取り囲むように形成されることを特徴とする、請求項１に記載の半導体装置の製造方法。
上記第一バリア層は上記半導体回路部から１０μｍはなれた場所に、１μｍの幅で形成されることを特徴とする、請求項１に記載の半導体装置の製造方法。
シリコン基板上に形成された素子部と、
上記シリコン基板上に形成された絶縁層と、
上記絶縁層上に形成された第一層間絶縁膜と、
半導体回路部とダイシングラインとの間の上記第一層間絶縁膜内に設けられた第一溝と、
上記半導体回路部上の上記第一層間絶縁膜内に設けられた第二溝と、
上記第一溝内に第一金属材料で形成された第一バリア層と、
上記第二溝内に上記第一金属材料で形成され上記半導体回路部を構成する第一配線と、
上記第一層間絶縁膜上、上記第一バリア層上および上記第一配線上に形成されたパッシベーション膜とを有し、
上記第一層間絶縁膜は比誘電率が1.8〜3.5である低誘電率材料で形成されており、
平面視において上記第一バリア層は半導体回路部を取り囲むように形成され、
上記第一金属材料は銅であることを特徴とする、半導体装置。
上記低誘電率材料は、水素化シルセスキオキサン（Hydrogen Silsesquioxane)、メチルシルセスキオキサン（Methyl Silsesquioxane)、アリルエーテル（Arylether)、ベンゾシクロブテン（Benzocyclobutene)、ポリテトラフロロエチレン（Polytetrafluoroethylene)、ポーラスシリカ、フッ素化シリコン酸化膜、フッ素化アモルファスカーボン、パリレン（Parylene)から選択された一つの材料であることを特徴とする、請求項６に記載の半導体装置。
上記素子部はトランジスタであることを特徴とする、請求項６に記載の半導体装置。
上記パッシベーション膜と上記第一層間絶縁膜との間に、CVD法により形成されたシリコン酸化膜からなる第二層間絶縁膜と、
上記第二層間絶縁膜と上記パッシベーション膜の間に、上記低誘電率材料で形成された第三層間絶縁膜と、
上記第二層間絶縁膜内及び上記第三層間絶縁膜内に上記第一溝に連なるように形成された第三溝と、
上記半導体回路部上の上記第二層間絶縁膜内及び上記第三層間絶縁膜内に形成された第四溝と、
上記第三溝内に第二金属で形成された第二バリア層と、
上記第四溝内に上記第二金属で形成された第二配線とをさらに有し、
上記第二バリア層は上記半導体回路部を取り囲むように形成されていることを特徴とする、請求項６に記載の半導体装置。
上記第一バリア層は上記半導体回路部から１０μｍはなれた場所に、１μｍの幅で形成されていることを特徴とする、請求項６に記載の半導体装置。
シリコン基板上に形成された素子部と、
上記シリコン基板上に形成された絶縁層と、
上記絶縁層上に形成された第一層間絶縁膜と、
半導体回路部と上記シリコン基板端部との間の上記第一層間絶縁膜内に設けられた第一溝と、
上記半導体回路部上の上記第一層間絶縁膜内に設けられた第二溝と、
上記第一溝内に第一金属材料で形成された第一バリア層と、
上記第二溝内に上記第一金属材料で形成され上記半導体回路部を構成する第一配線と、
上記第一層間絶縁膜上、上記第一バリア層上および上記第一配線上に形成されたパッシベーション膜とを有し、
上記第一層間絶縁膜は比誘電率が1.8〜3.5である低誘電率材料で形成されており、
平面視において上記第一バリア層は半導体回路部を取り囲むように形成され、
上記第一金属材料は銅であることを特徴とする、半導体装置。
上記低誘電率材料は、水素化シルセスキオキサン（Hydrogen Silsesquioxane)、メチルシルセスキオキサン（Methyl Silsesquioxane)、アリルエーテル（Arylether)、ベンゾシクロブテン（Benzocyclobutene)、ポリテトラフロロエチレン（Polytetrafluoroethylene)、ポーラスシリカ、フッ素化シリコン酸化膜、フッ素化アモルファスカーボン、パリレン（Parylene)から選択された一つの材料であることを特徴とする、請求項１１に記載の半導体装置。
上記素子部はトランジスタであることを特徴とする、請求項１１に記載の半導体装置。
上記パッシベーション膜と上記第一層間絶縁膜との間に、CVD法により形成されたシリコン酸化膜からなる第二層間絶縁膜と、
上記第二層間絶縁膜と上記パッシベーション膜の間に、上記低誘電率材料で形成された第三層間絶縁膜と、
上記第二層間絶縁膜内及び上記第三層間絶縁膜内に上記第一溝に連なるように形成された第三溝と、
上記半導体回路部上の上記第二層間絶縁膜内及び上記第三層間絶縁膜内に形成された第四溝と、
上記第三溝内に第二金属で形成された第二バリア層と、
上記第四溝内に上記第二金属で形成された第二配線とをさらに有し、
上記第二バリア層は上記半導体回路部を取り囲むように形成されていることを特徴とする、請求項１１に記載の半導体装置。
上記第一バリア層は上記半導体回路部から１０μｍはなれた場所に、１μｍの幅で形成されていることを特徴とする、請求項１１に記載の半導体装置。