CN100341135C - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN100341135C
CN100341135C CNB038258927A CN03825892A CN100341135C CN 100341135 C CN100341135 C CN 100341135C CN B038258927 A CNB038258927 A CN B038258927A CN 03825892 A CN03825892 A CN 03825892A CN 100341135 C CN100341135 C CN 100341135C
Authority
CN
China
Prior art keywords
layer
wiring
copper
mosaic
hollow bulb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB038258927A
Other languages
English (en)
Other versions
CN1735964A (zh
Inventor
渡边健一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1735964A publication Critical patent/CN1735964A/zh
Application granted granted Critical
Publication of CN100341135C publication Critical patent/CN100341135C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一种可以抑制铜布线中的空隙的生长的半导体装置。该半导体装置具有：半导体基板；形成于所述半导体基板上方的绝缘层；第1镶嵌布线，其被嵌入所述绝缘层中，包括限定底面和侧面并在内侧限定第1中空部的阻挡金属层、配置在该第1中空部内并在内侧限定第2中空部的铜布线层、配置在该第2中空部内并与所述阻挡金属层分离的辅助阻挡金属层；配置在所述第1镶嵌布线和绝缘层上的绝缘性防止铜扩散膜。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有铜镶嵌(damascene)布线的半导体装置。
背景技术
半导体集成电路装置采用集成度提高、而且半导体元件和布线细微化的多层布线。如果想要保证经细微化后的布线的快速动作，则期望降低布线的电阻。因此，开始采用电阻更低的铜来代替铝作为布线材料。在形成铜布线的情况下，形成铜层、使用光刻来形成细微图案是有限度的。
为了形成细微化的铜布线，采用镶嵌工艺。在绝缘层上形成布线用槽和/或通孔，利用铜布线层嵌入槽和/或通孔，通过化学机械研磨(CMP)等去除绝缘层上多余的铜布线层。镶嵌工艺有单镶嵌工艺和双镶嵌工艺。
在单镶嵌工艺中，形成下层绝缘层，进行开口形成通孔，利用铜布线层嵌入该通孔，通过CMP去除不需要的部分。然后，形成上层绝缘层，进行开口形成布线用槽，利用铜布线层嵌入该布线用槽，通过CMP去除不需要的部分。在双镶嵌工艺中，形成绝缘层，进行开口形成具有布线用槽和通孔的凹部，利用铜布线层进行嵌入，通过CMP去除不需要的部分。
铜具有扩散到绝缘层中、使绝缘层的绝缘特性劣化的性质。因此，在利用镶嵌工艺形成铜布线时，首先形成具有防止铜扩散功能的阻挡金属层，在其上面形成铜层。作为阻挡金属，使用氮化钛TiN、氮化钽TaN等氮化物或钽Ta等。
在进行了CMP的铜布线中，铜层露出表面。为了防止铜从该铜层向上层的绝缘层扩散，利用绝缘性防止铜扩散层覆盖形成有铜布线的表面。防止铜扩散层还具有在刻蚀上层绝缘层时作为刻蚀阻止层的作用。绝缘性防止铜扩散层通常利用氮化硅SiN或碳化硅SiC等形成。
还提出了下述方法(专利文献1)：在形成具有下部阻挡金属层的铜布之后，刻蚀铜布线表面并进行下挖，形成上部阻挡金属层，通过CMP去除不需要的部分。该情况时，形成利用阻挡金属层覆盖整个周围的铜布线。另外，还提出了在上部阻挡金属层上形成凹部，并在其中嵌入有铝层的结构(专利文献2)。
为了保证布线的快速性，期望降低布线周围的绝缘层的实效介电常数。兼用作刻蚀阻止膜的防止铜扩散膜利用SiN或SiC形成，但为了降低布线的杂散电容，优选利用具有尽可能低的介电常数的材料形成其他绝缘层。具有比氧化硅低的介电常数的绝缘材料分别具有特有的性质。期望形成考虑了各材料的特性的多层布线结构。
专利文献1特开平6-275612号公报
专利文献2特开2001-110809号公报
发明内容
本发明的目的在于，提供一种寿命长的具有铜布线的半导体装置。
本发明的另一目的在于，提供一种可以抑制铜布线内的空隙(void)生长的半导体装置。
根据本发明的第一观点，提供一种半导体装置，其具有：半导体基板；形成于所述半导体基板上方的绝缘层；第1镶嵌布线，其被嵌入所述绝缘层中，包括限定底面和侧面并在内侧限定第1中空部的阻挡金属层、配置在该第1中空部内并在内侧划分第2中空部的连续的铜布线层、配置在该第2中空部内并与所述阻挡金属层分离的辅助阻挡金属层；以及配置在所述第1镶嵌布线和绝缘层上的绝缘性防止铜扩散膜；形成于所述绝缘性防止铜扩散膜上的上部绝缘层；形成于所述上部绝缘层和绝缘性防止铜扩散膜上、露出所述第1镶嵌布线的一部分的开口部；以及形成于所述开口部的上部金属层。
根据本发明的第二观点，提供一种半导体集成电路装置，其具有：形成有多个半导体元件的半导体基板；形成于所述半导体基板上方的叠层绝缘层；多层布线，其包括被嵌入所述叠层绝缘层中的多个下层布线层和多个上层布线层，各布线层具有用于进行层内连接的布线图案和用于进行层间连接的通孔，最上布线层以外的上层布线层的至少一层构成为包括第1镶嵌布线，第1镶嵌布线被嵌入所述叠层绝缘层中，包括划分底面和侧面并在内侧划分第1中空部的阻挡金属层、配置在该第1中空部内并在内侧划分第2中空部的连续的铜布线层、配置在该第2中空部内并与所述阻挡金属层分离的辅助阻挡金属层，所述叠层绝缘层包括配置在各布线层上的绝缘性防止铜扩散层。
附图说明
图1A～1E是表示本发明实施例涉及的半导体装置的制造方法的剖面图。
图2A～2D是表示本发明的其他实施例涉及的半导体装置的制造方法的剖面图。
图3A～3C是表示多层布线的叠层绝缘层的示例的剖面图。
图4A～4C是表示本发明的实施例涉及的贯穿导电体和下侧布线层的接触部的剖面图。
图5A、5B是本发明的其他实施例涉及的半导体装置的剖面图。
图6A～6C是表示利用CMP条件能够产生的状态的剖面图。
图7是表示具有多层布线的半导体装置的一例的剖面图。
图8是表示具有多层布线的半导体装置的另一例的剖面图。
图9A、9B是表示本发明者所进行的实验的草图和剖面图。
具体实施方式
在铝布线中，利用电流使铝原子迁移的电迁移技术已经公知。铜被认为比铝更难以产生电迁移。但是，在铜布线中也会产生电迁移。
首先，说明本发明者进行的预备实验。本发明者制成具有双镶嵌布线的试样，进行加速试验，观察由于电迁移而引起的空隙的产生。
图9A表示实验中使用的试样的透射型电子显微镜(TEM)照片的草图。下层布线利用阻挡金属层B1和铜布线层W1来形成，接触其端部的上层布线层利用阻挡金属层B2和铜布线层W2来形成。在各布线的上面形成绝缘性防止铜扩散层。电流在该布线中流动的方向是从上层布线朝向下层布线供给电子的方向。在下层铜布线层W1，在与上层布线的接触部产生较小的空隙M1，在布线中间产生较大的空隙M2。
图9B是概略表示图9A的下层布线层的结构的剖面图。下层布线形成于层间绝缘膜IL内。在下层铜布线层W1的表面上配置有利用SiN形成的绝缘性防止铜扩散层DB。空隙M1、M2与下层铜布线层W1和绝缘性防止铜扩散层DB的界面接触而形成。
可知空隙是从铜布线层和绝缘性防止铜扩散层的界面产生的。在阻挡金属层和形成于其上的铜布线层的界面上没有产生空隙。
根据该实验结果认为，阻挡金属层和铜布线层形成良好的界面，绝缘性防止铜扩散层和铜布线层不能形成良好的界面，密接性差，该界面的铜原子容易移动，容易产生界面扩散。当铜原子在与绝缘性防止铜扩散层的界面上开始界面扩散时，与空闲部位邻接的铜原子进行体积移动，当体积移动的铜原子不足时，空隙产生并生长。
另外，空隙M1产生于和上层布线层的阻挡金属层B2接触的下层铜布线层W1内，但是没有在通过阻挡金属层B2邻接的上层铜布线层W2中生长。这暗示着当在铜布线层产生空隙时，虽然空隙在连续的铜布线层内生长，但空隙不会穿过阻挡金属层生长。
利用该现象应该可以抑制空隙的生长。即，当在铜布线层内设置阻挡金属层时，利用阻挡金属层可以使空隙停止生长。
下面，参照附图说明本发明的实施例。
图1A～图1E概略表示本发明第1实施例涉及的半导体装置的制造方法。
如图1A所示，在含有半导体元件的基底10上形成绝缘性防止铜扩散层11、层间绝缘层12的叠层。防止铜扩散层11例如是厚50nm的SiN膜，层间绝缘层12例如是厚500nm的氧化硅层。在氧化硅层12上形成光刻胶图案PR，光刻胶图案PR形成有具有布线用槽的形状的开口。
把光刻胶图案PR作为刻蚀掩模，刻蚀氧化硅层12。氮化硅层11作为刻蚀阻止层发挥作用。然后，通过灰化(ashing)等去除光刻胶图案PR。即使在氮化硅层11下面存在铜布线等容易氧化的要素，氮化硅层11也能够防止其氧化。
图1B表示刻蚀氧化硅层12、去除光刻胶图案PR后的状态。氮化硅层11露出于开口内。在该状态下，把氧化硅层12作为刻蚀掩模，进行露出于开口内的氮化硅层11的刻蚀。例如，通过使用了CF系列气体等的等离子来刻蚀氮化硅层11。
图1C表示氮化硅层11的刻蚀结束后的状态。贯穿氧化硅层12、氮化硅层11形成布线用槽。在基底10内形成有导电性插头等的情况下，在贯穿氧化硅层12、氮化硅层11而形成的开口内露出它们的连接用区域。
如图1D所示，在形成有布线用槽的绝缘层上形成阻挡金属层13、铜布线层14。例如，溅射厚50nm的Ta层，形成阻挡金属层13，在通过溅射形成屏蔽用铜层后，通过电镀形成铜层，形成厚约250nm的铜布线层14。在利用厚50nm的氮化硅层11和厚500nm的氧化硅层12的叠层形成的深550nm的槽内，形成厚50nm的阻挡金属层13和厚250nm的铜布线层14，槽深度的一半以上被回填。槽的剩余深度为250nm。
由于电镀在狭小的开口部优先生长，所以利用铜层14嵌入宽度窄的槽内部。在宽度较宽的布线层中，厚250nm的铜层14的表面被配置在厚500nm的氧化硅层12的表面下方250nm处。
在铜布线层14上还形成阻挡金属层15，使铜布线层16生长。例如，通过溅射形成厚50nm的Ta层15，然后通过电镀形成厚800nm的铜层16。因为槽具有550nm的深度，所以在铜布线层16的表面也形成深约550nm的凹部。
在图1D所示状态下，进行CMP，完全去除淀积在氧化硅层14上的铜层和阻挡金属层。在进行CMP时，与研磨面接触的上面接受机械研磨和化学研磨两种研磨。不与研磨面接触的凹部内仅接受化学研磨。这样，由于凹部内的研磨速度缓慢，所以在进行CMP的过程中，铜层16的表面凹凸消失，呈现平坦的表面。
如图1E所示，完全去除氧化硅层12上的金属层，使铜层16的表面与氧化硅层12的表面大致为同一平面，结束CMP。当在氧化硅层12的表面开始露出的时刻结束CMP的情况下，辅助铜布线层的厚度为200nm。如果进行过度研磨，则辅助铜布线层的厚度减薄。
在已变平坦的表面上镀膜形成例如氮化硅等的绝缘性防止铜扩散层17，再在其上形成氧化硅层等的绝缘层18、氮化硅层等的保护层19。另外，在还形成上层布线层的情况下，省略保护层19的生长。
右侧的宽度较宽的布线从下面起利用阻挡金属层13、铜布线层14、辅助阻挡金属层15、辅助铜布线层16的叠层形成。在除布线的周边部以外的布线上面的主要部，绝缘性防止铜扩散层17接触辅助铜布线层16，不接触铜布线层14。绝缘性防止铜扩散层17仅在布线上面的周边部的有限面积内接触铜布线层14。
即使在辅助铜布线层16内由于铜原子的电迁移产生空隙，该空隙也能够被辅助阻挡金属层15所封闭。
铜布线层14在周边的有限面积内接触绝缘性防止铜扩散层17，但由于是利用阻挡金属层13、15夹持上下主要部的结构，所以不易产生空隙。能够抑制空隙的产生而造成的不良的发生，能够增大宽度较宽的布线的电流密度。
图9C是表示所期待的功能的概略剖面图。在层间绝缘膜IL内形成利用阻挡金属层B1、铜布线层W1、辅助阻挡金属层B1x、辅助铜布线层W1x构成的布线图案。在布线图案的一端连接着利用阻挡金属层B2、铜布线层W2构成的上层布线的通孔。在布线图案的上面上形成防止铜扩散层DB。
在防止铜扩散层DB和辅助铜布线层W1x的界面上产生铜原子的界面扩散，随之产生铜原子的体积移动，产生空隙M。虽然空隙M生长，但在辅助阻挡金属层B1x停止生长。空隙在配置于下部的铜布线层W1中的生长被抑制。
在图1A～1E所示的实施例中，在宽度较窄的布线层中不配置辅助阻挡金属层15，仅在宽度较宽的布线层上形成辅助阻挡金属层15，在其上面形成辅助铜布线层16。如果宽度较窄的布线产生空隙，将产生不良特性。通过调整制造条件，即使在宽度较窄的布线中也可以配置辅助阻挡金属层。
图2A～2D表示本发明的第2实施例的半导体装置的制造方法。进行和图1A～1C相同的步骤，在绝缘性防止铜扩散层11、层间绝缘层12上形成布线用槽。
如图2A所示，在镀膜形成有布线用槽的半导体基板表面上形成阻挡金属层13后，利用化学气相淀积(CVD)形成铜布线层14。由于CVD进行各向同性生长，所以在阻挡金属层13表面上形成厚度均匀的铜布线层14。不仅在宽度较宽的布线槽内，在宽度较窄的布线槽内也选择铜布线层14的厚度，以便留出中空部。
在铜布线层14的上面形成辅助阻挡金属层15，再形成辅助铜布线层16。然后进行CMP，完全去除氧化硅层12上面的金属层。
如图2B所示，不仅在宽度较宽的布线槽内，在宽度较窄的布线槽内也形成嵌入有辅助阻挡金属层15、辅助铜布线层16的布线。根据第2实施例，铜布线层14的厚度被设定得薄且均匀，即使在宽度较窄的布线槽内也形成辅助阻挡金属层15、辅助铜布线层16。不论宽度较窄的布线或宽度较宽的布线，都可以减少由于空隙引起的布线断线。下面，说明在上层形成双镶嵌布线的步骤。
在进行CMP处理后的表面上生长氮化硅层等的绝缘性防止铜扩散层21、氧化硅等的绝缘层22、氮化硅等的刻蚀阻止层23、氧化硅等的绝缘层24。这些绝缘叠层合在一起构成一层布线层的层间绝缘膜。氮化硅层23、氧化硅层24是布线图案用绝缘层。
如图2C所示，在绝缘层23、24形成布线图案用槽，在绝缘层22、21形成通孔，形成双镶嵌用凹部。作为形成双镶嵌用凹部的方法，可以使用先形成通孔然后形成布线图案用槽的公知方法，或先形成布线图案用槽，然后形成通孔的公知方法中的任意一种方法。
如图2D所示，为了填嵌双镶嵌用凹部，形成阻挡金属层25、铜布线层26、辅助阻挡金属层27、辅助铜布线层28，进行CMP去除绝缘叠层表面上的金属层，完成双镶嵌布线。
由于通孔的直径通常设计得较窄，所以通孔内用阻挡金属层25和铜布线层26、或仅用阻挡金属层25进行嵌入。由于穿孔导电体不接触绝缘性防止铜扩散层，所以即使辅助阻挡金属层25不包含于穿孔导电体中，实质上也不会产生不利影响。辅助阻挡金属层27、辅助铜布线层28仅形成于布线图案内。
根据图1E、2D的结构，在布线的主要部，虽然绝缘性防止铜扩散层17、21与辅助铜布线层16接触，但与布线层13却因隔着辅助阻挡金属层而分离，不接触。在与绝缘性防止铜扩散层17、21的界面上，即使在辅助铜布线层16内产生界面扩散，产生空隙，该空隙也仅存在于辅助铜布线层16内，其生长被辅助阻挡金属层15阻止，可以防止扩散到布线层13。
辅助铜布线层是允许空隙产生、生长的区域。从辅助铜布线层隔着辅助阻挡金属层而分离的铜布线层，与防止铜扩散层的接触仅限于周边部，是抑制了空隙产生的区域。
辅助铜布线层相对铜布线层的体积比越小，抑制了空隙产生的铜布线的截面积越大。从该观点考虑，优选辅助阻挡金属层、辅助铜布线层形成得比较浅，例如为布线槽深度的1/2以下的深度。如第1实施例那样，如果仅以宽度较宽的布线为对象来形成辅助阻挡金属层、辅助铜布线层，则容易限制其厚度。
在上述实施例中，作为绝缘性防止铜扩散层和刻蚀阻止层使用了SiN，作为绝缘层使用了氧化硅。也可以使用其他各种绝缘层。
图3A、3B、3C表示使用了各种材料的绝缘叠层结构的示例。
在图3A中，在SiLK(ダウケミカル公司商标)等的有机绝缘层31上重叠SiC的硬掩模层32，形成下层布线的层间绝缘层。将利用阻挡金属层B1、铜布线层W1、辅助阻挡金属B1x、辅助铜布线层W1x形成的铜布线图案嵌入该层间绝缘层内。铜布线图案可以是实施例1、2中的任意一种。
在铜布线图案上层叠SiC的防止铜扩散层兼刻蚀阻止层33、有机绝缘层34、SiC的硬掩模层35，形成上层布线的层间绝缘膜。贯穿这些层间绝缘膜并且具有通孔部和布线部的双镶嵌上层布线，利用阻挡金属层B2、铜布线层W2、辅助阻挡金属层B2x、辅助铜布线层W2x形成。
在上层布线上形成SiC的防止铜扩散层52、SiO2等的绝缘层53、SiN等的保护层54。
在图3B中，利用氧化硅层36、有机绝缘层37、氧化硅层38形成下层布线用的层间绝缘膜。将与上述相同的下层铜布线嵌入该叠层绝缘层内。
上层布线用的层间绝缘膜利用SiN等的防止铜扩散层39、氧化硅层40、有机绝缘层41、氧化硅层42构成。在该叠层绝缘层内嵌入与上述相同的双镶嵌上层布线。
该层间绝缘膜结构使用有机绝缘膜降低实质的介电常数，并且利用氧化硅层夹持有机绝缘膜，由此来提高工艺上的安全性。上层布线之上的绝缘膜具有与图3A相同的结构。有机绝缘膜和氧化硅膜具有不同的刻蚀特性。利用该特性差异可以更容易地控制刻蚀。
在图3C中，氟化氧化硅(SiOF或FSG)层46构成下层布线的层间绝缘膜。在该绝缘层内嵌入与上述相同的下层铜布线。SiN等的绝缘性防止铜扩散层47和氟化氧化硅层48构成上层布线的层间绝缘膜。在该叠层绝缘层内嵌入与上述相同的双镶嵌上层布线。
另外，作为阻挡金属层可以使用Ta、TiN、TaN等。其中，在使用了氟化氧化硅的图3C的结构中，作为配置在氟化氧化硅层上的阻挡金属层B1和B2，优选使用除Ta以外的TiN、TaN。
图4A、4B、4C是以图3B所示结构为例来表示下层布线与上层布线的连接部的形状。与图3B相同的符号表示相同部分。
在图4A中，上层布线的通孔部B2、W2在从下层布线的阻挡金属层B1起到铜布线层W1、辅助阻挡金属层B1x、辅助铜布线层W1x的区域形成触点。该结构和图3B所示的相同。上层布线的通孔部不仅与铜布线层W1，还与辅助铜布线层W1x接触。
在图4B中，仅在下层布线的阻挡金属层B1、铜布线层W1和辅助阻挡金属层B1x的上面，上层布线的通孔部形成接触。上层布线的通孔部B2、W2虽然与铜布线层W1接触，但不与辅助铜布线层W1x接触。
在图4C中，仅在下层布线的阻挡金属层B1、铜布线层W1的上面，上层布线的通孔部B2、W2形成接触。上层布线的通孔部B2、W2不横穿铜布线层W1，在与辅助阻挡金属层B1x之间存在铜布线层W1和防止铜扩散层39接触的区域。
这样可以根据条件、需要来选择触点结构。
图5A表示利用不同工艺形成通孔部和布线图案部的单镶嵌结构的半导体装置的结构示例。在基底绝缘层60上形成SiN等的刻蚀阻止层61、氧化硅层62，构成下层布线的层间绝缘膜。在该层间绝缘膜中嵌入利用阻挡金属层63、铜布线层64、辅助阻挡金属层65、辅助铜布线层66形成的下层布线图案。
在下层布线层上层叠刻蚀阻止层67、氧化硅层68，并填嵌上层布线的通孔部。通孔部仅利用阻挡金属层69、铜布线层70构成。在通孔部上利用刻蚀阻止层11、氧化硅层12形成布线图案用绝缘层，在布线图案用绝缘层中嵌入利用阻挡金属层13、铜布线层14、辅助阻挡金属层15、辅助铜布线层16形成的布线图案。
SiN等的刻蚀阻止层17覆盖该布线图案的上面，再形成氧化硅层18，并且接触利用上层布线的阻挡金属层71、铜布线层72形成的通孔部。
在单镶嵌结构中，通孔部的铜布线层70被布线图案的阻挡金属层13覆盖，不与防止铜扩散层(刻蚀阻止层)11、17接触。与防止铜扩散层17接触的布线图案的铜布线层14和通孔部的铜布线层70是隔着阻挡金属层13而分离的结构。因此，很少需要在通孔部设置辅助阻挡金属层。
图5B表示布线图案的结构的变形例。在基底绝缘层40上，例如利用有机绝缘层41和氧化硅层42形成层间绝缘膜。在该层间绝缘膜中嵌入利用阻挡金属层B、铜布线层W、辅助阻挡金属层Bx形成的布线图案。在其上形成绝缘性防止铜扩散层。辅助阻挡金属层与阻挡金属层分离。
在该结构中，在辅助阻挡金属层Bx上不配置辅助铜布线层。由于在铜布线层W的主要部上形成辅助阻挡金属层Bx，所以铜布线层W和绝缘性防止铜扩散层的接触受到限制，空隙的产生被抑制。优选将辅助阻挡金属层Bx的厚度选择成进行CMP时不会消失的厚度。
图6A、6B、6C表示在宽度较宽的布线产生表面凹陷(dishing)和腐蚀(erosion)时的结构变化。
在图6A中，将和第1、第2实施例中的任意一方相同的利用阻挡金属层B、铜布线层W、辅助阻挡金属层Bx、辅助铜布线层Wx形成的布线图案嵌入利用氧化硅层40、有机绝缘层41、氧化硅层42形成的绝缘叠层结构中。在形成布线图案时进行的CMP中，如果产生表面凹陷和腐蚀，则布线图案上面形成朝向中央部并逐渐被下拉的形状。
图6B表示表面凹陷和腐蚀比较强烈的情况。布线层的上面在中央部到达辅助阻挡金属层Bx。即使在该状态下，由于铜布线层W的主要部与绝缘性防止铜扩散层不接触，所以空隙的产生被抑制。也可以考虑第1、第2实施例任意一方和图5B的实施例的组合。
图6C表示表面凹陷和腐蚀更加强烈的情况。辅助阻挡金属层Bx和辅助铜布线层Wx的中央部由于表面凹陷和腐蚀而消失，露出铜布线层W。绝缘性防止铜扩散层与铜布线层W的露出部接触。
在该状态下，在残留有辅助阻挡金属层Bx的区域，由于防止了铜布线层W和绝缘性防止铜扩散层的接触，所以空隙的产生被抑制。
图7表示具有多层布线结构的半导体集成电路装置的结构示例。在硅基板101形成浅槽隔离(STI)的元件分离区域102。由于在由元件分离区域102所包围的有源区域内形成MOS晶体管，所以形成p型阱103、n型阱104。
在p型阱区域103上形成栅极绝缘膜105、多晶硅栅电极106、侧壁间隔物107，在栅电极106的两侧形成有延长的n型源极/漏极区域108。在n型阱区域104形成p型源极/漏极区域109。
在半导体基板上覆盖栅电极形成氮化硅层111，在氮化硅层111上形成磷硅玻璃(PSG，搀杂磷的氧化硅)层112。贯穿PSG层112、氮化硅层111，形成利用TiN的阻挡金属层B11和钨层V1形成的穿孔导电体。
在PSG层112上层叠有机绝缘层113、氧化硅层114。在该叠层中嵌入利用阻挡金属层B1、铜布线层W1、辅助阻挡金属层B1x、辅助铜布线层W1x形成的布线图案。这样形成第1布线层WL1。
在第1布线层WL1上形成氮化硅层121、氧化硅层122、有机绝缘层123、氧化硅层124的叠层，形成第2布线层WL2用的层间绝缘膜。在第2布线用层间绝缘膜中嵌入有利用阻挡金属层B2、铜布线层W2、辅助阻挡金属层B2x、辅助铜布线层W2x形成的第2布线层WL2。
第3布线层WL3、第4布线层WL4用的层间绝缘膜和相对于第2布线WL2的层间绝缘膜相同，利用氮化硅层131、141、氧化硅层132、142、有机绝缘层133、143、氧化硅层134、144的叠层形成。
第3布线层WL3、第4布线层WL4的镶嵌布线的结构与第2布线层相同。利用阻挡金属层Bn、铜布线层Wn、辅助阻挡金属层Bnx、辅助铜布线层Wnx形成布线图案。
第5布线层WL5～第7布线层WL7具有与第2布线层WL2～第4布线层WL4不同的结构。第5布线层WL5的层间绝缘膜利用氮化硅层151、氧化硅层152、氮化硅层153、氧化硅层154的叠层形成。布线图案的结构和第2～第4布线WL4相同。
相对第6布线层、第7布线层的层间绝缘膜，和第5布线层WL5相同，也利用氮化硅层161、171、氧化硅层162、172、氮化硅层163、173、氧化硅层164、174形成。布线图案的结构也和第5布线WL5相同。
上层布线的布线之间间距变大，布线密度变缓。因此，降低了布线间的杂散电容，所以使用低介电常数绝缘层的必要性降低。所以，在第5～第7布线层中，不使用有机绝缘层，提高了层间绝缘层的可靠性。
最上层的第8布线层WL8具有独特的结构。利用氮化硅层181、氧化硅层182形成下部绝缘层，利用阻挡金属层B81、钨层V8形成通孔部。
在通孔部上，利用TiN层B82、铝层W8、TiN层B83形成兼用作焊盘的布线层。另外，也可以使用Cu代替铝。覆盖最上层的布线形成氧化硅层183、氮化硅层190。
在图7的结构中，在第1布线层WL1～第7布线层WL7的布线图案中全部嵌入辅助阻挡金属层，抑制空隙的产生。层间绝缘膜的结构在下部布线层和除最上层以外的上部布线层中结构不同。
图8表示具有多层布线结构的半导体集成电路装置的其他结构示例。形成于半导体基板内的MOS晶体管结构和源极/漏极的引出导电性插头的结构与图7相同。
在PSG层112上形成SiC层116、有机绝缘层117、SiC层118的叠层，利用阻挡金属层B1、铜布线层W1形成第1布线层WL1。没有使用辅助阻挡金属层。
第2布线层WL2～第4布线层WL4具有和第1布线层WL1相同的结构。以第4布线层WL4为例进行说明，层间绝缘膜利用SiC层141、有机绝缘层142、SiC层143形成。双镶嵌布线利用阻挡金属层B4和铜层W4形成，没有配置辅助阻挡金属层。
第5布线层WL5～第8布线层WL8分别具有相同的结构。以第5布线层WL5为例进行说明，层间绝缘膜利用SiC层151、氧化碳化硅(SiOC)层152、SiC层153、氧化碳化硅层154形成。双镶嵌布线利用阻挡金属层B和铜布线层W形成，没有配置辅助阻挡金属层。
第9布线层WL9中，将利用阻挡金属层B9、铜布线层W9、辅助阻挡金属层B9x、辅助铜布线层W9x形成的双镶嵌布线嵌入利用SiC层191、氧化硅层192、SiC层193、氧化硅层194形成的层间绝缘膜。
第10布线WL10具有和第9布线WL9相同的结构。将利用阻挡金属层B10、铜布线层W10、辅助阻挡金属层B10x、辅助铜布线层W10x形成的双镶嵌布线嵌入利用SiC层201、氧化硅层202、SiC层203、氧化硅层204形成的层间绝缘膜。
最上布线层WL11具有和图7的最上层布线相同的结构。层叠SiC层211、氧化硅层212，在其中嵌入利用TiN的阻挡金属层B11和W的布线层W11形成的穿孔导电体。在穿孔导电体上形成TiN层B111、利用铝或含铜的铝合金形成的主布线层W12、利用TiN的上部阻挡金属层B112形成的兼用作引线接合焊盘的最上布线层。覆盖该布线层形成氧化硅层213、氮化硅层220。
在图8的结构中，层间绝缘层的叠层结构从下层朝向上层分三阶段变化，实质介电常数越到下层越低。下层布线为高密度，为了降低布线的附带电容，优选降低层间绝缘层的介电常数。
在下层布线层、中层布线层不配置辅助阻挡金属层、辅助铜布线层，仅在上层的两层布线层WL9、WL10配置辅助阻挡金属层、辅助铜布线层。上层布线层在电源布线中所占比例高，需要供给大电流。在这种布线中，如果采用使用了辅助阻挡金属层、辅助铜布线层的布线结构，则可以有效抑制空隙的产生，对延长布线寿命有效。
以上，根据实施例对本发明进行了说明，但本发明不限于此。例如，显然本行业人员可以进行各种组合、变更、变形。
本发明可以应用于具有铜布线和铜布线上的绝缘性防止铜扩散层的各种半导体装置。

Claims (10)

1、一种半导体装置，具有：
半导体基板；
形成于所述半导体基板上方的绝缘层；
第1镶嵌布线，其被嵌入所述绝缘层中，包括限定底面和侧面并在内侧限定第1中空部的阻挡金属层、配置在该第1中空部内并在内侧限定第2中空部的铜布线层、以及配置在该第2中空部内并与所述阻挡金属层分离的辅助阻挡金属层；以及
配置在所述第1镶嵌布线和绝缘层上的绝缘性防止铜扩散膜；
形成于所述绝缘性防止铜扩散膜上的上部绝缘层；
形成于所述上部绝缘层和绝缘性防止铜扩散膜上、露出所述第1镶嵌布线的一部分的开口部；以及
形成于所述开口部的上部金属层。
2、根据权利要求1所述的半导体装置，所述第1镶嵌布线的辅助阻挡金属层在内侧限定第3中空部，所述第1镶嵌布线还包括嵌入所述第3中空部内的辅助铜布线层。
3、根据权利要求2所述的半导体装置，还具有第2镶嵌布线，其被嵌入所述绝缘层中，宽度小于所述第1镶嵌布线，其包括限定底面和侧面并在内侧限定第1中空部的阻挡金属层和嵌入该第1中空部内的连续的铜布线层，所述防止铜扩散膜配置在所述第1和第2镶嵌布线和所述绝缘层上。
4、根据权利要求1所述的半导体装置，所述第1镶嵌布线是具有用于与下层布线连接的通孔部和在面内延伸的布线图案部的双镶嵌布线，所述辅助阻挡金属层仅配置在所述布线图案部内。
5、根据权利要求2所述的半导体装置，所述第1镶嵌布线是具有用于与下层布线连接的通孔部和在面内延伸的布线图案部的双镶嵌布线，所述辅助阻挡金属层和所述辅助铜布线层仅配置在所述布线图案部内。
6、根据权利要求1所述的半导体装置，所述阻挡金属层和辅助阻挡金属层分别使用Ta、TiN、TaN中的任何一种形成。
7、根据权利要求2所述的半导体装置，所述第1镶嵌布线具有在面内延伸的布线图案，所述辅助阻挡金属层配置在布线图案的厚度一半处的上方。
8、一种半导体集成电路装置，具有：
形成有多个半导体元件的半导体基板；
形成于所述半导体基板上的叠层绝缘层；
多层布线，其包括被嵌入所述叠层绝缘层中的多个下层布线层和多个上层布线层，各布线层具有用于进行层内连接的布线图案和用于进行层间连接的通孔，最上布线层以外的上层布线层的至少一层构成为包括第1镶嵌布线，第1镶嵌布线被嵌入所述叠层绝缘层中，第1镶嵌布线包括限定底面和侧面并在内侧限定第1中空部的阻挡金属层、配置在该第1中空部内并在内侧限定第2中空部的连续的铜布线层、以及配置在该第2中空部内并与所述阻挡金属层分离的辅助阻挡金属层，
所述叠层绝缘层包括配置在各布线层上的绝缘性防止铜扩散膜。
9、根据权利要求8所述的半导体集成电路装置，所述第1镶嵌布线的辅助阻挡金属层在内侧限定第3中空部，所述第1镶嵌布线还包括嵌入所述第3中空部内的辅助铜布线层。
10、根据权利要求8所述的半导体集成电路装置，所述下层布线层的至少一层仅利用第2镶嵌布线构成，所述第2镶嵌布线具有：限定底面和侧面并在内侧限定第1中空部的阻挡金属层；和嵌入该第1中空部内的连续的铜布线层。
CNB038258927A 2003-03-28 2003-03-28 半导体装置 Expired - Fee Related CN100341135C (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/004049 WO2004088745A1 (ja) 2003-03-28 2003-03-28 半導体装置

Publications (2)

Publication Number Publication Date
CN1735964A CN1735964A (zh) 2006-02-15
CN100341135C true CN100341135C (zh) 2007-10-03

Family

ID=33105330

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038258927A Expired - Fee Related CN100341135C (zh) 2003-03-28 2003-03-28 半导体装置

Country Status (6)

Country Link
US (1) US7923806B2 (zh)
EP (1) EP1610376B1 (zh)
JP (1) JP4272168B2 (zh)
CN (1) CN100341135C (zh)
AU (1) AU2003220989A1 (zh)
WO (1) WO2004088745A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555513B1 (ko) * 2003-08-04 2006-03-03 삼성전자주식회사 보이드 발생이 방지되는 금속배선구조 및 금속배선방법
US8004087B2 (en) * 2004-08-12 2011-08-23 Nec Corporation Semiconductor device with dual damascene wirings and method for manufacturing same
JP4535845B2 (ja) * 2004-10-29 2010-09-01 富士通セミコンダクター株式会社 半導体装置
US7602068B2 (en) * 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
US7569475B2 (en) * 2006-11-15 2009-08-04 International Business Machines Corporation Interconnect structure having enhanced electromigration reliability and a method of fabricating same
JP5147249B2 (ja) * 2007-01-31 2013-02-20 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP5310721B2 (ja) 2008-06-18 2013-10-09 富士通株式会社 半導体装置とその製造方法
FR2979751A1 (fr) * 2011-09-02 2013-03-08 St Microelectronics Crolles 2 Element metallique d'interconnexion dans une puce de circuit integre et procede de realisation
JP5857615B2 (ja) * 2011-10-17 2016-02-10 富士通株式会社 電子装置およびその製造方法
US9030013B2 (en) * 2012-09-21 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures comprising flexible buffer layers
US9496173B2 (en) * 2013-12-20 2016-11-15 Intel Corporation Thickened stress relief and power distribution layer
US10438909B2 (en) 2016-02-12 2019-10-08 Globalfoundries Singapore Pte. Ltd. Reliable passivation for integrated circuits
US10840185B2 (en) 2019-03-05 2020-11-17 Texas Instruments Incorporated Semiconductor device with vias having a zinc-second metal-copper composite layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5850120A (en) * 1995-07-07 1998-12-15 Nec Corporation Electron gun with a gamma correct field emission cathode
JPH11102911A (ja) * 1997-07-31 1999-04-13 Matsushita Electron Corp 半導体装置及びその製造方法
JP2001110809A (ja) * 1999-10-04 2001-04-20 Toshiba Corp 半導体装置
JP2002110676A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 多層配線を有する半導体装置
JP2003031574A (ja) * 2001-07-13 2003-01-31 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326698B2 (ja) 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
JP3323055B2 (ja) 1996-04-03 2002-09-09 株式会社東芝 半導体装置およびその製造方法
JP3304754B2 (ja) * 1996-04-11 2002-07-22 三菱電機株式会社 集積回路の多段埋め込み配線構造
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6069068A (en) 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6010960A (en) * 1997-10-29 2000-01-04 Advanced Micro Devices, Inc. Method and system for providing an interconnect having reduced failure rates due to voids
US6291891B1 (en) 1998-01-13 2001-09-18 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device
US6017803A (en) * 1998-06-24 2000-01-25 Chartered Semiconductor Manufacturing, Ltd. Method to prevent dishing in chemical mechanical polishing
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
US6083835A (en) * 1998-07-24 2000-07-04 Taiwan Semiconductor Manufacturing Company Self-passivation of copper damascene
JP2943805B1 (ja) * 1998-09-17 1999-08-30 日本電気株式会社 半導体装置及びその製造方法
US6245663B1 (en) * 1998-09-30 2001-06-12 Conexant Systems, Inc. IC interconnect structures and methods for making same
JP2000183003A (ja) * 1998-10-07 2000-06-30 Toshiba Corp 銅系金属用研磨組成物および半導体装置の製造方法
JP4044236B2 (ja) 1999-03-11 2008-02-06 株式会社東芝 半導体装置の製造方法
US6319825B1 (en) * 1999-05-12 2001-11-20 Dongbu Electronics Co., Ltd. Metallization process of semiconductor device
US6147404A (en) * 1999-05-24 2000-11-14 Advanced Micro Devices, Inc. Dual barrier and conductor deposition in a dual damascene process for semiconductors
JP2001060589A (ja) 1999-08-20 2001-03-06 Matsushita Electronics Industry Corp 半導体装置の製造方法
US6433429B1 (en) * 1999-09-01 2002-08-13 International Business Machines Corporation Copper conductive line with redundant liner and method of making
US6114243A (en) * 1999-11-15 2000-09-05 Chartered Semiconductor Manufacturing Ltd Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
JP3659112B2 (ja) 2000-02-03 2005-06-15 セイコーエプソン株式会社 半導体装置およびその製造方法
US6376353B1 (en) * 2000-07-03 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects
JP2002064138A (ja) 2000-08-18 2002-02-28 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6358848B1 (en) * 2000-11-30 2002-03-19 Advanced Micro Devices, Inc. Method of reducing electromigration in copper lines by forming an interim layer of calcium-doped copper seed layer in a chemical solution and semiconductor device thereby formed

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5850120A (en) * 1995-07-07 1998-12-15 Nec Corporation Electron gun with a gamma correct field emission cathode
JPH11102911A (ja) * 1997-07-31 1999-04-13 Matsushita Electron Corp 半導体装置及びその製造方法
JP2001110809A (ja) * 1999-10-04 2001-04-20 Toshiba Corp 半導体装置
JP2002110676A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 多層配線を有する半導体装置
JP2003031574A (ja) * 2001-07-13 2003-01-31 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2004088745A1 (ja) 2004-10-14
JP4272168B2 (ja) 2009-06-03
AU2003220989A1 (en) 2004-10-25
US7923806B2 (en) 2011-04-12
US20050161825A1 (en) 2005-07-28
JPWO2004088745A1 (ja) 2006-07-06
EP1610376A4 (en) 2009-04-29
EP1610376B1 (en) 2014-10-15
EP1610376A1 (en) 2005-12-28
CN1735964A (zh) 2006-02-15

Similar Documents

Publication Publication Date Title
CN1309070C (zh) 半导体器件及其制造方法
CN1139122C (zh) 半导体器件及其制造方法
CN100341135C (zh) 半导体装置
CN1790702A (zh) 改进的hdp氮化物基ild盖层
JP4360881B2 (ja) 多層配線を含む半導体装置およびその製造方法
CN1893020A (zh) 半导体器件及其制造方法
CN1967800A (zh) 半导体集成电路器件的制造方法
CN1599028A (zh) 金属－绝缘体－金属电容器及互连结构
CN1645607A (zh) 半导体器件及其制造方法
CN1716589A (zh) 半导体器件
CN1167338A (zh) 半导体器件的制造方法
CN1278415C (zh) 具有多个布线层的半导体器件及其制造方法
CN1134835C (zh) 半导体器件及其制造方法
CN1750249A (zh) 集成电路中的半导体装置及其制造方法
CN1314102C (zh) 半导体装置及其制造方法
CN1518093A (zh) 半导体器件及其制造方法
CN1819181A (zh) 半导体装置及其制造方法
CN1225019C (zh) 防止化学机械抛光中的凹陷和侵蚀的半导体器件制造方法
JP5613272B2 (ja) 半導体装置
JP2010182946A (ja) 半導体装置及びその製造方法
CN1574337A (zh) 半导体器件及其制造方法
CN1622321A (zh) 半导体器件及其制造方法
CN1753162A (zh) 在半导体器件的双镶嵌结构中降低接触电阻的方法和结构
CN1574283A (zh) 掩埋布线的形成方法及半导体器件
US7125791B2 (en) Advanced copper damascene structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081017

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081017

Address after: Tokyo, Japan, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Ltd.

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP03 Change of name, title or address

Address after: Kanagawa

Patentee after: Fujitsu Semiconductor Co., Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071003

Termination date: 20200328

CF01 Termination of patent right due to non-payment of annual fee