B11109 - 11-GR3-0408FR01 1 ÉLÉMENT MÉTALLIQUE D'INTERCONNEXION DANS UNE PUCE DE CIRCUIT INTÉGRÉ ET PROCÉDÉ DE RÉALISATION Domaine de l'invention La présente invention concerne des éléments métalliques d'interconnexion tels que des vias et pistes (ou plages) métalliques dans une puce de circuit intégré. La présente invention vise également un procédé de réalisation de tels éléments. Exposé de l'art antérieur La figure 1 est une vue en coupe schématique et partielle d'une puce 1 de circuit intégré. La puce 1 est formée à partir d'un substrat semiconducteur 3, par exemple un substrat de silicium, dans et sur lequel sont réalisés des composants électroniques (non représentés). La face supérieure du substrat 3 est revêtue d'un empilement 5 de couches isolantes et conductrices, dans lequel sont formés des éléments d'inter- connexion. Dans cet exemple, l'empilement 5 comporte quatre niveaux de métallisations successifs superposés MO à M3, MO et M3 étant respectivement le niveau le plus proche et le niveau le plus éloigné du substrat 3. Le niveau MO comprend des vias conducteurs 70, par 20 exemple en tungstène, traversant une couche diélectrique 90 revêtant le substrat 3. Les faces inférieures des vias 70 sont B11109 - 11-GR3-0408FR01 2 reliées à des composants formés dans et sur le substrat 3, par exemple à des régions de source, de drain ou de grille de transistors MOS. Le niveau M1 comprend des pistes métalliques 111, par exemple en cuivre, formées dans une couche diélectrique 91 revêtant la couche diélectrique 90. Les pistes 111 sont reliées électriquement, par leurs faces inférieures, à des vias 70 du niveau MO. Le niveau M2 comprend, dans sa partie supérieure, des pistes métalliques 112, et, dans sa partie inférieure, des vias métalliques 72 reliant les pistes 112 à des pistes 111 du niveau inférieur Ml. Les pistes 112 et les vias 72 sont en un même métal conducteur, par exemple en cuivre, et sont formés dans une couche diélectrique 92 revêtant la couche diélectrique 91. Le niveau M3 comprend, dans sa partie supérieure, des pistes métalliques 113, et, dans sa partie inférieure, des vias métalliques 73 reliant les pistes 113 à des pistes 112 du niveau inférieur M2. Les pistes 113 et les vias 73 sont en un même métal conducteur, par exemple en cuivre, et sont formés dans une couche diélectrique 93 revêtant la couche diélectrique 92.
Dans cet exemple, des couches minces 13 en un matériau diélectrique adapté à faire barrière à la diffusion du cuivre, par exemple du nitrure de silicium (SiN) ou du carbonitrure de silicium (SiCN), font interface entre les couches diélectriques 91 et 92 d'une part, et 92 et 93 d'autre part. Les couches 13 ont pour rôle d'empêcher la diffusion du cuivre des pistes 111 et 112 dans les couches diélectriques supérieures 92 et 93. Dans chacun des niveaux de métallisation Mi, i étant compris entre 1 et 3, les éléments d'interconnexion en cuivre sont séparés de la couche diélectrique 9i et des éléments d'interconnexion de rang inférieur par une couche 15 en un métal conducteur adapté à faire barrière à la diffusion du cuivre, par exemple du tantale (Ta), du nitrure de tantale (TaN), du nitrure de titane (TiN), du tungstène (W), ou tout autre matériau adapté. Les couches 15 ont pour rôle d'empêcher la diffusion du B11109 - 11-GR3-0408FR01 3 cuivre des éléments d'interconnexion du niveau Mi dans la couche diélectriques du même niveau et/ou du niveau inférieur. Les figures 2A à 2F sont des vues en coupe schématiques et partielles représentant, à titre d'exemple, des 5 étapes d'un procédé de fabrication d'éléments métalliques d'interconnexion du niveau de métallisation M2. La figure 2A illustre une étape au cours de laquelle, après que les niveaux de métallisations MO et M1 aient été formés, la surface de la puce est revêtue d'une mince couche 13 10 en un matériau diélectrique adapté à faire barrière à la diffusion du cuivre. La couche 13 est elle-même revêtue d'une couche diélectrique 92, par exemple en oxyde de silicium. A titre d'exemple, l'épaisseur de la couche 13 est comprise entre 10 et 50 nm, et l'épaisseur de la couche 92 est comprise entre 15 200 et 500 nm. Des tranchées ou rainures 21 sont gravées dans la couche 92, s'étendant jusqu'à une profondeur intermédiaire de la couche 92. Les tranchées 21 définissent les motifs ou empreintes des pistes métalliques 112 (figure 1) que l'on souhaite réaliser dans le niveau M2. Des trous 23 sont formés au fond des 20 tranchées 21, traversant les couches 92 et 13 et débouchant à la surface des pistes métalliques du niveau inférieur (M1 dans cet exemple). Les trous 23 définissent les motifs ou empreintes des nias métalliques 72 (figure 1) que l'on souhaite réaliser dans le niveau M2. 25 La figure 2B illustre une étape de dépôt, à la surface de la puce, d'une couche 15 en un métal adapté à faire barrière à la diffusion du cuivre. La couche 15 revêt toute la surface de la puce et en particulier les parois latérales et le fond des tranchées 21 et des trous 23. La couche 15 est par exemple 30 formée par dépôt physique en phase vapeur (PVD). L'épaisseur de la couche 15 est par exemple comprise entre 3 et 50 nm. La figure 2C illustre une étape de dépôt, à la surface de la couche 15, d'une couche 25 en cuivre, destinée, si nécessaire à servir d'amorce lors d'une étape ultérieure de 35 remplissage électrolytique des tranchées 21 et des trous 23. La B11109 - 11-GR3-0408FR01 4 couche est déposée sur toute la surface de la puce, et en particulier en regard des parois latérales et du fond des ouvertures 21 et 23. La couche 25 est par exemple formée par dépôt physique en phase vapeur (PVD). L'épaisseur de la couche 25 est par exemple comprise entre 10 et 50 nm. La figure 2D illustre une étape de remplissage des tranchées 21 et des trous 23 par dépôt électrolytique de cuivre. Lors de cette étape, du cuivre 25' se dépose partout où la couche d'amorce 25 a été déposée, c'est-à-dire non seulement à l'intérieur des tranchées 21 et des trous 23, mais aussi au dessus des régions non gravées de la couche diélectrique 92. On notera que les solutions électrolytiques utilisées comprennent généralement des additifs adaptés à accélérer la croissance du cuivre au fond des tranchées et trous étroits, et à ralentir la croissance du cuivre sur les surfaces planes. Malgré cela, la surface supérieure du cuivre déposé est non plane. De plus, comme cela apparaît sur la figure 2D, l'épaisseur de cuivre déposée au dessus des régions non gravées de la couche diélectrique 92 est inférieure à l'épaisseur de cuivre déposée dans et au dessus des tranchées 21 et des trous 23. Le dépôt du cuivre 25' est arrêté uniquement après que les motifs 21 et 23 aient été entièrement remplis. La figure 2E illustre une étape de polissage de la face supérieure de la puce, par exemple par des procédés 25 chimiques et mécaniques (CMP), au cours de laquelle le métal en excès est retiré. En particulier, la partie supérieure de la couche de cuivre 25', et les portions des couches 15 et 25 revêtant les parties non gravées de la couche diélectrique 92 sont retirées. A l'issue de cette étape, les seules régions 30 métalliques subsistant au dessus du niveau M1 sont les régions formant les éléments métalliques d'interconnexion du niveau M2 (pistes 112 et nias 72). Les étapes décrites en relation avec les figures 2A à 2E sont répétées successivement pour la formation de chacun des B11109 - 11-GR3-0408FR01 niveaux de métallisation en cuivre de la puce (c'est-à-dire les niveaux M1 à M3 dans cet exemple). Dans l'exemple décrit en relation avec les figures 2A à 2E, le niveau de métallisations M2 comprend des vias 5 métalliques 72 et des pistes métalliques 112 surmontant les vias 72. On notera que dans certains procédés de fabrication, les vias et les pistes surmontant les vias peuvent être réalisés non pas simultanément, comme dans l'exemple décrit ci-dessus, mais par des étapes successives de : dépôt du diélectrique du niveau de vias - gravure des motifs des vias - remplissage des vias dépôt du diélectrique du niveau de pistes - gravure des motifs des pistes - remplissage des pistes. Dans ce cas, les vias et les pistes surmontant les vias appartiennent à des niveaux de métallisations distincts. On entend ici et dans la suite de la description par niveau de métallisation, un "étage" de la puce comprenant une couche diélectrique 9i et les éléments métalliques formés simultanément dans la couche 9i, par gravure de motifs dans la couche 9i et remplissage des motifs par du métal (damasquinage). Ainsi, au sens de la présente demande, un élément métallique d'interconnexion d'un niveau de métallisations peut comprendre un via seul ou une piste seule (damasquinage simple), ou un via relié à une piste par sa face supérieure (damasquinage double). La figure 2F illustre une première étape de la formation du niveau de métallisation supérieur M3, à savoir le dépôt, à la surface du niveau M2, d'une mince couche diélectrique 13 adaptée à faire barrière à la diffusion du cuivre. La couche 13 est généralement déposée à haute température, par exemple à une température comprise entre 350°C et 450°C. L'élévation de température de la puce qui en résulte conduit à la formation de monticules ou excroissances 27, constituées de grains de cuivre, à la surface des pistes de cuivre 112. Plus généralement, toute élévation significative de la température de la puce, par exemple supérieure à 300°C, postérieurement à la formation des pistes 112, est susceptible B11109 - 11-GR3-0408FR01 6 de conduire à la formation d'excroissances 27. Les excroissances 27 posent divers problèmes lors de la réalisation des niveaux supérieurs de la puce, et peuvent entraîner des fragilités ou des défaillances dans les interconnexions de la puce. Ceci constitue un premier inconvénient des éléments métalliques d'interconnexion du type décrit ci-dessus. Par ailleurs, en fonctionnement, des courants circulent dans les pistes et nias en cuivre. Sous l'effet de ces courants, des atomes de cuivre sont susceptibles de se déplacer, par électro-migration. Après un certain temps de fonctionnement, il se crée des microcavités à l'intérieur des éléments d'interconnexion. Les microcavités tendent à se déplacer et à s'agglomérer jusqu'à former des cavités de taille plus importante. Il en résulte une augmentation de la résistivité des interconnexions de la puce, pouvant aller jusqu'à la rupture de certaines connexions. Ce phénomène constitue l'un des principaux facteurs limitant la durée de vie d'une puce de circuit intégré. Pour limiter la formation de cavités dans un élément métallique d'interconnexion, on a proposé, par exemple dans le brevet EP0881673, de former, à l'intérieur de l'élément métallique d'interconnexion, une couche intermédiaire susceptible de faire barrière à l'électro-migration du cuivre. Pour réaliser une telle couche intermédiaire, il est prévu de déposer, à un stade intermédiaire du remplissage du motif définissant l'élément d'interconnexion, une couche mince d'un élément capable de former un composé intermétallique avec le cuivre, à savoir de l'hafnium, du lanthane, du zirconium, de l'étain, ou du titane. Après le dépôt de cette couche mince et après avoir terminé de remplir le motif par du cuivre, il est prévu un traitement ou recuit thermique de la puce à une température comprise entre 250°C et 450°C, pendant 30 minutes à 2 heures. Ce recuit amène la couche mince à réagir avec le cuivre et à former une couche barrière en un composé intermétallique de cuivre, à savoir du cupride d'hafnium (Hf2Cu), du cupride de lanthane (LaCu2), du bronze-étain B11109 - 11-GR3-0408FR01 7 (Cu3Sn5), du cupride de titane (TiCu) ou du cupride de zirconium (Zr2Cu). La couche intermédiaire en le composé intermétallique améliore la résistance à l'électro-migration du cuivre à l'intérieur de l'élément d'interconnexion, et bloque le déplacement des cavités à l'intérieur de l'élément. Toutefois, un inconvénient d'un tel élément métallique d'interconnexion réside dans le fait que le traitement thermique nécessaire pour transformer la couche intermédiaire en le composé intermétallique est relativement coûteux. En outre, ce recuit peut conduire à dégrader des éléments déjà formés de la puce, et notamment à introduire des contraintes importantes dans les niveaux de métallisations déjà formés de la puce. Un autre inconvénient d'un tel élément métallique est que la formation de ce type de matériau lors du recuit génère systématiquement une variation de volume (réduction ou bien augmentation), ce qui implique une création de contrainte interne au métal et donc des risques de dislocation ou bien de dégradation. Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un élément métallique d'interconnexion électrique d'un niveau de métallisation d'une puce de circuit intégré, cet élément palliant au moins en partie certains des inconvénients des éléments connus. Un objet d'un mode de réalisation de la présente 25 invention est de bloquer ou de limiter la formation d'excroissances à la surface des éléments métalliques d'interconnexion. Un objet d'un mode de réalisation de la présente invention est d'empêcher l'agglomération de cavités dans les éléments métalliques d'interconnexion, de façon à augmenter la 30 durée de vie des interconnexions électriques. Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'un élément d'interconnexion électrique dans une puce de circuit intégré. Un objet d'un mode de réalisation de la présente 35 invention est de prévoir un tel procédé ne nécessitant pas la B11109 - 11-GR3-0408FR01 8 prévision d'une étape de traitement thermique susceptible de dégrader des éléments déjà formés de la puce. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un élément métallique 5 d'interconnexion dans une puce de circuit intégré, comprenant les étapes successives suivantes : a) former une couche diélectrique à la surface de la puce ; b) graver, dans la couche diélectrique, une ouverture 10 définissant le motif de l'élément d'interconnexion ; c) remplir partiellement l'ouverture par du cuivre ; d) déposer, à l'intérieur de l'ouverture, une couche barrière en métal du groupe comprenant le ruthénium, le tungstène, le cobalt, un alliage cobalt-tungstène-phosphore et 15 autres alliages des éléments susmentionnés, le tantale, le nitrure de tantale ; et e) déposer du cuivre à l'intérieur de l'ouverture. Selon un mode de réalisation de la présente invention, entre l'étape d) et l'étape e), des portions de la couche 20 barrière situées à l'intérieur de l'ouverture sont retirées par gravure. Selon un mode de réalisation de la présente invention, lors des étapes c) et e), du cuivre est déposé dans les ouvertures par électrolyse. 25 Selon un mode de réalisation de la présente invention, la couche barrière formée à l'étape d) est en un matériau du groupe comprenant le tantale et le nitrure de tantale et est formée par dépôt physique en phase vapeur. Selon un mode de réalisation de la présente invention, 30 la couche barrière formée à l'étape d) est en un alliage de cobalt, de tungstène et de phosphore, et est formées par dépôt chimique. Un mode de réalisation de la présente invention prévoit un élément métallique d'interconnexion d'un niveau de 35 métallisation d'une puce de circuit intégré, comprenant au moins B11109 - 11-GR3-0408FR01 9 deux régions de cuivre déposées successivement ; et au moins une couche barrière en un métal du groupe comprenant le ruthénium, le tungstène, le cobalt, un alliage cobalt-tungstène-phosphore, et autres alliages, le tantale, le nitrure de tantale, s'étendant au moins partiellement entre lesdites régions de cuivre. Selon un mode de réalisation de la présente invention, l'élément d'interconnexion électrique comprend un empilement d'une première région de cuivre, d'une couche barrière en ledit métal, et d'une seconde région de cuivre, lesdites première et deuxième régions de cuivre étant entièrement séparées l'une de l'autre par ladite couche barrière. Un mode de réalisation de la présente invention prévoit une puce de circuit intégré comprenant un empilement de 15 couches isolantes et métalliques, ledit empilement comprenant au moins un élément métallique d'interconnexion tel que ci-dessus. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante 20 de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est une vue en coupe schématique et partielle d'une puce de circuit intégré ; les figures 2A à 2F, précédemment décrites, sont des 25 vues en coupe représentant des étapes d'un exemple de procédé de fabrication d'éléments métalliques d'interconnexion dans une puce de circuit intégré ; les figures 3A à 3E sont des vues en coupe représentant des étapes d'un mode de réalisation d'un procédé de 30 fabrication d'éléments métalliques d'interconnexion dans une puce de circuit intégré ; la figure 4 est une vue en coupe illustrant une variante de réalisation d'éléments métalliques d'interconnexion dans une puce de circuit intégré ; et B11109 - 11-GR3-0408FR01 10 la figure 5 est une vue en coupe illustrant une autre variante de réalisation d'éléments métalliques d'interconnexion dans une puce de circuit intégré. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références sur les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. En outre, seuls les éléments utiles à la compréhension de l'invention ont été représentés et seront décrits ci-après. Les figures 3A à 3E sont des vues en coupe représentant des étapes d'un mode de réalisation d'un procédé de fabrication d'éléments métalliques d'interconnexion dans une puce de circuit intégré. Dans cet exemple, les étapes initiales du procédé de fabrication sont similaires aux étapes décrites ci-dessus en relation avec les figures 2A à 2C. La figure 3A correspond à la figure 2C, à savoir qu'elle représente de façon schématique et partielle une puce de circuit intégré après que des niveaux de métallisations MO et M1 aient été formés, que des motifs 21 et 23 d'éléments métalliques d'interconnexion aient été gravés dans des couches diélectriques 92 et 13 du niveau M2, et qu'une mince couche 15 en un métal adapté à faire barrière à la diffusion du cuivre ait été déposée sur les parois latérales et au fond des motifs 21 et 23 et à la surface de la puce et revêtue, si nécessaire, d'une mince couche d'amorce 25 en cuivre. La figure 3B illustre une étape de remplissage partiel des motifs 21 et 23 par du cuivre, par exemple par dépôt électrolytique. Lors de cette étape, une couche de cuivre 35' est déposée sur les parois latérales et au fond des ouvertures 21 et 23. Le cuivre se dépose partout où la couche d'amorce 25 a été déposée, c'est-à-dire non seulement en regard des parois latérales et du fond des tranchées 21 et des trous 23, mais aussi au dessus des régions non gravées de la couche diélec- B11109 - 11-GR3-0408FR01 11 trique 92. A la différence du procédé décrit ci-dessus en relation avec les figures 2A à 2F, le dépôt du cuivre 35' est arrêté avant que les motifs formés dans la couche diélectrique 92 ne soient entièrement remplis. Dans l'exemple représenté, à l'issue de cette étape, le cuivre 35' remplit entièrement les trous 23, mais remplit seulement partiellement les tranchées 21. En outre, on notera que, en pratique, la couche de cuivre sera plus épaisse sur les tranchées plus étroites (la tranchée de droite sur la figure 3B).
La figure 3C illustre une étape de dépôt, à la surface de la puce, d'une couche 37 en un métal du groupe comprenant le tantale, le ruthénium, le tungstène, le cobalt, un alliage cobalt-tungstène-phosphore, et autres alliages. Dans cet exemple, la couche 37 revêt toute la surface de la couche de cuivre 35'. En tout état de cause, la couche 37 revêt la couche de cuivre 35' au moins à l'intérieur des tranchées 21. La couche 37 peut être formée par dépôt physique en phase vapeur (PVD), ou par dépôt chimique. On notera en particulier que des alliages cobalt-tungstène-phosphore peuvent être déposés chimiquement. Un tel dépôt présente l'avantage de pouvoir être réalisé dans le même équipement que le dépôt électrolytique de cuivre. L'épaisseur de la couche 37 est par exemple comprise entre 3 et 50 nm. Une mince couche de cuivre 39 est ensuite déposée à la surface de la couche 37, destinée à servir d'amorce pour une étape ultérieure de remplissage des tranchées 21 par dépôt électrolytique de cuivre. La couche de cuivre 39 est par exemple formée par dépôt physique en phase vapeur (PVD). La figure 3D illustre une étape au cours de laquelle on termine de remplir les tranchées 21 par dépôt électrolytique de cuivre. Lors de cette étape, du cuivre 39' se dépose partout où la couche d'amorce 39 a été déposée, c'est-à-dire non seulement à l'intérieur des tranchées 21, mais également au dessus des régions non gravées de la couche diélectrique 92. Le B11109 - 11-GR3-0408FR01 12 dépôt du cuivre 39' est arrêté seulement après que les motifs formés dans la couche 92 aient été entièrement remplis. La figure 3E illustre une étape de polissage de la face supérieure de la puce, par exemple par des procédés 5 chimiques et mécaniques (CMP), au cours de laquelle le métal en excès est retiré. En particulier, la partie supérieure de la couche de cuivre 39', et les portions des couches 15, 35' et 37 revêtant les parties non gravées de la couche diélectrique 92 sont retirées. A l'issue de cette étape, les seules régions 10 métalliques subsistant au dessus du niveau M1 sont les régions formant les éléments métalliques d'interconnexion du niveau M2 (pistes 112 et nias 72). Les étapes décrites en relation avec les figures 3A à 3E peuvent être réitérées pour former chacun des niveaux de 15 métallisation de la puce. Dans les éléments métalliques d'interconnexion réalisés selon le procédé décrit en relation avec les figures 3A à 3E, une couche intermédiaire 37 s'étend à l'intérieur d'un élément métallique d'interconnexion d'un niveau de métal- 20 lisation, séparant des régions de cuivre 35' et 39' de l'élément. Les métaux utilisés pour former la couche 37, à savoir des métaux du groupe comprenant le tantale, le nitrure de tantale, et les alliages comprenant du cobalt, du tungstène et du phosphore, présentent des propriétés de barrière à la 25 diffusion et à l'électro-migration du cuivre. Il en résulte que la couche 37 bloque la diffusion et l'électro-migration du cuivre de la région 35' vers la région 39' et réciproquement. Un avantage d'un tel élément d'interconnexion est que la couche barrière intermédiaire 37 limite de façon 30 significative la formation d'excroissances à la surface des pistes 112 lors d'éventuelles étapes de fabrication ultérieures comprenant une élévation de la température de la puce. En particulier, les inventeurs ont constaté que, du fait de la présence de la couche 37, le dépôt, à la surface du niveau M2, 35 d'une couche 13 (voir figure 1) en un matériau diélectrique B11109 - 11-GR3-0408FR01 13 adapté à faire barrière à la diffusion du cuivre (par exemple du nitrure de silicium ou du carbonitrure de silicium), n'entraîne pas la formation d'excroissances du cuivre à la surface des pistes 112.
De plus, la couche 37 faisant barrière à l'électro- migration du cuivre, bloque la formation de cavités de taille critique dans les éléments métalliques d'interconnexion. Il en résulte une augmentation de la durée de vie des interconnexions. Un autre avantage du procédé proposé est qu'il n'est pas nécessaire de prévoir un recuit ou traitement thermique de la puce, postérieurement au dépôt du cuivre 39', pour obtenir que la couche 37 présente l'effet barrière désiré. Un tel recuit pourrait en effet conduire à dégrader les couches diélectriques 9i de l'empilement d'interconnexion, et ce plus particulièrement lorsque les couches 9i sont réalisées en des matériaux diélectriques poreux à faible constante diélectrique tels que les produits disponibles sous les noms commerciaux Coral et BD2x. Dans le procédé proposé, seul un recuit de recristallisation du cuivre est éventuellement prévu, à une température relativement faible, par exemple comprise entre 150°C et 250°C. Un tel recuit permet d'augmenter la taille des grains de cuivre, de façon à limiter l'électro-migration. Dans un mode de réalisation préféré, la couche 37 est en tantale. En effet, ce métal présente une conductivité 25 électrique élevée, ce qui permet de ne pas augmenter de façon significative la résistivité des éléments d'interconnexion. L'homme de l'art saura adapter le procédé décrit ci-dessus pour prévoir non pas une seule barrière 37 (comme dans l'exemple de la figure 3E), mais une pluralité de barrières 30 intermédiaires 37 à l'intérieur d'un même élément métallique d'interconnexion d'un niveau de métallisation. Ceci permet de renforcer encore d'avantage la résistance à l'usure des éléments d'interconnexion. Si le procédé de dépôt de cuivre le permet, on pourra même prévoir de réaliser des barrières intermédiaires 35 s'étendant à l'intérieur des nias 7i de l'empilement d'inter- B11109 - 11-GR3-0408FR01 14 connexion. Le procédé de dépôt de cuivre utilisé devra permettre un contrôle suffisamment précis pour pouvoir arrêter le remplissage à un niveau intermédiaire du via. La figure 4 est une vue en coupe illustrant une variante de réalisation d'éléments métalliques d'interconnexion du type décrit en relation avec les figures 3A à 3E. Le mode de réalisation de la figure 4 diffère du mode de réalisation décrit en relation avec les figures 3A à 3E en ce que, dans le mode de réalisation de la figure 4, des éléments d'interconnexion distincts d'un même niveau de métallisation M2 ne comprennent pas le même nombre de barrières intermédiaires 37. Dans cet exemple, la piste métallique 112G (à gauche sur la figure) comprend deux barrières intermédiaires 37a et 37b superposées, alors que la piste métallique 112D (à droite sur la figure) comprend une seule barrière intermédiaire 37a. Cette réalisation est rendue possible par le fait que la piste 112G est plus large que la piste 112D. On peut donc, en contrôlant de façon adaptée le procédé de dépôt électrolytique du cuivre, remplir la piste 112D plus rapidement que la piste 112G. Ainsi, on peut prévoir de : former une première couche barrière 37a alors que les tranchées délimitant les pistes 112G et 112D ne sont que partiellement remplies ; et former une deuxième couche barrière 37b alors que la 25 tranchés délimitant la piste 112G n'est encore que partiellement remplie, et que la tranchée délimitant la piste 112D est déjà entièrement remplie. Lors d'une étape ultérieure de polissage de la face supérieure de la puce (pour retirer le métal en excès), la 30 portion de couche 37b surmontant la piste 112D sera éliminée, conduisant à l'obtention de la structure représentée à la figure 4. La figure 5 est une vue en coupe illustrant une autre variante de réalisation d'éléments métalliques d'interconnexion 35 dans une puce de circuit intégré. Cette variante correspond au B11109 - 11-GR3-0408FR01 15 mode de réalisation décrit en relation avec les figures 3A à 3E, à la différence près que, après le dépôt de la couche barrière intermédiaire 37 et avant de dépôt de la couche d'amorce en cuivre 39 (figure 3C), une étape de gravure est prévue pour retirer des portions de la couche 37 à l'intérieur des éléments d'interconnexion. Dans cet exemple, les portions de couche 37 déposées à l'intérieur des éléments d'interconnexion et parallèles au plan de la puce ont été entièrement retirées. Ceci permet d'améliorer la conductivité électrique de l'élément d'interconnexion, tout en maintenant des portions de couche barrière 37 à l'intérieur de l'élément d'interconnexion de façon à limiter la formation d'excroissances en cuivre à la surface de l'élément et à bloquer la diffusion et l'électro-migration du cuivre à l'intérieur de l'élément.
Plus généralement, les éléments métalliques d'inter- connexion proposés comprennent au moins deux régions de cuivre déposées successivement, et au moins une couche barrière en un métal du groupe comprenant le tantale, le nitrure de tantale, et les alliages cobalt-tungstène-phosphore, s'étendant au moins partiellement entre les régions de cuivre. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, l'invention de se restreint pas aux exemples décrits ci-dessus dans lesquels le remplissage, par du cuivre, de motifs gravés dans la couche diélectrique d'un niveau de métallisation Mi, est effectué par dépôt d'une couche d'amorce en cuivre, suivi d'une croissance électrolytique du cuivre. On pourra prévoir tout autre mode de dépôt, par exemple un dépôt électrolytique direct, c'est-à-dire ne nécessitant pas la prévision d'une couche d'amorce initiale. L'homme de l'art saura également adapter le procédé proposé à d'autres types d'éléments de connexion que ceux mentionnés ci-dessus. Par exemple, un procédé du type proposé pourra être utilisé pour former des couches barrières intermédiaires à l'intérieur d'un via conducteur en cuivre, B11109 - 11-GR3-0408FR01 16 reliant la face avant à la face arrière d'un substrat semiconducteur. De tels vias sont notamment utilisés pour connecter deux à deux des puces distinctes superposées, et présentent un diamètre nettement supérieur au diamètre des vias 7i formés dans l'empilement d'interconnexion d'une puce, par exemple un diamètre supérieur à 1 pm.