TW202401505A - 用於接合的膨脹控制 - Google Patents

用於接合的膨脹控制 Download PDF

Info

Publication number
TW202401505A
TW202401505A TW112109563A TW112109563A TW202401505A TW 202401505 A TW202401505 A TW 202401505A TW 112109563 A TW112109563 A TW 112109563A TW 112109563 A TW112109563 A TW 112109563A TW 202401505 A TW202401505 A TW 202401505A
Authority
TW
Taiwan
Prior art keywords
conductive material
conductive
component
region
recess
Prior art date
Application number
TW112109563A
Other languages
English (en)
Inventor
傑瑞米 阿弗烈德 提爾
湯瑪斯 沃克曼
賽普里恩 艾米卡 烏佐
耶穌 佩雷茲
帕爾維 姆洛奇克
Original Assignee
美商艾德亞半導體接合科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商艾德亞半導體接合科技有限公司 filed Critical 美商艾德亞半導體接合科技有限公司
Publication of TW202401505A publication Critical patent/TW202401505A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0801—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08111—Disposition the bonding area being disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/085—Material
    • H01L2224/08501—Material at the bonding interface
    • H01L2224/08503—Material at the bonding interface comprising an intermetallic compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

元件以及包含所述元件的接合結構被揭示。所述元件可包含一非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的一凹處、以及一接觸特點，其形成在所述凹處中。所述非導電區域是被配置以直接接合至一第二元件的一非導電區域。所述元件的所述接觸墊是被配置以直接接合至所述第二元件的一接觸墊。所述接觸墊可包含一第一導電材料以及一第二導電材料。所述第一導電材料可以具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸。所述第一導電材料可以是一金屬合金材料。所述第一導電材料可以是一金屬矽化物，並且所述第二導電材料可以是一金屬。一接合的導電的接點可包含一導電材料以及一合金元素，並且所述合金元素的量可以透過所述接合的導電的接點的厚度來變化的。

Description

用於接合的膨脹控制
本領域是有關於具有可控制的膨脹率的導電特性。 相關的申請案
此申請案是主張2022年3月16日申請的名稱為"用於接合的膨脹控制"的美國臨時專利申請案63/320,525的優先權益處，所述美國臨時專利申請案是以其整體被納入在此作為參考。
例如是整合的裝置晶粒或晶片的半導體元件可以安裝或堆疊在其它元件上。例如，一半導體元件可被安裝到一例如是封裝基板、中介體、重組晶圓或元件等等的載體。作為另一例子的是，一半導體元件可以堆疊在另一半導體元件的頂端上，例如一第一整合的裝置晶粒可以堆疊在一第二整合的裝置晶粒上。所述半導體元件的每一個可以具有導電的墊以用於機械式及電性地將所述半導體元件彼此接合。對於用於形成所述導電的墊以獲得可靠的接合之改善的方法有持續的需求。
本發明之一態樣為一種具有接觸表面之元件，所述元件包括：非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及接觸墊，其形成在所述凹處中，所述接觸墊包含第一導電材料以及第二導電材料，所述第一導電材料具有之單位晶胞尺寸是大於所述第二導電材料的單位晶胞尺寸，所述第一導電材料是金屬合金材料，其中所述非導電區域是被配置以直接接合至第二元件的非導電區域，並且所述元件的所述接觸墊是被配置以直接接合至所述第二元件的接觸墊。
本發明之另一態樣為一種具有接觸表面之第一元件，所述第一元件包括：非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及接觸墊，其形成在所述凹處中，所述接觸墊包含金屬以及金屬矽化物，所述金屬矽化物具有之單位晶胞尺寸是大於所述金屬的單位晶胞尺寸，其中所述非導電區域是被配置以直接接合至第二元件的非導電區域，並且所述金屬是被配置以直接接合至所述第二元件的接觸墊。
本發明之另一態樣為一種接合結構，其包括：第一元件，其具有第一非導電區域以及第一導電的特點導電特性；以及第二元件，其具有直接接合至所述第一非導電區域的第二非導電區域、以及直接接合至所述第一導電的特點導電特性的第二導電的特點導電特性，以定義接合的導電的接點，其中所述接合的導電的接點包括第一導電材料以及第二導電材料，所述第一導電材料具有大於所述第二導電材料的單位晶胞大小尺寸之單位晶胞大小尺寸，所述第一導電材料是包括所述第二導電材料的合金。
本發明之另一態樣為一種接合結構，其包括：第一元件，其具有第一非導電區域以及第一導電特性；以及第二元件，其具有直接接合至所述第一非導電區域的第二非導電區域、以及直接接合至所述第一導電特性的第二導電特性，以定義接合的導電的接點，其中所述接合的導電的接點包括第一導電材料以及第二導電材料，所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸，其中所述第一導電特性包括金屬矽化物。
本發明之另一態樣為一種接合結構，其包括：第一元件，其具有第一非導電區域以及第一導電特性；以及第二元件，其具有直接接合至所述第一非導電區域的第二非導電區域、以及直接接合至所述第一導電特性的第二導電特性，以定義接合的導電的接點，其中所述接合的導電的接點包括導電材料以及合金元素，並且其中所述合金元素的量是透過所述接合的導電的接點的厚度來變化的。
本發明之另一態樣為一種接合結構，其包括：第一元件，其具有第一非導電區域以及第一導電特性；以及第二元件，其具有直接接合至所述第一非導電區域的第二非導電區域、以及直接接合至所述第一導電特性的第二導電特性，以定義接合的導電的接點，其中所述接合的導電的接點包括比所述第一導電特性低的對稱性晶體結構。
本發明之另一態樣為一種接合結構，其包括：第一元件，其具有第一接觸表面，所述第一元件包括：第一非導電區域，其具有從所述第一接觸表面至少部分延伸穿過所述非導電區域的厚度的第一凹處；以及第一接觸墊，其形成在所述第一凹處中，所述接觸墊包含第一導電材料以及第二導電材料，所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸，所述第一導電材料是金屬合金材料；以及第二元件，其具有直接接合至所述第一接觸表面的第二接觸表面，所述第二元件包括：直接接合至所述第一非導電區域的第二非導電區域；以及直接接合至所述第一接觸墊的第二接觸墊。
本發明之另一態樣為一種形成元件之方法，所述方法包括：在非導電材料中形成凹處；在所述凹處中提供具有第一單位晶胞尺寸的第一導電材料；在所述凹處中，在所述第一導電材料之上提供具有第二單位晶胞尺寸的第二導電材料，所述第一單位晶胞尺寸是大於所述第二單位晶胞尺寸；以及研磨所述非導電材料的表面以及所述第二導電材料的表面。
本發明之另一態樣為一種形成接合結構之方法，其中所述接合結構包含如請求項76之元件以及具有一接觸墊的第二元件，所述方法包括退火所述第一導電材料、所述第二導電材料、以及所述接觸墊，藉此膨脹所述第一導電材料、所述第二導電材料、以及所述接觸墊以形成接合的導電的接點。
本發明之另一態樣為一種形成元件之方法，所述方法包括：在非導電材料中形成凹處；在所述凹處中提供第一阻障層；在所述凹處中，在所述第一阻障層之上提供具有第一單位晶胞尺寸的第一導電材料；在所述凹處中，在所述第一導電材料之上提供第二阻障層；在所述凹處中，在所述第二阻障層之上提供具有第二單位晶胞尺寸的第二導電材料，所述第一單位晶胞尺寸是大於所述第二單位晶胞尺寸；以及研磨所述非導電材料的表面以及所述第二導電材料的表面。
本發明之另一態樣為一種形成元件之方法，所述方法包括：在非導電材料中形成凹處；提供具有六方晶體結構的第一導電材料；提供具有面心立方結構的第二導電材料；以及研磨所述非導電材料的表面以及所述第一導電材料的表面。
本發明之另一態樣為一種形成接合結構之方法，其中所述接合結構包含如請求項103之元件以及具有接觸墊的第二元件，所述方法包括退火所述第一導電材料、所述第二導電材料、以及所述接觸墊，藉此膨脹所述第一導電材料、所述第二導電材料、以及所述接觸墊以形成接合的導電的接點。
本發明之另一態樣為一種形成接合結構之方法，所述方法包括：提供第一元件，其具有第一非導電區域以及第一導電特性，所述第一導電特性包含第一導電材料以及第二導電材料，所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸，所述第一導電材料是金屬合金材料；提供第二元件，其具有第二非導電區域以及第二導電特性；直接接合所述第一非導電區域以及所述第二非導電區域；以及退火所述第一導電特性以及所述第二導電特性，藉此接合所述第一導電特性的所述第一導電材料以及所述第二導電特性。
本發明之另一態樣為一種形成接合結構之方法，所述方法包括：提供第一元件，其具有第一非導電區域以及第一導電特性，所述第一導電特性包含第一導電材料以及第二導電材料；提供第二元件，其具有第二非導電區域以及第二導電特性；直接接合所述第一非導電區域以及所述第二非導電區域；以及退火所述第一導電特性以及所述第二導電特性以接合所述第一導電特性的所述第一導電材料以及所述第二導電特性，並且形成在所述第一導電材料及所述第二導電材料之間的合金。
本發明之另一態樣為一種具有接觸表面之元件，所述元件包括：非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及接觸墊，其形成在所述凹處中，所述接觸墊包含第一導電材料以及第二導電材料，所述第一導電材料是金屬合金材料，其被配置以和所述第二材料形成合金，所述合金具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸，其中所述非導電區域是被配置以直接接合至第二元件的非導電區域，並且所述元件的所述接觸墊是被配置以直接接合至所述第二元件的接觸墊。
本發明之另一態樣為一種具有接觸表面之元件，所述元件包括：非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及接觸墊，其形成在所述凹處中，所述接觸墊包含第一導電材料以及第二導電材料，所述第一導電材料具有之單位晶胞尺寸是大於所述第二導電材料的單位晶胞尺寸，所述第一導電材料具有之熱膨脹係數是大於所述第二導電材料的熱膨脹係數，其中所述非導電區域是被配置以直接接合至第二元件的非導電區域，並且所述元件的所述接觸墊是被配置以直接接合至所述第二元件的接觸墊。
本發明之另一態樣為一種具有接觸表面之元件，所述元件包括：非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及接觸墊，其形成在所述凹處中，所述接觸墊包含粗糙化的接觸表面，其中所述非導電區域被配置以直接接合至第二元件的非導電區域，並且所述元件的所述接觸墊被配置以直接接合至所述第二元件的接觸墊。
本發明之另一態樣為一種接合結構，其包括：第一元件包括具有凹處的第一非導電區域、以及被設置在所述凹處中的導電的接觸特點導電接觸特性，所述導電的接觸特點導電接觸特性包括第一導電材料以及第二導電材料；以及第二元件，其直接接合至所述第一元件的所述非導電區域；其中所述導電的接觸特點導電接觸特性是包括單位晶胞，而所述單位晶胞大於所述第一導電材料或所述第二導電材料的單位晶胞之單位晶胞。
本揭露內容是描述控制例如是微電子元件的元件中的導電的墊的金屬晶粒生長及膨脹的方法。在此揭露的各種實施例可以有利於直接的金屬接合，例如是直接的混合接合。例如，兩個或多個半導體元件(例如整合的裝置晶粒、晶圓、等等)可以彼此堆疊或接合到彼此以形成一接合結構。一元件的導電的接觸墊可以電連接至另一元件的對應的導電的接觸墊。任何適當數量的元件都可以堆疊在所述接合結構中。在此所述的方法及焊墊結構在其它背景中也可能是有用的。
在某些實施例中，所述元件是在無黏著劑下直接接合至彼此。在各種的實施例中，一第一元件的一非導電的(例如，半導體或無機介電質)材料可以在無黏著劑下直接接合至一第二元件的一對應的非導電的(例如，半導體或無機介電質)場區域。在各種的實施例中，所述第一元件的一導電的區域(例如，一金屬墊)可以在無黏著劑下直接接合至所述第二元件的一對應的導電的區域(例如，一金屬墊)。所述非導電材料可被稱為所述第一元件的一非導電的接合區域或接合層。在某些實施例中，所述第一元件的非導電材料可以利用接合技術，在無黏著劑下直接接合至所述第二元件的對應的非導電材料，其利用至少在美國專利號9,564,414；9,391,143；以及10,434,749中揭露的直接接合的技術，所述美國專利的每一個的整體內容是以其整體並且為了所有的目的而被納入在此作為參考。在其它應用中，在一接合結構中，一第一元件的一種非導電材料可以直接接合至一第二元件的一種導電材料，使得所述第一元件的一種導電材料是與所述第二元件的一種非導電材料密切地配接。
在各種的實施例中，直接的接合可以在無介於中間的黏著劑下加以形成。例如，半導體或介電質接合表面可被研磨至高度的平滑度。所述接合表面可被清洗及曝露到電漿及/或蝕刻劑以活化所述表面。在某些實施例中，所述表面可以在活化之後或是在活化期間(例如，在所述電漿及/或蝕刻製程期間)利用一物種來終止。在不受限於理論下，在某些實施例中，所述活化製程可被執行以斷開在所述接合表面的化學鍵，並且所述終止製程可以在所述接合表面提供額外的化學物種，其改善在直接的接合期間的接合能量。在某些實施例中，所述活化及終止是在同一步驟中提供，例如是一電漿或濕式蝕刻劑來活化及終止所述表面。在其它實施例中，所述接合表面可被終止在一個別的處理中，以提供所述額外的物種以用於直接的接合。在各種的實施例中，所述終止物種可包括氮。再者，在某些實施例中，所述接合表面可被曝露到氟。例如，可能有一或多個氟峰靠近層及/或接合介面。因此，在所述直接接合結構中，在兩個非導電材料之間的接合介面可包括一具有較高氮含量的非常平順的介面及/或在所述接合介面的氟峰。活化及/或終止處理的額外的例子可見於整個美國專利號9,564,414；9,391,143；以及10,434,749中，所述美國專利的每一個的整體內容是以其整體且為了所有的目的而被納入在此作為參考。
在各種的實施例中，所述第一元件的導電的接觸墊亦可以直接接合至所述第二元件的對應的導電的接觸墊。例如，一直接的混合接合技術可被利用以沿著一包含如上所述製備的共價直接接合的介電質至介電質的表面的接合介面來提供導體至導體的直接接合。在各種的實施例中，所述導體至導體(例如，接觸墊至接觸墊)的直接接合以及所述介電質至介電質的混合接合可以利用至少在美國專利號9,716,033以及9,852,988中所揭露的直接接合技術來形成，所述美國專利的每一個的整體內容是以其整體且為了所有的目的而被納入在此作為參考。在此所述的接合結構對於不具有非導電區域接合的直接的金屬接合、或是對於其它接合技術亦可以是有用的。
在某些實施例中，如上所解說的，無機介電質接合表面可被製備並且在無介於中間的黏著劑下直接接合至彼此。導電的接觸墊(其可被非導電的介電質場區域所圍繞)亦可以在無介於中間的黏著劑下直接接合至彼此。在某些實施例中，所述個別的接觸墊可以是凹陷到低於所述介電質場或非導電的接合區域的外部表面(例如，上表面)，例如是凹陷小於30nm、小於20nm、小於15nm、或是小於10nm、例如凹陷在一2nm至20nm的範圍內、或是在一4nm至10nm的範圍內。在某些實施例中，所述非導電的接合區域可以在室溫無黏著劑下直接接合至彼此，並且經接合的結構接著可加以退火。在退火之際，所述接觸墊可以相對所述非導電的接合區域而擴張並且彼此接觸，以形成一金屬到金屬的直接接合。有利的是，例如是由加州聖荷西Adeia所販售的Direct Bond Interconnect或DBI ®技術的混合接合技術的使用可以致能高密度的墊橫跨所述直接接合介面的連接(例如，用於一般的陣列的小或細微的間距)。在各種的實施例中，所述接觸墊可包括銅，儘管其它金屬可能是適當的。
因此，在直接的接合製程中，一第一元件可以在無介於中間的黏著劑下直接接合至一第二元件。在某些配置中，所述第一元件可包括一單粒化的元件，例如是一單粒化的整合的裝置晶粒。在其它配置中，所述第一元件可包括一載體或基板(例如，一晶圓)，其包含複數個(例如，數十個、數百個、或是更多個)裝置區域，當被單粒化時，其形成複數個整合的裝置晶粒。類似地，所述第二元件可包括一單粒化的元件，例如一單粒化的整合的裝置晶粒。在其它配置中，所述第二元件可包括一載體或基板(例如，一晶圓)。
如同在此所解說的，所述第一元件及所述第二元件可以在無黏著劑下直接接合至彼此，其不同於一沉積製程。所述第一元件及所述第二元件於是可以包括非沉積的元件。再者，不同於沉積的層，直接接合結構可能沿著其中存在奈米空孔的接合介面包含一缺陷區域。所述奈米空孔可能是由於所述接合表面的活化(例如，曝露到電漿)而形成的。如上所解說的，所述接合介面可能包含來自所述活化及/或上一個化學處理製程的材料濃度。例如，在利用氮電漿於活化的實施例中，一氮峰可被形成在所述接合介面。在利用氧電漿於活化的實施例中，一氧峰可被形成在所述接合介面。在某些實施例中，所述接合介面可包括氮氧化矽、氮碳氧化矽、或是碳氮化矽，其中在所述接合介面處存在的氮位準是指出在直接的接合之前所述元件中的至少一個的氮終止。在某些實施例中，氮以及氮相關部分可以不存在於所述接合介面。如同在此所解說的，所述直接的接合可包括一共價鍵，其是比凡得瓦鍵強的。所述接合層亦可包括研磨的表面，其被平坦化至高度的平滑度。
在各種的實施例中，在所述接觸墊之間的金屬至金屬的接合可以連結，使得銅晶粒橫跨所述接合介面而生長到彼此中。在某些實施例中，所述銅可以使得晶粒沿著111晶面垂直地被定向，以獲得橫跨所述接合介面的改善的銅擴散。在某些實施例中，在所述導電材料中的111晶面的錯向可以是在一相對於從所述導電材料的表面的垂直的方向±30°的範圍內。在某些實施例中，所述晶體錯向可以是在相對於所述垂直的方向±20°的範圍內、或是在±15°的範圍內。所述接合介面可以實質完全延伸至所述接合的接觸墊的至少一部分，使得在或是接近所述接合的接觸墊的所述非導電的接合區域之間實質沒有間隙。在某些實施例中，一阻障層可被設置在所述接觸墊之下(例如，其可包含銅)。然而，在其它實施例中，在所述接觸墊之下可以沒有阻障層，例如是如同在美國專利號11,195,748中所敘述的，所述美國專利案是以其整體且為了所有的目的而被納入在此作為參考。
用於形成所述金屬至金屬的直接接合的退火溫度以及退火持續時間可能會影響熱預算藉由所述退火的消耗。降低所述退火溫度及/或退火持續期間以最小化所述熱(能量)預算的消耗可能是所期望的。原子沿著所述111晶面(＜111＞)的表面擴散可以是比沿著所述100或110晶面快3到4個數量級。再者，相較於習知的後段製程(BEOL)的銅，一具有沿著111晶面而被定向的晶粒的金屬(例如，Cu)可以具有一較高的表面遷移率。再者，低溫的直接金屬至金屬的接合是藉由在Cu的111平面上的較高的潛變(creep)率以及所述導電的墊的表面的重建來致能的。因此，在所述接合表面上具有所述111晶面可以是有利的，以便於縮短用於直接的接合(例如，直接的混合接合)的退火時間及/或降低所述退火溫度。尤其在較低的溫度下，具有所述111晶面的優點可以是顯著的，因為當所述退火溫度被降低時，金屬表面擴散(例如，Cu表面擴散)也慢下來。於是，在此揭露的各種實施例中，一晶體結構可以使具有111紋理的晶粒優先垂直或平行於所述接合表面而被定向，以在直接的接合期間強化金屬擴散(例如，銅擴散)。在某些實施例中，在所述導電材料中的111晶面的錯向可以是在相對所述導電材料的表面的垂直方向±30°的一範圍內。在某些實施例中，所述晶體錯向可以是在相對所述垂直方向±20°的一範圍內、或是在±15°的一範圍內。
一金屬層可以利用被選擇來電鍍一銅(Cu)層的製程來加以形成，其具有在所述111晶體方位的Cu。所述Cu層可以從一非超填充或超填充的電鍍浴來沉積，例如其利用被選擇來最佳化在所述基板中的空孔(例如，穿孔、溝槽)的有效率填充的電鍍化學法，而不是最佳化在直接的混合接合期間發生的直接的金屬至金屬的接合。在以下敘述的後續的金屬處理可以使得後續的接合變得容易，因而任何所期望的電鍍化學法都可被利用以對於例如是在以上所指出的填充的其它考量最佳化。所述沉積或塗覆的金屬層的微結構(例如，晶粒尺寸)可以例如藉由一退火步驟來穩定化，所述退火步驟是和之後發生的所述直接的混合接合的退火步驟分開的。
如上所述，所述接觸墊可以相對所述非導電的接合區域膨脹並且彼此接觸以形成一金屬到金屬的直接的接合。在退火期間充分的膨脹可以有助於成功的金屬到金屬的接合。例如，所述接觸墊的膨脹可以主要是藉由所述接觸墊的一材料(例如，銅)相對於所述非導電的接合區域的熱膨脹所造成的。在某些實施例中，藉由明智地利用一種具有一原子單位晶胞相對大於例如銅的單位晶胞的材料來形成所述接觸墊，用於接合所述接觸墊的接合溫度(例如，退火溫度)可被降低。所述接觸墊的單位晶胞尺寸增加至少可以部分使得所述接觸墊膨脹。所述單位晶胞尺寸可被稱為一種材料的原子晶胞在室溫、在海平面或大氣壓力的體積。所述室溫可以是約25°C，並且所述海平面或大氣壓力可以是約101325Pa或760mmHg。所述單位晶胞是一晶格的最小部分，其展示所述整個晶體的三維的圖案。例如，在室溫在大氣壓力下，鈷具有10.913Å 3的單位晶胞尺寸，鈦具有34.714Å 3的單位晶胞尺寸，鎳具有10.722Å 3的單位晶胞尺寸，並且矽具有40.888Å 3的單位晶胞尺寸。某些接觸墊材料可以具有比其它更低的熱膨脹率，並且某些接觸墊材料可能比其它更昂貴、或是不適合用於直接的接合。在此揭露的各種實施例是使用兩個或多個不同類型的導電材料以用於形成所述接觸墊，藉此在相當低的材料成本以及相當低的熱預算下提供在接觸墊之間的充分的直接的接合。例如，一接觸墊可包括兩個或多個類型的導電材料，其提供比所述類型的導電材料中之一增大的熱膨脹以提供此種充分的直接的接合。
圖1A是根據一實施例的包含兩個元件(例如，一第一元件2以及一第二元件3)的結構1在退火之前的概要橫截面側視圖。圖1B是根據一實施例的接合結構1'(在退火之後的圖1A的結構1)的概要橫截面側視圖。
所述第一元件2可包括一非導電區域10(例如，一非導電或介電質場區域)、一阻障層12、以及一接觸墊或導電特性14。所述接觸墊14可包含一第一導電材料16以及一第二導電材料18。類似地，所述第二元件3可包括一非導電區域20(例如，一非導電或介電質場區域)、一阻障層22、以及一接觸墊或導電特性24。所述接觸墊24可包含一第一導電材料26以及一第二導電材料28。所述第一元件2以及所述第二元件3可以沿著一接合介面30來彼此接合。在某些實施例中，所述非導電區域10以及所述非導電區域20可以在無介於中間的黏著劑下直接接合到彼此。在某些實施例中，所述第一元件2的第二導電材料18以及所述第二元件3的第二導電材料28可以在無介於中間的黏著劑下直接接合到彼此。儘管，在所舉例說明的實施例中，所述結構1以及所述接合結構1'是包含相同的元件2、3，但是所述結構1、1'在某些實施例中可以具有接合在一起的不同的元件。
所述阻障層12可被設置在所述非導電材料10與所述接觸墊14之間。在某些實施例中，所述阻障層12可以隔離所述非導電材料10、20以及所述接觸墊14、24，以便於避免或減輕所述導電材料16、18、26、28擴散到所述非導電材料10、20中。在某些實施例中，所述阻障層12可包括一濺鍍的鈷層。
在某些實施例中，所述第一導電材料16的熱膨脹率、體積增加率、及/或單位晶胞尺寸可以是大於所述第二導電材料18的熱膨脹率、體積增加率、及/或單位晶胞尺寸。所述第一導電材料16及第二導電材料18的某些材料特徵，例如是所述熱膨脹率、所述體積增加率、以及所述單位晶胞尺寸可能會根據周圍的條件而改變。例如，所述第一導電材料16及第二導電材料18的材料特徵可能根據溫度或壓力而改變。本領域技術人員將會理解到當沒有指明條件時，所述周圍的條件是在室溫、在海平面。當兩個或多個材料的特徵在此比較時，所述材料的特徵是在相同的條件下比較的。
在某些實施例中，所述第一導電材料16是具有相對於所述第二導電材料18、或是在所述第一導電材料16及第二導電材料18之下的一後段製程(BEOL)層(未顯示)的一種材料的體積增加率的至少10%的體積增加率。例如，所述第一導電材料16可以具有相對於所述第二導電材料18、或是在所述第一導電材料16及第二導電材料18之下的一後段製程(BEOL)層(未顯示)的一種材料的體積增加率的10%到500%之間、10%到275%之間、50%到500%、或50%到275%之間的範圍內的體積增加率。在某些實施例中，所述第一導電材料16的單位晶胞尺寸可以是至少1.3倍大於所述第二導電材料18的單位晶胞尺寸。例如，所述第一導電材料16的單位晶胞尺寸可以是至少1.5、2、3或5倍大於所述第二導電材料18的單位晶胞尺寸。在某些實施例中，所述第一導電材料16可包括一金屬矽化物或是一形成合金的金屬。某些用於所述第一導電材料16的範例的材料例如可見於圖3-4中。在某些實施例中，在一特定的溫度退火之際，形成在所述第一導電材料16與所述第二導電材料18之間的一合金的體積膨脹可以是至少10%高於所述第一導電材料16或是所述第二導電材料18的體積膨脹。此外，進一步的實施例可以具有一元件，其包括一或多個BEOL層。所述BEOL層可包括金屬化層(內嵌在絕緣層中的導電線路)，其是形成(例如，沉積)在所述元件1、2的阻障的一背側之上。例如，所述金屬化層可以直接形成在所述阻障的背側之上，以便於接觸所述阻障。在某些實施例中，所述BEOL層可包含多個層，並且所述BEOL層的一最上面的層可包括一接合層。所述第一導電特性或是第二導電特性的所述接合層(所述導電材料18、28)的體積膨脹是至少10%高於在所述接合層之下的BEOL層的體積膨脹。如同在此所揭露的選擇所述第一導電材料16及第二導電材料18的材料對於在相當低的材料成本以及相當低的熱預算下在接觸墊14、24之間提供充分的直接的接合而言可能是重要的。
在某些實施例中，所述第一導電材料16可被埋入所述第二導電材料18之下(例如，至少部分被設置在其之下)。例如，所述第一導電材料16可以完全被埋入在所述第二導電材料18之下。例如，如同在圖1B中所示，所述第一導電材料16可以完全被封入在所述阻障層12與所述覆蓋的第二導電材料18之間的一空間中。在某些實施例中，所述第一導電材料16以及所述第二導電材料18可以彼此結合以形成一合金。所形成的合金的熱膨脹率或單位晶胞尺寸可以是大於前驅物材料(所述第一導電材料16或18)的熱膨脹或單位晶胞尺寸。在某些其它實施例中，所述第一導電材料16以及所述第二導電材料18可以不和彼此結合。
在某些實施例中，所述第一導電材料16可以在所述接觸墊14的一接觸表面上露出。在某些實施例中，選擇所述第二導電材料18、28的一種材料是與準備用於直接接合的化學機械研磨(CMP)製程相容的可以是有利的。一種具有在所述研磨製程期間並不造成過度髒污或凹陷的硬度的材料可以是一CMP相容的材料。因為所述第一導電材料16、26是被嵌入在所述第二導電材料18、28之下，因此所述第一導電材料16、26可以是、或者可以不是與CMP製程相容的。
所述第一導電材料16的厚度可以是比所述第二導電材料18的厚度更薄的。所述第一導電材料16、26的厚度可以是至少部分由所述第一導電材料16、26的材料的膨脹率、以及在退火之前的所述接觸墊14、24之間的間隙所決定的。在某些實施例中，根據所述凹處的深度，所述第一導電材料16、26的厚度可以是在例如20nm至20000nm、30nm至17500nm、40nm至15000nm、50nm至10000nm、50nm至7000nm、或是50nm至500nm的一範圍內。從這些範圍選擇所述第一導電材料16、26的厚度可以有助於在相當低的材料成本以及相當低的熱預算下提供在接觸墊14、24之間充分的直接的接合。
圖2A-2E是展示根據一實施例的在形成一接合結構1'的一製程中的各種步驟的概要橫截面圖。在圖2A，一凹處19可被形成在一非導電材料10中。在某些實施例中，所述凹處19可以藉由所述非導電材料10的選擇性蝕刻來加以形成。在圖2B，一阻障層12以及一第一導電材料16可被設置在所述凹處19中。所述第一導電材料16可包括複數個構成的元件16a、16b。例如，所述阻障層12以及所述第一導電材料16可以是由原子層沉積(ALD)、濺鍍及電鍍或是其之組合所提供的。所述電鍍步驟可包括無電或電解的沉積。所述第一導電材料16的至少一部分可以藉由例如一蝕刻(例如，乾式或濕式蝕刻)製程及/或一微影製程來加以移除。在圖2C，在某些實施例中，一第二阻障層13可以在所述凹處中被設置在所述第一導電材料16之上。在某些實施例中，所述第一導電材料16可被封入在所述第一阻障層12及第二阻障層13之間。在其它實施例中，沒有第二阻障13可被設置(參見圖1A)。在圖2D，一第二導電材料18可被設置。所述非導電材料10的一表面及/或所述第二導電材料18的一表面可以藉由例如CMP而被研磨，以製備所述元件來用於直接接合至另一元件。在某些實施例中，在研磨所述非導電材料10的表面及/或所述第二導電材料18的表面之後，所述第二導電材料18的表面可以是相對於所述非導電材料10的表面凹陷的。在圖2E，所述元件可以直接接合(例如，直接的混合接合)至另一元件。所述元件可以在藉由已知的方法來清洗及活化所述元件的一或兩者的接合表面之後直接接合。例如，所述活化製程可包括清洗所述元件的接合表面中的至少一個以移除非所要的微粒、及/或使所述接合表面曝露到一或多個電漿處理、沖洗及乾燥所述接合表面。一用於所述沖洗的沖洗溶劑可包括去離子(DI)水或低分子量乙醇。所述元件的非導電材料可以直接接合到所述另一元件的一非導電材料。在接合所述兩個元件的非導電材料之後，所述結構可以在一較高溫下退火，以將所述第二導電材料接合至所述另一元件的一接觸墊。在某些實施例中，所述第一導電材料16例如可以和所述第一及/或第二阻障層12、13形成一合金，其具有大於所述第二導電材料18的單位晶胞尺寸之單位晶胞尺寸。例如，所述合金可包括銅鋅合金、鎂合金、或矽化鈷合金。
圖3及4是展示可被利用於圖1A及1B中描繪的接觸墊14、24的各種材料的材料性質。在圖3中所示的合金體積的增加是在圖3中表列的矽化物合金的每一個相較於銅的合金體積增加率。在圖3中表列的矽化物合金可以是所述第一導電材料16、26的例子。在圖4中表列的材料可以是所述第一導電材料16、26的例子。在某些實施例中，黃銅、青銅或鎘銅合金可以從包含合適的錯合劑的鹼性浴中電鍍到鑲嵌凹處中。如同在圖3中所示，所述第一導電材料16、26可包括銅、鈦、鎳、黃銅、鎂、錳、鋅、錫、青銅或鎘。有利的是，所述內嵌的第一導電材料16、26的納入可以充分降低所述退火溫度以在相對的墊之間(例如，在相對的第二導電材料18、28之間)造成金屬膨脹以及直接的電性接觸。所述第一導電材料16、26相較於所述第二導電材料18、28的增大的膨脹特徵可以促進在較低溫度下的改善的直接接合良率，同時亦提供所述第二導電材料18、28的與準備用於直接接合的CMP相容的一表面。
在其中所述第一導電材料16、26包括鎳(Ni)並且所述第二導電材料18、28包括矽(Si)的某些實施例中，一矽化鎳(Ni 2Si)層可以形成。針對於在接合之前的一具有2µm厚度的元件以及一20nm的接觸凹處，根據矽化鎳的533%體積膨脹，所述矽化鎳層的厚度可以是27nm或更大的，以在無熱膨脹係數(CTE)的膨脹下補償所述凹處。在凹處中的一變化(ΔL)、一體積膨脹(V1)、以及一層厚度(L1)之間的關係可以藉由以下的方程式(方程式1)來表示，並且被展示在以下的表(表1)中。 ΔL= ( *L1  (方程式1)
材料 V1 L1 ΔL
Ni 2Si 533% 27 nm 20 nm
表1
在某些實施例中，所述第一導電材料16、26可包括銅(Cu)，並且所述第二導電材料18、28可包括鎂(Mg)。相較於在所述接觸墊中只包含銅，在一接觸墊中包含銅及鎂的組合可以致能降低用於接合所述接觸墊至另一元件的一對應的墊的退火溫度。例如，在某些條件下，所述退火溫度可被降低約125°C。以下的表(表2)是展示在一銅墊(所述第一導電材料及第二導電材料都包括銅)與一包含50%銅及50%鎂的多層的墊(所述第一導電材料包括鎂並且所述第二導電材料包括銅)的某些參數之間的比較。
參數 Cu Cu+Mg
17 17
17 (Cu) 26 (Mg)
1 um 1um
1 um 1 um
600C 475C
20 nm 20 nm
表2
在表2中，α Cu是代表銅的CTE，α 1是代表所述第一導電材料的CTE，L Cu是代表所述銅層(所述第二導電材料)的厚度，L 1是代表所述第二導電材料的厚度，ΔT是代表在相對於25°C的原始溫度的溫度上的變化，並且ΔL是代表凹處在退火之前及之後的變化。在這些參數之間的關係可以藉由以下的方程式(方程式2)來表示： ΔL= (α CuL Cu+ α 1L 1) ΔT  (方程式2)。
圖5是根據一實施例的包含一第一元件5以及一第二元件6的一結構4在退火之前的概要橫截面側視圖。圖6是根據一實施例的一接合結構4'(在退火圖5的結構4之後)的概要橫截面側視圖。除非另有指出，否則在圖5及6中所示的構件可以是和圖1A及1B的相似構件相同或大致類似的。
所述第一元件5可包括一非導電區域10、一阻障層12、以及一接觸墊或導電特性44。所述接觸墊44可包含一第一導電材料46、一第一層48a的第二導電材料以及一第二層48b的第二導電材料。在某些實施例中，所述第一導電材料46可以垂直地被夾設在所述第一層48a與所述第二層48b之間。類似地，所述第二元件6可包括一非導電區域20、一阻障層22、以及一接觸墊或導電特性54。所述接觸墊54可包含一第一導電材料56、一第一層58a的第二導電材料以及一第二層58b的第二導電材料。所述第一元件5以及所述第二元件6可以沿著一接合介面30來接合(例如，直接的混合接合)至彼此。在某些實施例中，所述非導電區域10以及所述非導電區域20可以在無介於中間的黏著劑下直接接合到彼此。在各種的實施例中，所述第一導電材料46、56可包括一合金元素(例如，一合金金屬)，當被退火時，其是和所述第二導電材料形成一金屬合金。例如，所述第一導電材料46、56可包括鋅(Zn)、鈹(Be)、鈀(Pd)、鋁(Al)或類似的材料。所述退火製程可以將所述接觸墊44、54形成為一不同的形式，藉此界定接觸墊44'、54'。例如，所述第一導電材料46、56、一第一層48a、58a、以及一第二層48b、58b可以至少部分地形成一合金60、62。在退火圖5的結構4之後，所述接觸墊44'以及所述接觸墊54'可以膨脹以便於接觸彼此並且亦形成一金屬的合金。當所述合金60、62是在用於接合所述接觸墊44'以及所述接觸墊54'的退火之前形成時，所述合金60、62可以是與一準備用於直接接合的CMP製程相容的。在某些實施例中，所述接觸墊44'以及所述接觸墊54'可以在無介於中間的黏著劑下直接接合到彼此。在某些實施例中，所述接觸墊44'以及所述接觸墊54'可包括所述合金元素的一梯度(例如，所述第一導電材料46、56的一梯度)。在所舉例說明的實施例中，所述結構4以及所述接合結構4'是包含相同的元件5、6，但是在其它實施例中，一結構4可以具有接合在一起的不同的元件。在某些實施例中，藉由接合所述元件5及6所形成的合金60、62的電阻率可以是高於在所述接合層之下的一BEOL層的一材料的電阻率不到20倍、不到15倍、不到10倍、或是不到5倍。例如，所述合金60、62可包含一較低電阻率的金屬(例如，鎳)，而所述BEOL層的材料可包含一較高電阻率的金屬(例如，銅)。
圖7是展示所述第一導電的元件的範例的材料。圖7亦展示各種金屬結合銅的材料特徵。一墊的體積膨脹可以藉由以下的方程式(方程式3)而被計算出： 體積膨脹 = (方程式3)。
例如，當銅鋅合金(Cu 3Zn)應用於方程式3時，其可被表示為以下： 體積膨脹(Cu 3Zn) = (方程式4)。
圖8A是根據一實施例的一元件7的概要橫截面側視圖。圖8B是在退火圖8A的元件7之後的元件7'的概要橫截面側視圖。除非另有指出，否則在圖8A及8B中所示的構件可以是和圖1A、1B、5及6的相似構件相同或大致類似的。
所述元件7可包括一非導電區域10、一阻障層12、以及一接觸墊或導電特性64。所述接觸墊64可包含一第一導電材料66、一第一層68a的一第二導電材料以及一第二層68b的所述第二導電材料。在某些實施例中，所述第二層68b可被省略。所述第一導電材料66以及所述第二導電材料(所述第一層68a以及所述第二層68b)可被選擇以便於增加一合金的導電特性70的一表面在退火期間的粗糙度。所述第一導電材料66可被設置在或接近所述接觸墊64的一接觸表面。在某些實施例中，所述第一導電材料66可被設置在所述接觸墊64的厚度的從其接觸表面的25%之內。
在某些實施例中，所述第一導電材料66可包括一合金材料。在某些實施例中，所述第一導電材料66可包括六方晶體結構，並且所述第二導電材料(所述第一層68a以及所述第二層68b)可包括面心立方結構。例如，所述第一導電材料66可包括鈦，並且所述第二導電材料(所述第一層68a以及所述第二層68b)可包括銅。在退火所述元件7之後，所述接觸墊64可以形成正交晶體結構。當所述正交晶體結構被形成時，所述接觸墊64的表面粗糙度可以增加。所述接觸墊64'可以由於所述正交晶體結構的形成而包括尖刺或晶鬚。元件7的合金的導電特性70的表面的表面粗糙度可以是在3nm到100nm之間、或是在3nm到50nm之間的範圍內。所述合金的導電特性70的表面粗糙度可以是高於所述非導電區域的一接合表面的粗糙度，而接合表面的粗糙度可以是小於1nm並且較佳的是小於0.5nm。在高溫下接合具有相對粗糙的表面形態的所述合金的導電特性70是誘發一對應的導電特性，以更有效率地橋接在所述導電特性之間的凹處。所述凹處的橋接是起始在相對的元件上的金屬導電特性之間的物理接觸(在較低的溫度下)，以在較低溫度下促進冶金接合。
圖9A-9F是展示根據一實施例的在形成接合結構9的製程中的各種步驟的概要橫截面圖。在圖9A，一凹處19可被形成在一非導電材料10中。在某些實施例中，所述凹處19可以藉由選擇性的蝕刻來加以形成。在圖9B，一阻障層12、一第一導電材料66、以及一第二導電材料(例如，第一層68a及第二層68b)可被設置在所述凹處19中並且至少部分在所述非導電材料10的一表面之上。例如，所述第一導電材料66以及所述第二導電材料(所述第一層68a及第二層68b)可以藉由濺鍍、電鍍或是每個的組合來提供。在圖9C，所述非導電材料10及/或所述第二層68b的所述第二導電材料的一表面可以藉由例如CMP而被研磨以定義一元件(例如，一第一元件7)。在某些實施例中，所述第二層68b可以是相對於所述非導電材料10的表面凹陷的。在圖9D，在完全地準備所述第一元件7及第二元件8的表面中的至少一個用於接合(例如，直接的混合接合)之後，所述元件(所述第一元件7)可以接合到另一元件(一第二元件8)。所述第一元件7'的非導電材料10可以直接接合到所述第二元件8的一非導電材料82。在接合所述兩個元件7、8的非導電材料10、82之後，所述結構可被退火以將所述第二導電材料68b接合至所述第二元件8的一接觸墊80。在所述接合製程期間，所述第一導電材料66以及所述第二導電材料(所述第一層68a及第二層68b)可以至少部分地形成一合金以定義所述合金的導電特性70。在圖9D，奈米尺度粗糙化的表面、尖刺、突出部或晶鬚可以形成在所述元件7、8的合金的導電特性70及/或接觸墊80的接觸表面上。第一元件7或第二元件8的導電材料的奈米尺度粗糙化的接合表面可以藉由明智的選擇具有用於如上所述的第一導電材料66以及第二導電材料(所述第一層68a及第二層68b)的不同的晶格對稱性的材料來加以形成。例如，其它已知的方法是施加乾式或濕式蝕刻劑以選擇性地非常些微蝕去第一元件7或第二元件8的導電材料的晶粒邊界的一部分。圖9E是展示在高溫下接合所述第一元件7及第二元件8之後的一第一時間期間之後的圖9D的接合結構9。所述元件7、8的接觸墊可以隨著時間過去擴散至彼此。在所述第一段時間期間，所述奈米尺度粗糙化的表面、尖刺、突出部或晶鬚在某些實施例中可被觀察到。圖9F是展示在接合所述第一元件7及第二元件8後的一第二時間期間之後的圖9E的接合結構9。所述第二時間期間是大於所述第一段時間期間。在所述第二時間期間之後，在某些實施例中可能看不見所述奈米尺度粗糙化的表面、尖刺、突出部或晶鬚。在某些其它實施例中，在所述第二時間期間之後，所述奈米尺度粗糙化的表面、尖刺、突出部或晶鬚可被觀察到。
在某些實施例中，在此揭露的一接合結構可包括在一元件的一接觸墊與另一元件的一接觸墊之間的一空孔。在所述空孔中的一氣體可以膨脹以將所述接觸墊的一材料推向一內表面。
在一特點中，一種具有一接觸表面之元件被揭示。所述元件可包含一非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的一凹處、以及一接觸墊，其形成在所述凹處中。所述接觸墊包含一第一導電材料以及一第二導電材料。所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸。所述第一導電材料是一金屬合金材料。所述非導電區域是被配置以直接接合至一第二元件的一非導電區域，並且所述元件的所述接觸墊是被配置以直接接合至所述第二元件的一接觸墊。
在一實施例中，所述第一導電材料的所述單位晶胞尺寸是至少1.3倍大於所述第二導電材料的所述單位晶胞尺寸。
在一實施例中，所述元件進一步包含一阻障層，其沿著所述凹處的表面保形地被設置。
在一實施例中，所述第一導電材料是被設置在所述凹處的一底表面與所述第二導電材料之間。
在一實施例中，所述第一導電材料是完全地埋入在所述第二導電材料之下。
在一實施例中，所述第一導電材料並未被露出。
在一實施例中，所述第二導電材料是銅。
在一實施例中，所述第一導電材料具有小於230°C的特徵形成溫度。所述第一導電材料可以具有小於130°C的特徵形成溫度。
在一實施例中，所述第一導電材料是一金屬矽化物。所述金屬矽化物可包含鎳、鈦或鈷。
在一實施例中，所述第一導電材料包含鋅、鈦或鎳。
在一實施例中，所述第二導電材料包含面心立方結構，並且所述第一導電材料包含六方晶體結構。所述第二導電材料可包含銅，並且所述第一導電材料可包含鈦。所述第一導電材料的電阻率可以是大於所述第二導電材料的電阻率。所述第一導電材料的電阻率可以是小於所述第二導電材料的電阻率的40倍。所述第一導電材料的電阻率可以是小於所述第二導電材料的電阻率的20倍。所述第二導電材料的厚度可以是大於所述第一導電材料的厚度。
在一實施例中，第一導電材料是一化學機械研磨相容的材料。
在一特點中，一種具有一接觸表面之第一元件被揭示。所述第一元件可包含一非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的一凹處、以及一接觸墊，其形成在所述凹處中。所述接觸墊包含一金屬以及一金屬矽化物。所述金屬矽化物具有大於所述金屬的單位晶胞尺寸之單位晶胞尺寸。所述非導電區域是被配置以直接接合至一第二元件的一非導電區域，並且所述金屬是被配置以直接接合至所述第二元件的一接觸墊。
在一實施例中，所述第一元件進一步包含一阻障層，其沿著所述凹處的表面保形地被設置。
在一實施例中，所述金屬矽化物是被設置在所述凹處的一底表面與所述金屬之間。
在一實施例中，所述金屬矽化物是完全地埋入在所述金屬之下。
在一實施例中，所述金屬並未被露出。
在一實施例中，所述金屬是銅。
在一實施例中，所述金屬矽化物是一金屬合金材料。
在一實施例中，所述金屬矽化物具有小於230°C的特徵形成溫度。
在一實施例中，所述金屬矽化物包含鎳、鈦或銅。
在一實施例中，所述金屬矽化物的電阻率是大於所述金屬的電阻率。所述金屬矽化物的電阻率可以是小於所述金屬的電阻率的40倍。所述金屬矽化物的電阻率可以是小於所述金屬的電阻率的20倍。
在一實施例中，所述金屬的厚度是大於所述金屬矽化物的厚度。
在一實施例中，所述金屬以及所述金屬矽化物並不與彼此反應。
在一實施例中，所述金屬包含銅，並且所述金屬矽化物包含鋅。
在一實施例中，所述金屬矽化物是一化學機械研磨相容的材料。
在一特點中，一種接合結構被揭示。所述接合結構可包含一第一元件，其具有一第一非導電區域以及一第一導電特性、以及一第二元件，其具有一直接接合至所述第一非導電區域的第二非導電區域、以及一直接接合至所述第一導電特性的第二導電特性，以定義一接合的導電的接點。所述接合的導電的接點包含一第一導電材料以及一第二導電材料。所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸。所述第一導電材料是一包括所述第二導電材料的合金。
在一實施例中，所述接合的導電的接點包含合金元素的梯度。
在一特點中，一種接合結構被揭示。所述接合結構可包含一第一元件，其具有一第一非導電區域以及一第一導電特性、以及一第二元件，其具有一直接接合至所述第一非導電區域的第二非導電區域、以及一直接接合至所述第一導電特性的第二導電特性，以定義一接合的導電的接點。所述接合的導電的接點包含一第一導電材料以及一第二導電材料。所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸。所述第一導電特性包含一金屬矽化物。
在一實施例中，所述第一元件進一步包含在所述第一非導電區域與所述第一導電特性之間的一阻障層。
在一實施例中，所述金屬矽化物包含鎳、鈦或銅。
在一特點中，一種接合結構被揭示。所述接合結構可包含一第一元件，其具有一第一非導電區域以及一第一導電特性、以及一第二元件，其具有一直接接合至所述第一非導電區域的第二非導電區域、以及一直接接合至所述第一導電特性的第二導電特性，以定義一接合的導電的接點。所述接合的導電的接點包含一導電材料以及一合金元素。所述合金元素的量是透過所述接合的導電的接點的厚度來變化的。
在一實施例中，所述第一元件進一步包含在所述第一非導電區域與所述第一導電特性之間的一阻障層。
在一實施例中，所述第一導電特性包含一金屬矽化物。所述金屬矽化物可包含鎳、鈦或銅。
在一實施例中，所述接合的導電的接點包含一正交晶體結構。
在一實施例中，所述接合的導電的接點具有之單位晶胞尺寸是大於所述導電材料的單位晶胞尺寸。
在一特點中，一種接合結構被揭示。所述接合結構可包含一第一元件，其具有一第一非導電區域以及一第一導電特性、以及一第二元件，其具有一直接接合至所述第一非導電區域的第二非導電區域、以及一直接接合至所述第一導電特性的第二導電特性，以定義一接合的導電的接點。所述接合的導電的接點包含一比所述第一導電特性低的對稱性晶體結構。
在一實施例中，所述接合的導電的接點包含一正交或六方晶體結構。
在一實施例中，所述接合的導電的接點包含合金元素的梯度。
在一實施例中，所述第一元件進一步包含在所述第一非導電區域與所述第一導電特性之間的一阻障層。
在一實施例中，所述接合的導電的接點包含銅鈦。
在一特點中，一種接合結構被揭示。所述接合結構可包含一第一元件，其具有一第一接觸表面。所述第一元件包含一第一非導電區域，其具有從所述第一接觸表面至少部分延伸穿過所述非導電區域的厚度的一第一凹處、以及一第一接觸墊，其形成在所述第一凹處中。所述接觸墊包含一第一導電材料以及一第二導電材料。所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸。所述第一導電材料是一金屬合金材料。所述接合結構可包含一第二元件，其具有一直接接合至所述第一接觸表面的第二接觸表面。所述第二元件包含一直接接合至所述第一非導電區域的第二非導電區域、以及一直接接合至所述第一接觸墊的第二接觸墊。
在一實施例中，所述接合結構進一步包含一阻障層，其沿著所述第一凹處的表面保形地被設置。
在一實施例中，所述第一導電材料是被設置在所述第一凹處的一底表面與所述第二導電材料之間。所述第一導電材料可以完全地埋入在所述第二導電材料之下。所述直接接合的第一接觸墊及第二接觸墊可以定義一接合的導電的接點，其包含一正交晶體結構。所述直接接合的接觸墊可包含銅鈦。
在一實施例中，所述直接接合的第一接觸墊及第二接觸墊定義一接合的導電的接點，其包含合金元素的梯度。
在一特點中，一種形成一元件之方法被揭示。所述方法可包含在一非導電材料中形成一凹處、在所述凹處中提供具有一第一單位晶胞尺寸的一第一導電材料、在所述凹處中，在所述第一導電材料之上提供具有一第二單位晶胞尺寸的一第二導電材料、以及研磨所述非導電材料的一表面以及所述第二導電材料的一表面。所述第一單位晶胞尺寸是大於所述第二單位晶胞尺寸。
在一實施例中，所述形成所述凹處是包含蝕刻所述非導電材料的一部分。
在一實施例中，所述方法進一步包含沿著所述凹處的表面保形地提供一阻障層。
在一實施例中，所述提供所述第一導電材料是包含電鍍所述第一導電材料。
在一實施例中，所述第二導電材料是銅。
在一實施例中，所述第一導電材料是一金屬合金材料。
在一實施例中，所述第一導電材料具有小於230°C的特徵形成溫度。
在一實施例中，所述第一導電材料是一金屬矽化物。所述金屬矽化物可包含鎳、鈦或銅。
在一實施例中，所述第一導電材料包含鋁、鋅、鈦或鎳。
在一實施例中，所述第二導電材料包含面心立方結構，並且所述第一導電材料包含六方晶體結構。
在一實施例中，所述第二導電材料包含銅，並且所述第一導電材料包含鈦。
在一實施例中，所述第一導電材料的電阻率是大於所述第二導電材料的電阻率。所述第一導電材料的電阻率可以是小於所述第二導電材料的電阻率的40倍。所述第一導電材料的電阻率可以是小於所述第二導電材料的電阻率的20倍。
在一實施例中，所述第二導電材料的厚度是大於所述第一導電材料的厚度。
在一實施例中，所述研磨是包含藉由一化學機械研磨相容的材料來研磨所述非導電材料的所述表面以及所述第二導電材料的所述表面。
在一實施例中，所述元件是在無退火下形成的。一種形成一包含所述元件以及具有一接觸墊的一第二元件的接合結構之方法可包含退火所述第一導電材料、所述第二導電材料、以及所述接觸墊，藉此膨脹所述第一導電材料、所述第二導電材料、以及所述接觸墊以形成一接合的導電的接點。所述退火可以在所述第一材料及第二材料之間形成一合金。
在一特點中，一種形成一元件之方法被揭示。所述方法可包含在一非導電材料中形成一凹處、在所述凹處中提供一第一阻障層、在所述凹處中，在所述第一阻障層之上提供具有一第一單位晶胞尺寸的一第一導電材料、在所述凹處中，在所述第一導電材料之上提供一第二阻障層、在所述凹處中，在所述第二阻障層之上提供具有一第二單位晶胞尺寸的一第二導電材料、研磨所述非導電材料的一表面以及所述第二導電材料的一表面。所述第一單位晶胞尺寸是大於所述第二單位晶胞尺寸。
在一實施例中，所述形成所述凹處是包含蝕刻所述非導電材料的一部分。
在一實施例中，所述提供所述第一導電材料是包含電鍍所述第一導電材料。
在一實施例中，所述第二導電材料是銅。
在一實施例中，所述第一導電材料是一金屬合金材料。
在一實施例中，所述第一導電材料具有小於230°C的特徵形成溫度。
在一實施例中，所述第一導電材料是一金屬矽化物。
在一實施例中，所述第二導電材料是包含面心立方結構，並且所述第一導電材料是包含六方晶體結構。所述第二導電材料可包含銅，並且所述第一導電材料可包含鈦。
在一實施例中，所述第一導電材料的電阻率是大於所述第二導電材料的電阻率。所述第一導電材料的電阻率可以是小於所述第二導電材料的電阻率的40倍。所述第二導電材料的電阻率可以是小於所述第一導電材料的電阻率的20倍。
在一實施例中，所述第二導電材料的厚度是大於所述第一導電材料的厚度。
在一實施例中，所述研磨是包含藉由一化學機械研磨相容的材料來研磨所述非導電材料的所述表面以及所述第二導電材料的所述表面。
在一實施例中，所述元件是在無退火下形成的。
在一特點中，一種形成一元件之方法被揭示。所述方法可包含在一非導電材料中形成一凹處、提供一具有六方晶體結構的第一導電材料、提供一具有面心立方結構的第二導電材料、以及研磨所述非導電材料的一表面以及所述第一導電材料的一表面。
在一實施例中，所述形成所述凹處是包含蝕刻所述非導電材料的一部分。
在一實施例中，所述提供所述第一導電材料是包含電鍍所述第一導電材料。
在一實施例中，所述第二導電材料是銅。
在一實施例中，所述第一導電材料具有小於230°C的特徵形成溫度。
在一實施例中，所述第二導電材料包含銅，並且所述第一導電材料包含鈦。
在一實施例中，所述第一導電材料的電阻率是大於所述第二導電材料的電阻率。
在一實施例中，所述第二導電材料的厚度是大於所述第一導電材料的厚度。
在一實施例中，所述研磨是包含藉由一化學機械研磨相容的材料來研磨所述非導電材料的所述表面以及所述第二導電材料的所述表面。
在一實施例中，所述元件是在無退火下形成的。一種形成包含所述元件以及具有一接觸墊的一第二元件的一接合結構之方法可包含退火所述第一導電材料、所述第二導電材料、以及所述接觸墊，藉此膨脹所述第一導電材料、所述第二導電材料、以及所述接觸墊以形成一接合的導電的接點。所述退火可以形成在所述第一導電材料及第二導電材料之間的一合金。
在一特點中，一種形成一接合結構之方法被揭示。所述方法可包含提供一第一元件，其具有一第一非導電區域以及一第一導電特性。所述第一導電特性包含一第一導電材料以及一第二導電材料。所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸。所述第一導電材料是一金屬合金材料。所述方法可包含提供一第二元件，其具有一第二非導電區域以及一第二導電特性。所述方法可包含直接接合所述第一非導電區域以及所述第二非導電區域、以及退火所述第一導電特性以及所述第二導電特性，藉此接合所述第一導電特性的所述第一導電材料以及所述第二導電特性。
在一實施例中，所述提供所述第一元件是包含在所述第一非導電區域中形成一凹處、以及利用所述第一導電特性來至少部分地填充所述凹處。所述形成所述凹處可包含蝕刻所述非導電材料的一部分。所述方法可進一步包含沿著所述凹處的表面保形地提供一阻障層。所述提供所述第一導電特性可包含電鍍所述第一導電特性。
在一實施例中，所述第一導電材料是銅。
在一實施例中，所述第二導電材料具有小於230°C的特徵形成溫度。
在一實施例中，所述第二導電材料是一金屬矽化物。所述金屬矽化物可包含鎳、鈦或銅。
在一實施例中，所述第二導電材料包含鋁、鋅、鈦或鎳。
在一實施例中，所述第一導電材料包含面心立方結構，並且所述第二導電材料包含六方晶體結構。所述第一導電材料可包含銅，並且所述第二導電材料可包含鈦。
在一實施例中，所述第二導電材料的電阻率是大於所述第一導電材料的電阻率。所述第二導電材料的電阻率可以是小於所述第一導電材料的電阻率的40倍。所述第二導電材料的電阻率可以是小於所述第一導電材料的電阻率的20倍。
在一實施例中，所述第一導電材料的厚度是大於所述第二導電材料的厚度。
在一實施例中，所述方法進一步包含藉由一化學機械研磨相容的材料來研磨所述非導電材料的一表面以及所述第一導電材料的一表面。
在一實施例中，所述退火是包含在100°C至200°C之間的溫度下退火所述第一導電特性以及所述第二導電特性。
在一實施例中，所述退火是包含在100°C至150°C之間的溫度下退火所述第一導電特性以及所述第二導電特性。
在一實施例中，所述退火是形成在所述第一導電材料及第二導電材料之間的一合金。
在一特點中，一種形成一接合結構之方法被揭示。所述方法可包含提供一第一元件，其具有一第一非導電區域以及一第一導電特性。所述第一導電特性包含一第一導電材料以及一第二導電材料。所述方法可包含提供一第二元件，其具有一第二非導電區域以及一第二導電特性、直接接合所述第一非導電區域以及所述第二非導電區域、以及退火所述第一導電特性以及所述第二導電特性以接合所述第一導電特性的所述第一導電材料以及所述第二導電特性，並且形成在所述第一導電材料及第二導電材料之間的一合金。
在一特點中，一種具有一接觸表面之元件被揭示。所述元件可包含一非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的一凹處、以及一接觸墊，其形成在所述凹處中，所述接觸墊包含一第一導電材料以及一第二導電材料。所述第一導電材料是一金屬合金材料，其被配置以和所述第二材料形成一合金。所述合金具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸。所述非導電區域是被配置以直接接合至一第二元件的一非導電區域。所述元件的所述接觸墊是被配置以直接接合至所述第二元件的一接觸墊。
在一特點中，一種具有一接觸表面之元件被揭示。所述元件可包含一非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的一凹處、以及一接觸墊，其形成在所述凹處中。所述接觸墊包含一第一導電材料以及一第二導電材料。所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸。所述第一導電材料具有大於所述第二導電材料的熱膨脹係數之熱膨脹係數。所述非導電區域是被配置以直接接合至一第二元件的一非導電區域。所述元件的所述接觸墊是被配置以直接接合至所述第二元件的一接觸墊。
在一特點中，一種具有一接觸表面之元件被揭示。所述元件可包含一非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的一凹處、以及一接觸墊，其形成在所述凹處中，所述接觸墊包含一粗糙化的接觸表面。所述非導電區域是被配置以直接接合至一第二元件的一非導電區域，並且所述元件的所述接觸墊是被配置以直接接合至所述第二元件的一接觸墊。
在一實施例中，所述粗糙化的接觸表面是包含尖刺。
在一實施例中，所述接觸墊包含一正交晶體結構。
在一實施例中，所述接觸表面的表面粗糙度是在3nm到100nm之間的範圍。
在一實施例中，所述接觸表面的表面粗糙度是在3nm到50nm之間的範圍。
在一實施例中，所述接觸表面的表面粗糙度是高於所述非導電區域的一接合表面的粗糙度。
在一特點中，一種接合結構被揭示。所述接合結構可包含一第一元件，其包含具有一凹處的一第一非導電區域、以及一被設置在所述凹處中的導電接觸特性。所述導電接觸特性包含一第一導電材料以及一第二導電材料。所述接合結構可包含一第二元件，其直接接合至所述第一元件的所述非導電區域。所述導電接觸特性包含大於所述第一導電材料或是所述第二導電材料的單位晶胞之單位晶胞。
在一實施例中，所述導電接觸特性是包含所述第一導電材料以及所述第二導電材料的一合金。
在一實施例中，所述導電接觸特性是在無介於中間的黏著劑下直接接合到所述第二元件的一第二導電接觸特性。
除非上下文另有清楚要求，否則在整個所述說明及請求項，所述字詞"包括"、"包含"與類似者是欲用包含的意思來解釋，而非互斥或窮舉的意思；換言之是用"包含但不限於"的意思來解釋。如同在此一般使用的字詞"耦接"是兩個或多個元件可以直接連接或是藉由一或多個中間的元件連接的。同樣地，如同在此一般使用的字詞"連接"是指兩個或多個元件可以直接連接或是藉由一或多個中間的元件連接的。此外，所述字詞"在此"、"以上"、"以下"以及具有類似意義的字詞當被使用在此申請案時，其應是指此整體申請案，而非此申請案的任何特定的部分。再者，如同在此所用的，當一第一元件被描述為是在一第二元件"上"或"之上"時，所述第一元件可以是直接在所述第二元件上或之上，使得所述第一元件及第二元件直接接觸、或是所述第一元件可以是間接在所述第二元件上或之上，使得一或多個元件是插置在所述第一元件及第二元件之間。在其中上下文允許的情形中，在以上的詳細說明中利用單數或複數的字亦分別可包含複數或單數。關於一表列的兩個或多個項目的字"或"，該字是涵蓋所述字的以下解釋的全部：在所述表列中的項目的任一個、在所述表列中的全部項目、以及在所述表列中的項目的任意組合。
再者，在此使用的條件語言，例如尤其是"可"、"可以"、"可能"、"或許"、"例如"、"像是"與類似者，除非另有明確陳述、或者在被使用的上下文之內另有理解，否則一般是欲傳達某些實施例有包含、而其它實施例並不包含某些特點、元件及/或狀態。因此，此種條件語言一般並非欲意指特點、元件及/或狀態以任何方式對於一或多個實施例而言是必要的。
儘管某些實施例已經加以敘述，但是這些實施例只是為了舉例而被提出，因而並不欲限制本揭露內容的範疇。確實，在此所述的新穎的設備、方法及系統可以用各種其它形式來體現；再者，以在此所述的方法及系統的形式的各種省略、替代、以及改變可加以完成，而不脫離本揭露內容的精神。例如，儘管區塊是以一給定的配置來呈現，但是替代實施例可以利用不同的構件及/或電路拓樸來執行類似的功能，並且某些區塊可被刪除、移動、加入、細分、組合、及/或修改。這些區塊的每一個可以用各種不同的方式來實施。上述各種實施例的元件及動作的任何適當的組合都可以結合以提供進一步的實施例。所附的請求項及其等同物是欲涵蓋此種將會落入本揭露內容的範疇及精神之內的形式或修改。
1:結構 1':接合結構 2:第一元件 3:第二元件 4:結構 4':接合結構 5:第一元件 6:第二元件 7:第一元件 7':第一元件 8:第二元件 9:結構 10:非導電區域 12:阻障層 13:第二阻障層 14:接觸墊/導電特性 16:第一導電材料 16a、16b:構成的元件 18:第二導電材料 19:凹處 20:非導電區域 22:阻障層 24:接觸墊/導電特性 26:第一導電材料 28:第二導電材料 30:接合介面 44:接觸墊/導電特性 44':接觸墊 46:第一導電材料 48a:第一層 48b:第二層 54:接觸墊/導電特性 54':接觸墊 56:第一導電材料 58a:第一層 58b:第二層 60、62:合金 64:接觸墊/導電特性 64':接觸墊 66:第一導電材料 68a:第一層 68b:第二層 70:合金的導電特性 80:接觸墊 82:非導電材料
所述詳細說明是參考所附的圖式來闡述的。在圖式中，相同的元件符號在不同的圖中的使用是指出類似或相同的項目。
為了此討論，在圖式中所描繪的裝置及系統是被展示為具有多個構件。如同在此所述的裝置及/或系統的各種實施方式可包含較少的構件而且仍然在本揭露內容的範疇之內。或者是，裝置及/或系統的其它實施方式可包含額外的構件、或是所述構件的各種組合，而且仍然在本揭露內容的範疇之內。
[圖1A]是根據一實施例的包含兩個元件的一結構在退火之前的概要橫截面側視圖。
[圖1B]是根據一實施例的一接合結構在退火之後的概要橫截面側視圖。
[圖2A]-[圖2E]是展示根據一實施例的在一形成圖1B的一接合結構的製程中的各種步驟的概要橫截面圖。
[圖3]及[圖4]是展示可被利用於圖1A及1B中描繪的接觸墊的各種材料的材料性質。
[圖5]是根據一實施例的一結構的概要橫截面側視圖。
[圖6]是根據一實施例的在退火圖5的結構之後的一接合結構的概要橫截面側視圖。
[圖7]是展示各種的金屬結合銅的材料特徵。
[圖8A]是根據一實施例的一元件的概要橫截面側視圖。
[圖8B]是在退火圖8A的元件之後的所述元件的概要橫截面側視圖。
[圖9A]-[圖9F]是展示根據一實施例的在形成一接合結構的製程中的各種步驟的概要橫截面圖。
1':接合結構
2:第一元件
3:第二元件
10:非導電區域
12:阻障層
14:接觸墊/導電特性
16:第一導電材料
18:第二導電材料
20:非導電區域
22:阻障層
24:接觸墊/導電特性
26:第一導電材料
28:第二導電材料
30:接合介面

Claims (137)

  1. 一種具有接觸表面之元件，所述元件包括： 非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及 接觸墊，其形成在所述凹處中，所述接觸墊包含第一導電材料以及第二導電材料，所述第一導電材料具有之單位晶胞尺寸是大於所述第二導電材料的單位晶胞尺寸，所述第一導電材料是金屬合金材料， 其中所述非導電區域是被配置以直接接合至第二元件的非導電區域，並且所述元件的所述接觸墊是被配置以直接接合至所述第二元件的接觸墊。
  2. 如請求項1之元件，其中所述第一導電材料的所述單位晶胞尺寸是至少1.3倍大於所述第二導電材料的所述單位晶胞尺寸。
  3. 如請求項1之元件，其進一步包括阻障層，其沿著所述凹處的表面保形地被設置。
  4. 如請求項1之元件，其中所述第一導電材料是被設置在所述凹處的底表面與所述第二導電材料之間。
  5. 如請求項1之元件，其中所述第一導電材料是完全地埋入在所述第二導電材料之下。
  6. 如請求項1之元件，其中所述第一導電材料並未被露出。
  7. 如請求項1之元件，其中所述第二導電材料是銅。
  8. 如請求項1之元件，其中所述第一導電材料具有小於230°C的特徵形成溫度。
  9. 如請求項8之元件，其中所述第一導電材料具有小於130°C的特徵形成溫度。
  10. 如請求項1之元件，其中所述第一導電材料是金屬矽化物。
  11. 如請求項10之元件，其中所述金屬矽化物包括鎳、鈦或鈷。
  12. 如請求項1之元件，其中所述第一導電材料包括鋅、鈦或鎳。
  13. 如請求項1之元件，其中所述第二導電材料包括面心立方結構，並且所述第一導電材料包括六方晶體結構。
  14. 如請求項13之元件，其中所述第二導電材料包括銅，並且所述第一導電材料包括鈦。
  15. 如請求項14之元件，其中所述第一導電材料的電阻率是大於所述第二導電材料的電阻率。
  16. 如請求項15之元件，其中所述第一導電材料的電阻率是小於所述第二導電材料的電阻率的40倍。
  17. 如請求項16之元件，其中所述第一導電材料的電阻率是小於所述第二導電材料的電阻率的20倍。
  18. 如請求項1之元件，其中所述第二導電材料的厚度是大於所述第一導電材料的厚度。
  19. 如請求項1之元件，其中所述第一導電材料是化學機械研磨相容的材料。
  20. 一種具有接觸表面之第一元件，所述第一元件包括：  非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及 接觸墊，其形成在所述凹處中，所述接觸墊包含金屬以及金屬矽化物，所述金屬矽化物具有之單位晶胞尺寸是大於所述金屬的單位晶胞尺寸， 其中所述非導電區域是被配置以直接接合至第二元件的非導電區域，並且所述金屬是被配置以直接接合至所述第二元件的接觸墊。
  21. 如請求項20之第一元件，其進一步包括阻障層，所述阻障層是沿著所述凹處的表面保形地被設置。
  22. 如請求項20之第一元件，其中所述金屬矽化物是被設置在所述凹處的底表面與所述金屬之間。
  23. 如請求項20之第一元件，其中所述金屬矽化物是完全地埋入在所述金屬之下。
  24. 如請求項20之第一元件，其中所述金屬未被露出。
  25. 如請求項20之第一元件，其中所述金屬是銅。
  26. 如請求項20之第一元件，其中所述金屬矽化物是金屬合金材料。
  27. 如請求項20之第一元件，其中所述金屬矽化物具有小於230°C的特徵形成溫度。
  28. 如請求項20之第一元件，其中所述金屬矽化物包括鎳、鈦或銅。
  29. 如請求項20之第一元件，其中所述金屬矽化物的電阻率是大於所述金屬的電阻率。
  30. 如請求項29之第一元件，其中所述金屬矽化物的電阻率是小於所述金屬的電阻率的40倍。
  31. 如請求項30之第一元件，其中所述金屬矽化物的電阻率是小於所述金屬的電阻率的20倍。
  32. 如請求項20之第一元件，其中所述金屬的厚度是大於所述金屬矽化物的厚度。
  33. 如請求項20之第一元件，其中所述金屬以及所述金屬矽化物不與彼此反應。
  34. 如請求項20之第一元件，其中所述金屬包括銅，並且所述金屬矽化物包括鋅。
  35. 如請求項20之第一元件，其中所述金屬矽化物是化學機械研磨相容的材料。
  36. 一種接合結構，其包括：  第一元件，其具有第一非導電區域以及第一導電特性；以及 第二元件，其具有直接接合至所述第一非導電區域的第二非導電區域、以及直接接合至所述第一導電特性的第二導電特性，以定義接合的導電的接點， 其中所述接合的導電的接點包括第一導電材料以及第二導電材料，所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸，所述第一導電材料是包括所述第二導電材料的合金。
  37. 如請求項36之接合結構，其中所述接合的導電的接點包括合金元素的梯度。
  38. 一種接合結構，其包括：  第一元件，其具有第一非導電區域以及第一導電特性；以及 第二元件，其具有直接接合至所述第一非導電區域的第二非導電區域、以及直接接合至所述第一導電特性的第二導電特性，以定義接合的導電的接點， 其中所述接合的導電的接點包括第一導電材料以及第二導電材料，所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸，其中所述第一導電特性包括金屬矽化物。
  39. 如請求項38之接合結構，其中所述第一元件進一步包括在所述第一非導電區域與所述第一導電特性之間的阻障層。
  40. 如請求項38之接合結構，其中所述金屬矽化物包括鎳、鈦或銅。
  41. 一種接合結構，其包括：  第一元件，其具有第一非導電區域以及第一導電特性；以及 第二元件，其具有直接接合至所述第一非導電區域的第二非導電區域、以及直接接合至所述第一導電特性的第二導電特性，以定義接合的導電的接點， 其中所述接合的導電的接點包括導電材料以及合金元素，並且其中所述合金元素的量是透過所述接合的導電的接點的厚度來變化的。
  42. 如請求項41之接合結構，其中所述第一元件進一步包括在所述第一非導電區域與所述第一導電特性之間的阻障層。
  43. 如請求項41之接合結構，其中所述第一導電特性包括金屬矽化物。
  44. 如請求項43之接合結構，其中所述金屬矽化物包括鎳、鈦或銅。
  45. 如請求項41之接合結構，其中所述接合的導電的接點包括正交晶體結構。
  46. 如請求項41之接合結構，其中所述接合的導電的接點具有大於所述導電材料的單位晶胞尺寸之單位晶胞尺寸。
  47. 一種接合結構，其包括：  第一元件，其具有第一非導電區域以及第一導電特性；以及 第二元件，其具有直接接合至所述第一非導電區域的第二非導電區域、以及直接接合至所述第一導電特性的第二導電特性，以定義接合的導電的接點， 其中所述接合的導電的接點包括比所述第一導電特性低的對稱性晶體結構。
  48. 如請求項47之接合結構，其中所述接合的導電的接點包括正交或六方晶體結構。
  49. 如請求項47之接合結構，其中所述接合的導電的接點包括合金元素的梯度。
  50. 如請求項47之接合結構，其中所述第一元件進一步包括在所述第一非導電區域與所述第一導電特性之間的阻障層。
  51. 如請求項47之接合結構，其中所述接合的導電的接點包括銅鈦。
  52. 一種接合結構，其包括：  第一元件，其具有第一接觸表面，所述第一元件包括： 第一非導電區域，其具有從所述第一接觸表面至少部分延伸穿過所述非導電區域的厚度的第一凹處；以及 第一接觸墊，其形成在所述第一凹處中，所述接觸墊包含第一導電材料以及第二導電材料，所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸，所述第一導電材料是金屬合金材料；以及 第二元件，其具有直接接合至所述第一接觸表面的第二接觸表面，所述第二元件包括： 直接接合至所述第一非導電區域的第二非導電區域；以及 直接接合至所述第一接觸墊的第二接觸墊。
  53. 如請求項52之接合結構，其進一步包括阻障層，所述阻障層是沿著所述第一凹處的表面保形地被設置。
  54. 如請求項52之接合結構，其中所述第一導電材料是被設置在所述第一凹處的底表面與所述第二導電材料之間。
  55. 如請求項54之接合結構，其中所述第一導電材料是完全地埋入在所述第二導電材料之下。
  56. 如請求項54之接合結構，其中所述直接接合的第一接觸墊及第二接觸墊是定義接合的導電的接點，其包括正交晶體結構。
  57. 如請求項56之接合結構，其中所述直接接合的接觸墊包括銅鈦。
  58. 如請求項54之接合結構，其中所述直接接合的第一接觸墊及第二接觸墊是定義接合的導電的接點，其包括合金元素的梯度。
  59. 一種形成元件之方法，所述方法包括：  在非導電材料中形成凹處； 在所述凹處中提供具有第一單位晶胞尺寸的第一導電材料； 在所述凹處中，在所述第一導電材料之上提供具有第二單位晶胞尺寸的第二導電材料，所述第一單位晶胞尺寸是大於所述第二單位晶胞尺寸；以及 研磨所述非導電材料的表面以及所述第二導電材料的表面。
  60. 如請求項59之方法，其中所述形成所述凹處是包括蝕刻所述非導電材料的部分。
  61. 如請求項59之方法，其進一步包括沿著所述凹處的表面保形地提供阻障層。
  62. 如請求項59之方法，其中所述提供所述第一導電材料是包括電鍍所述第一導電材料。
  63. 如請求項59之方法，其中所述第二導電材料是銅。
  64. 如請求項59之方法，其中所述第一導電材料是金屬合金材料。
  65. 如請求項59之方法，其中所述第一導電材料具有小於230°C的特徵形成溫度。
  66. 如請求項59之方法，其中所述第一導電材料是金屬矽化物。
  67. 如請求項66之方法，其中所述金屬矽化物包括鎳、鈦或銅。
  68. 如請求項59之方法，其中所述第一導電材料包括鋁、鋅、鈦或鎳。
  69. 如請求項59之方法，其中所述第二導電材料包括面心立方結構，並且所述第一導電材料包括六方晶體結構。
  70. 如請求項69之方法，其中所述第二導電材料包括銅，並且所述第一導電材料包括鈦。
  71. 如請求項59之方法，其中所述第一導電材料的電阻率是大於所述第二導電材料的電阻率。
  72. 如請求項71之方法，其中所述第一導電材料的電阻率是小於所述第二導電材料的電阻率的40倍。
  73. 如請求項72之方法，其中所述第一導電材料的電阻率是小於所述第二導電材料的電阻率的20倍。
  74. 如請求項59之方法，其中所述第二導電材料的厚度是大於所述第一導電材料的厚度。
  75. 如請求項59之方法，其中所述研磨是包括藉由化學機械研磨相容的材料來研磨所述非導電材料的所述表面以及所述第二導電材料的所述表面。
  76. 如請求項59之方法，其中所述元件是在無退火下形成的。
  77. 一種形成接合結構之方法，其中所述接合結構包含如請求項76之元件以及具有一接觸墊的第二元件，所述方法包括退火所述第一導電材料、所述第二導電材料、以及所述接觸墊，藉此膨脹所述第一導電材料、所述第二導電材料、以及所述接觸墊以形成接合的導電的接點。
  78. 如請求項77之方法，其中所述退火是在所述第一材料及所述第二材料之間形成合金。
  79. 一種形成元件之方法，所述方法包括：  在非導電材料中形成凹處； 在所述凹處中提供第一阻障層； 在所述凹處中，在所述第一阻障層之上提供具有第一單位晶胞尺寸的第一導電材料； 在所述凹處中，在所述第一導電材料之上提供第二阻障層； 在所述凹處中，在所述第二阻障層之上提供具有第二單位晶胞尺寸的第二導電材料，所述第一單位晶胞尺寸是大於所述第二單位晶胞尺寸；以及 研磨所述非導電材料的表面以及所述第二導電材料的表面。
  80. 如請求項79之方法，其中所述形成所述凹處是包括蝕刻所述非導電材料的部分。
  81. 如請求項79之方法，其中所述提供所述第一導電材料是包括電鍍所述第一導電材料。
  82. 如請求項79之方法，其中所述第二導電材料是銅。
  83. 如請求項79之方法，其中所述第一導電材料是金屬合金材料。
  84. 如請求項79之方法，其中所述第一導電材料具有小於230°C的特徵形成溫度。
  85. 如請求項79之方法，其中所述第一導電材料是金屬矽化物。
  86. 如請求項79之方法，其中所述第二導電材料包括面心立方結構，並且所述第一導電材料包括六方晶體結構。
  87. 如請求項86之方法，其中所述第二導電材料包括銅，並且所述第一導電材料包括鈦。
  88. 如請求項79之方法，其中所述第一導電材料的電阻率是大於所述第二導電材料的電阻率。
  89. 如請求項88之方法，其中所述第一導電材料的電阻率是小於所述第二導電材料的電阻率的40倍。
  90. 如請求項89之方法，其中所述第二導電材料的電阻率是小於所述第一導電材料的電阻率的20倍。
  91. 如請求項79之方法，其中所述第二導電材料的厚度是大於所述第一導電材料的厚度。
  92. 如請求項79之方法，其中所述研磨是包括藉由化學機械研磨相容的材料來研磨所述非導電材料的所述表面以及所述第二導電材料的所述表面。
  93. 如請求項79之方法，其中所述元件是在無退火下形成的。
  94. 一種形成元件之方法，所述方法包括：  在非導電材料中形成凹處； 提供具有六方晶體結構的第一導電材料； 提供具有面心立方結構的第二導電材料；以及 研磨所述非導電材料的表面以及所述第一導電材料的表面。
  95. 如請求項94之方法，其中所述形成所述凹處是包括蝕刻所述非導電材料的部分。
  96. 如請求項94之方法，其中所述提供所述第一導電材料是包括電鍍所述第一導電材料。
  97. 如請求項94之方法，其中所述第二導電材料是銅。
  98. 如請求項94之方法，其中所述第一導電材料具有小於230°C的特徵形成溫度。
  99. 如請求項94之方法，其中所述第二導電材料包括銅，並且所述第一導電材料包括鈦。
  100. 如請求項94之方法，其中所述第一導電材料的電阻率是大於所述第二導電材料的電阻率。
  101. 如請求項94之方法，其中所述第二導電材料的厚度是大於所述第一導電材料的厚度。
  102. 如請求項94之方法，其中所述研磨是包括藉由化學機械研磨相容的材料來研磨所述非導電材料的所述表面以及所述第二導電材料的所述表面。
  103. 如請求項94之方法，其中所述元件是在無退火下形成的。
  104. 一種形成接合結構之方法，其中所述接合結構包含如請求項103之元件以及具有接觸墊的第二元件，所述方法包括退火所述第一導電材料、所述第二導電材料、以及所述接觸墊，藉此膨脹所述第一導電材料、所述第二導電材料、以及所述接觸墊以形成接合的導電的接點。
  105. 如請求項104之方法，其中所述退火形成在所述第一導電材料及所述第二導電材料之間的合金。
  106. 一種形成接合結構之方法，所述方法包括：  提供第一元件，其具有第一非導電區域以及第一導電特性，所述第一導電特性包含第一導電材料以及第二導電材料，所述第一導電材料具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸，所述第一導電材料是金屬合金材料； 提供第二元件，其具有第二非導電區域以及第二導電特性； 直接接合所述第一非導電區域以及所述第二非導電區域；以及 退火所述第一導電特性以及所述第二導電特性，藉此接合所述第一導電特性的所述第一導電材料以及所述第二導電特性。
  107. 如請求項106之方法，其中所述提供所述第一元件是包括在所述第一非導電區域中形成凹處、以及利用所述第一導電特性來至少部分地填充所述凹處。
  108. 如請求項107之方法，其中所述形成所述凹處是包括蝕刻所述非導電材料的部分。
  109. 如請求項108之方法，其進一步包括沿著所述凹處的表面保形地提供阻障層。
  110. 如請求項107之方法，其中所述提供所述第一導電特性是包括電鍍所述第一導電特性。
  111. 如請求項106之方法，其中所述第一導電材料是銅。
  112. 如請求項106之方法，其中所述第二導電材料具有小於230°C的特徵形成溫度。
  113. 如請求項106之方法，其中所述第二導電材料是金屬矽化物。
  114. 如請求項113之方法，其中所述金屬矽化物包括鎳、鈦或銅。
  115. 如請求項106之方法，其中所述第二導電材料包括鋁、鋅、鈦或鎳。
  116. 如請求項106之方法，其中所述第一導電材料包括面心立方結構，並且所述第二導電材料包括六方晶體結構。
  117. 如請求項116之方法，其中所述第一導電材料包括銅，並且所述第二導電材料包括鈦。
  118. 如請求項106之方法，其中所述第二導電材料的電阻率是大於所述第一導電材料的電阻率。
  119. 如請求項118之方法，其中所述第二導電材料的電阻率是小於所述第一導電材料的電阻率的40倍。
  120. 如請求項119之方法，其中所述第二導電材料的電阻率是小於所述第一導電材料的電阻率的20倍。
  121. 如請求項106之方法，其中所述第一導電材料的厚度是大於所述第二導電材料的厚度。
  122. 如請求項106之方法，其進一步包括藉由化學機械研磨相容的材料來研磨所述非導電材料的表面以及所述第一導電材料的表面。
  123. 如請求項106之方法，其中所述退火是包括在100°C至200°C之間的溫度下退火所述第一導電特性以及所述第二導電特性。
  124. 如請求項106之方法，其中所述退火是包括在100°C至150°C之間的溫度下退火所述第一導電特性以及所述第二導電特性。
  125. 如請求項106之方法，其中所述退火形成在所述第一導電材料及所述第二導電材料之間的合金。
  126. 一種形成接合結構之方法，所述方法包括：  提供第一元件，其具有第一非導電區域以及第一導電特性，所述第一導電特性包含第一導電材料以及第二導電材料； 提供第二元件，其具有第二非導電區域以及第二導電特性； 直接接合所述第一非導電區域以及所述第二非導電區域；以及 退火所述第一導電特性以及所述第二導電特性以接合所述第一導電特性的所述第一導電材料以及所述第二導電特性，並且形成在所述第一導電材料及所述第二導電材料之間的合金。
  127. 一種具有接觸表面之元件，所述元件包括： 非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及 接觸墊，其形成在所述凹處中，所述接觸墊包含第一導電材料以及第二導電材料，所述第一導電材料是金屬合金材料，其被配置以和所述第二材料形成合金，所述合金具有大於所述第二導電材料的單位晶胞尺寸之單位晶胞尺寸， 其中所述非導電區域是被配置以直接接合至第二元件的非導電區域，並且所述元件的所述接觸墊是被配置以直接接合至所述第二元件的接觸墊。
  128. 一種具有接觸表面之元件，所述元件包括： 非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及 接觸墊，其形成在所述凹處中，所述接觸墊包含第一導電材料以及第二導電材料，所述第一導電材料具有之單位晶胞尺寸是大於所述第二導電材料的單位晶胞尺寸，所述第一導電材料具有之熱膨脹係數是大於所述第二導電材料的熱膨脹係數， 其中所述非導電區域是被配置以直接接合至第二元件的非導電區域，並且所述元件的所述接觸墊是被配置以直接接合至所述第二元件的接觸墊。
  129. 一種具有接觸表面之元件，所述元件包括：  非導電區域，其具有從所述接觸表面至少部分延伸穿過所述非導電區域的厚度的凹處；以及 接觸墊，其形成在所述凹處中，所述接觸墊包含粗糙化的接觸表面， 其中所述非導電區域被配置以直接接合至第二元件的非導電區域，並且所述元件的所述接觸墊被配置以直接接合至所述第二元件的接觸墊。
  130. 如請求項129之元件，其中粗糙化的所述接觸表面包括尖刺。
  131. 如請求項129之元件，其中所述接觸墊包括正交晶體結構。
  132. 如請求項129之元件，其中所述接觸表面的表面粗糙度是在3nm到100nm之間的範圍。
  133. 如請求項129之元件，其中所述接觸表面的表面粗糙度是在3nm到50nm之間的範圍。
  134. 如請求項129之元件，其中所述接觸表面的表面粗糙度是高於所述非導電區域的接合表面的粗糙度。
  135. 一種接合結構，其包括：  第一元件包括具有凹處的第一非導電區域、以及被設置在所述凹處中的導電接觸特性，所述導電接觸特性包括第一導電材料以及第二導電材料；以及 第二元件，其直接接合至所述第一元件的所述非導電區域； 其中所述導電接觸特性是包括單位晶胞，而所述單位晶胞大於所述第一導電材料或所述第二導電材料的單位晶胞。
  136. 如請求項135之接合結構，其中所述導電接觸特性包括所述第一導電材料以及所述第二導電材料的合金。
  137. 如請求項135之接合結構，其中所述導電接觸特性是在無介於中間的黏著劑下直接接合到所述第二元件的第二導電接觸特性。
TW112109563A 2022-03-16 2023-03-15 用於接合的膨脹控制 TW202401505A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263320525P 2022-03-16 2022-03-16
US63/320,525 2022-03-16
US18/183,828 US20230299029A1 (en) 2022-03-16 2023-03-14 Expansion control for bonding
US18/183,828 2023-03-14

Publications (1)

Publication Number Publication Date
TW202401505A true TW202401505A (zh) 2024-01-01

Family

ID=88024513

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112109563A TW202401505A (zh) 2022-03-16 2023-03-15 用於接合的膨脹控制

Country Status (3)

Country Link
US (1) US20230299029A1 (zh)
TW (1) TW202401505A (zh)
WO (1) WO2023178112A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
CN115565977B (zh) * 2021-07-01 2024-06-07 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101858B2 (en) * 2006-03-14 2012-01-24 Corus Technology B.V. Chalcopyrite semiconductor based photovoltaic solar cell comprising a metal substrate, coated metal substrate for a photovoltaic solar cell and manufacturing method thereof
US10453996B2 (en) * 2012-05-04 2019-10-22 Stc.Unm Growth of cubic crystalline phase structure on silicon substrates and devices comprising the cubic crystalline phase structure
US9064937B2 (en) * 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
CN107256852B (zh) * 2017-06-20 2019-09-13 上海集成电路研发中心有限公司 改进排布方式的金属键合点阵列和具该阵列的半导体器件
US10790262B2 (en) * 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures

Also Published As

Publication number Publication date
US20230299029A1 (en) 2023-09-21
WO2023178112A1 (en) 2023-09-21

Similar Documents

Publication Publication Date Title
TW202401505A (zh) 用於接合的膨脹控制
US20230132632A1 (en) Diffusion barriers and method of forming same
CN113169151B (zh) 互连结构
CN112956011B (zh) 微电子学中在低温下进行直接金属间键合的层结构
TWI723228B (zh) 以釕襯墊改善銅電遷移的經摻雜選擇性金屬蓋
US8716105B2 (en) Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods
JP2024513304A (ja) 直接接合のためのコンタクト構造
JP2024501016A (ja) 基板貫通ビアを有する構造体及びそれを形成する方法
US11244916B2 (en) Low temperature bonded structures
JP2024501017A (ja) 基板貫通ビアを有する構造体及びそれを形成する方法
JP4215546B2 (ja) 軟金属導体およびその形成方法
CN117954388A (zh) 低温结合结构
TWI458072B (zh) 將半導體構造直接黏附在一起之方法以及應用此等方法所形成之黏附半導體構造
US20120161320A1 (en) Cobalt metal barrier layers
US9613907B2 (en) Low resistivity damascene interconnect
TW200305256A (en) Method of fabricating semiconductor device
US8980741B2 (en) Through silicon via with embedded barrier pad
JP2011216867A (ja) 薄膜の形成方法
JP4169950B2 (ja) 半導体装置の製造方法
JP3459372B2 (ja) 配線膜の形成方法
US8404577B2 (en) Semiconductor device having a grain orientation layer
TWI515854B (zh) 用以分離合金元素並減少銅合金層之殘留電阻率之方法
KR101347430B1 (ko) 구리 배선의 형성 방법
TWI471951B (zh) 包含退火程序之半導體結構接合方法，經接合的半導體結構及使用該方法所形成的中間結構
US11854879B2 (en) Cu3Sn via metallization in electrical devices for low-temperature 3D-integration