TWI723228B - 以釕襯墊改善銅電遷移的經摻雜選擇性金屬蓋 - Google Patents

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Abstract

本揭示內容的實施例與用於在基板中形成互連結構之改良方法有關。在一個實作中，所述方法包括下列步驟：提供基板，基板包含金屬區域及介電質區域，介電質區域圍繞金屬區域；藉由將基板暴露於第一前驅物及第二前驅物，而於金屬區域上選擇性地形成含鈷合金覆蓋層，第一前驅物及第二前驅物選自由含鋁前驅物、含鈷前驅物、含釕前驅物、含錳前驅物及含鎢前驅物所組成之群組，其中第一前驅物與第二前驅物不同。

Description

以釕襯墊改善銅電遷移的經摻雜選擇性金屬蓋
一般而言，本揭示內容的實施例與產生半導體元件中之互連有關。
積體電路(IC)包括形成於介電質材料層內或形成於介電質材料層上的各種半導體元件，所述介電質材料層覆蓋基板。可形成於介電質層中或形成於介電質層上的此類元件包括電晶體、雙極電晶體、二極體及電阻。可形成於介電質材料中或形成於介電質材料上的其它元件包括薄膜電阻及電容。金屬導線可使半導體元件互連，以對此類元件供能(power)，並使此類元件能夠共享和交換資訊。此類互連在介電質層內的各元件之間水平延伸，也在各介電質層之間垂直延伸。這些金屬導線通過一系列互連彼此連接。互連或金屬導線首先被圖案化到介電質層中，以形成垂直的和水平的凹槽化特徵(通孔和溝槽)，隨後以金屬填充所述凹槽化特徵。含有位在介電質中的金屬填充導線之所得的層稱為金屬化層。
由於銅與鋁相比具有較低之電阻率也由於銅具有改良之電遷移抗性，故已廣泛採用銅來形成目前超大規模整合(ULSI)半導體元件中所需之多級互連 (multilevel interconnect)。當導電線的金屬原子承受高電流密度時(如，當電路在操作中時)，會發生電遷移。若電流密度夠高的話，金屬原子可在電子流的方向上遷移，從而在金屬離子離開處形成孔洞，並形成凸出物(extrusion)，所述凸出物由沿著金屬互連的長度凸出至金屬或介電質阻障外部之金屬材料所構成。孔洞將導致銅互連變薄，並最終完全分離，導致開路。並且，凸出物可導致銅金屬延伸穿過銅互連並進入相鄰銅導線中，從而導致短路。因此，銅互連需要符合電子遷移的要求。
此外，由於臨界維度(CD)的縮減，難以藉由習用方式達到無孔洞Cu間隙填充。為了避免在銅填充期間形成孔洞，已使用襯墊層(如釕襯墊)來增進襯墊層的頂部上之銅重流(copper reflow)，而導致對小溝槽及通孔(via)之無孔洞間隙填充。然而，銅在襯墊層上容易移動，且也可能產生電遷移故障。
電遷移改善的傳統方式是透過選擇性鈷覆蓋體來改善Cu與介電質阻障之間的附著性而完成。然而，已發現鈷覆蓋體會擴散至襯墊區域，而失去其電遷移改良的原始目的。因此，本技術領域中需要提供可減少鈷擴散並可改善電遷移之改良方法。
本揭示內容的實作提供了用於在工件中形成互連結構之改良方法。在一個實作中，所述方法可包括以下步驟：提供基板，基板包含金屬區域及介電質區域，介電質區域圍繞金屬區域；以及藉由將基板暴露於第一前驅物及第二前驅物，而於金屬區域上選擇性地形成含鈷合金覆蓋層，第一前驅物及第二前驅物可選自由含鋁前驅物、含鈷前驅物、含釕前驅物、含錳前驅物及含鎢前驅物所組成之群組，其中第一前驅物與第二前驅物不同。
在另一個實施例中，所述方法可包括以下步驟：在介電質層中之特徵的暴露表面上形成阻障層；在阻障層上形成襯墊層；在襯墊層上形成種晶層；藉由金屬填充製程在種晶層上形成金屬填充物，並使用電鍍製程過度覆蓋(overburdening)該特徵；進行平坦化製程，以暴露介電質層的頂表面；以及藉由將基板暴露於含鈷前驅物及含鋁前驅物，在阻障層、襯墊層、種晶層及金屬填充物上選擇性地形成鈷-鋁合金覆蓋層。
在又一個實施例中，提供了用於半導體元件的互連結構。所述結構可包括：基板及含鈷合金覆蓋層，基板包含金屬區域、介電質區域以及中間區域，介電質區域圍繞金屬區域，且中間區域設置於金屬區域與介電質區域之間，而含鈷合金覆蓋層形成於金屬區域及中間區域上，中間區域包含阻障層、襯墊層及種晶層，阻障層鄰近介電質區域，襯墊層形成於阻障層上，而種晶層形成於襯墊層上。
本揭示內容的實作指向處理工件(如半導體晶圓或元件)的方法。工件、晶圓及半導體晶圓等術語可指稱任何平坦的介質或物件，包括半導體晶圓及其它基板或晶圓、玻璃、遮罩及光學或記憶體介質、MEMS基板，或具有微電子元件、微機械元件或微電機元件之任何其它工件。本文所用之術語「工件(workpiece)」也可包括所有結構和層，所述結構和層已在處理中的給定時點先被沉積且被形成，且不僅限於圖中所描繪的那些結構和層。
第1圖描繪用於在工件的特徵中製造互連結構之方法100的流程圖，工件的特徵可包括溝槽及通孔(via)。在某些實作中，所述方法可被用來產生小型特徵互連，例如，具有小於30 nm或更小的寬度或維度之特徵，例如14 nm或更小，例如10 nm或更小。然而，應可認知到，本揭示內容的方法可應用於任何特徵尺寸。本揭示內容中所討論的維度尺寸可為特徵的頂部開口處之蝕刻後特徵尺寸(post-etch feature dimension)。本文所述之方法可被應用在各種形式的銅、鈷、鎳、金、銀、錳、錫、鋁及合金沉積，例如，在鑲嵌應用(Damascene application)中，無論單鑲嵌應用或雙鑲嵌應用皆可。
儘管在本揭示內容中通常被描述為金屬沉積，應認知到，術語「金屬(metal)」也可考慮金屬合金。可將此金屬及金屬合金用於形成種晶層，或用於完全地或部分地填充特徵。範例銅合金可包括，但不限於：銅錳及銅鋁。作為非限制性的實例，合金組成比例可在，相較於主要合金金屬(如， Cu、Co、Ni、Ag、Au、Mn、Sn或Al)，約0.1%至約10%的次要合金金屬的範圍內。
參照第2A至2E圖來說明性地描述第1圖，第2A至2E圖示出了根據第1圖的流程圖之各個製造階段期間之簡化的概念性互連的橫截面視圖。本技術領域中之習知技藝者將認知到，第2A至2E圖的結構並沒有按比例繪製，而通常被繪製來圖解為了便於理解之大致相對的尺寸或維度。本技術領域中之習知技藝者將進一步認知到，用於形成互連及相關結構的完整製程並未在圖中繪示或在本文中描述。相反，為了簡化和清楚，僅描繪和描述了用於形成本揭示內容特有的互連和相關結構的製程，或者為了理解本揭示內容所必需的製程。此外，儘管圖式中繪示了各種步驟並且在本文描述了這些步驟，但是並非暗示對於這些步驟的順序或中間步驟的存在或不存在的限制。除非明確指定，僅是為了解說的目的而依序描繪或描述步驟，不排除各個步驟實際上以並行或重疊的方式執行(若不是全部的話，至少部分地以並行或重疊的方式執行)的可能性。
方法100藉由在工件的基板100中形成凹槽102，如第2A圖所示，而始於方塊102。凹槽102可代表諸如溝槽之電連接結構，在稍後階段中可將互連線特徵形成在凹槽102中。可考慮到，也可將本文所述之方法應用到其他類型的互連，如通孔結構(via structure)或雙鑲嵌溝槽及通孔結構，其中下方金屬區域(未繪示)可被互連特徵接觸。因此，凹槽102可為溝槽、通孔開口、組合式溝槽與通孔開口或任何垂直及水平的特徵。可使用任何合適的微影/蝕刻技術形成凹槽102。
基板100可代表層間介電質層設置於元件層或金屬化層與另一金屬化層之間。基板100可為任何介電質層或可為多個介電質層的組合。在一個示例性實作中，基板為低介電常數材料。低介電常數材料指的是那些具有小於4，例如小於3.6的介電常數者。低介電常數材料的實例可包括含矽和氮材料，或含矽和碳材料，或所述材料之組合。一些示例性低介電常數材料可包括：氫化矽碳氧化物(hydrogenated silicon carbon oxide；SiCOH)、多孔介電質材料(如多孔SiCOH)，或有機材料。在某些實作中，基板可包括介電常數約4之含矽和氧材料。
於方塊104，如第2A圖所示，在基板100上形成可選的阻障層106。阻障層106可形成(如， 共形地)在基板100的暴露表面上，以便襯著凹槽102，從而防止金屬擴散進入基板100。合適的阻障層106可包括，例如，Ta、Ti、TiN、TaN、Mn、MnN或前述材料之組合。合適的阻障沉積方法可包括物理氣相沉積(PVD)、原子層沉積(ALD)或化學氣相沉積(CVD)。在一個實作中，阻障層106可為PVD TaN。在另一個實作中，阻障層106可為ALD TaN和PVD TaN之雙層。在又一個實作中，阻障層106可為PVD TaN和PVD Ta之雙層。在使用TaN及Ta的例子中，PVD TaN可具有約2至25埃(Å)的厚度，且PVD Ta可具有約2至25 Å的厚度。通常使用阻障層來將銅或銅合金與基板隔離。然而，應認知到，在其它金屬互連的例子中，擴散可能不構成問題，因此可能不需要阻障層。
於方塊106，如第2A圖所示，在阻障層106的暴露表面上形成(如， 共形地)中間層108。中間層108可為單一層，如PVD銅種晶層，或可為襯墊層和種晶層(作為非限制性實例，CVD Ru襯墊層和PVD銅種晶層)構成之層堆疊。然而，應認知到，本揭示內容也可考慮沉積中間層108的其它方法。在一個實作中，中間層108可為Ru襯墊層和沉積在Ru襯墊層上的銅種晶層。
第2B’圖顯示中間層108為具有襯墊層130和種晶層132之層堆疊的一個實作。種晶層132可為金屬的薄而連續的濕潤(接合)層，所述金屬可如銅、鈷、鎳、金、銀、錳、錫、鋁、釕及前述金屬之合金。可使用PVD、ALD、CVD或任何合適的沉積方法來沉積種晶層132。可以錳、鋁、金、鈣、鋅、鎘、銀、錫或其它合適的材料來摻雜種晶層132，以提高電遷移(electro-migration)效能。在一個實作中，種晶層132是以錳(Mn)摻雜之銅(如，CuMn合金)。以重量計，銅錳合金的錳(Mn)濃度可在介於約0.1%至約10%的範圍內。在一個實作中，可以鋁(Al)(如，CuAl合金)對種晶層132進行銅摻雜。以重量計，銅鋁合金的Al濃度可在介於約0.1%至約10%的範圍內。咸信，使用經摻雜的Cu種晶層(如，CuMn)可提高電遷移效能。
襯墊層130有助於緩解不連續的種晶問題，並改善種晶層132對阻障層106的附著。襯墊層130也可促進後續在襯墊層130上的銅重流，導致對小溝槽及通孔之無孔隙(voids free)間隙填充。在一個實作中，襯墊層130為Ru。在一個實作中，襯墊層130為Co。襯墊層可為諸如Pt、Pd及Os等貴金屬，但選項也可包括Ni。可藉由CVD、PVD、ALD或其它合適的沉積技術來形成 襯墊層130。就鑲嵌應用而言，襯墊層130的厚度可在約5Å至50Å的範圍內。
於方塊108，如第2A圖所示，一旦襯墊層130和種晶層132已被沉積，可在中間層108上形成金屬填充物層110。可藉由濺射製程形成金屬填充物層110。在某些例子中，可使用濺射製程來完成種晶層132及金屬填充物層110二者。在這樣的例子中，可在單一製程腔室中連續沉積種晶層132及金屬填充物層110。種晶層132將因此與金屬填充物層110合併，且在金屬填充物層110與種晶層132之間沒有清楚的邊界呈現。可提供金屬層的金屬填充技術也可用來形成金屬填充物層110，所述金屬填充技術可如PVD、CVD、ALD、蒸發或其它合適的沉積技術，例如，電化學沉積(ECD)沉積製程，如電鍍。
用作金屬填充物層110的合適材料可包括，但不限於：Cu、Co、Ni、Au、Ag、Mn、Sn、W及Al等等。在一個實作中，金屬填充物層110可為藉由ECD沉積製程沉積之銅層。ECD沉積製程可能使用酸沉積化學物，所述酸性沉積化學物可包括，例如，硫酸銅、硫酸、氫氯酸及有機添加物(如促進劑、抑制劑及均勻劑(leveler))。然而，應可認知到，使用適當的有機添加物之鹼性化學物也可被用來達成ECD沉積。在ECD沉積之後，基板100可經歷自旋(spin)、清洗(rinse)及乾燥(dry)(SRD)製程或其它清潔製程。接著可將金屬填充物層110加熱到某溫度，此溫度高到足以重流(reflow)金屬填充物層110，但不足以損壞或降解工件或工件上的元件。咸信，使用Ru襯墊層或Ru種晶層能增進釕上之銅的重流。
可使用退火製程或合適的熱處理製程，視情況加熱金屬填充物層110。在本揭示內容的多種實作中，當經歷熱處理或退火時，金屬填充物層110是可流動的。對金屬層在凹槽102中重流而言，溫度可在約100°C至約500°C的範圍內。恰當的熱處理或退火溫度在約100°C至約500°C的範圍內，且可用能維持約100°C至約400°C的範圍內(例如在約250°C至約350°C的溫度範圍內)之持續溫度的設備來達成所述恰當的熱處理或退火溫度。熱處理或退火可導致某些或全部金屬填充物層110的重流。
在某些實作中，可使用金屬重流製程在種晶層132上形成金屬填充物層110，金屬重流製程包括沉積製程(如CVD、PVD、ALD或任何其它合適的沉積製程)，隨後是加熱製程(如退火或任何合適的熱處理製程)，以重流經沉積之金屬填充物層。其後，藉由電鍍製程或相同的沉積製程過度覆蓋(overburden)凹槽102。
可使用形成氣體或惰性氣體、純氫或諸如氨(NH3 )等還原氣體來進行本文所討論之熱處理或退火製程。在重流期間，沉積的形狀會改變，使得金屬沉積物聚集在特徵的底部(即， 由下而上填充(bottom-up filling))。熱處理製程期間除了重流之外，金屬沉積物也可能生長較大的晶粒並降低膜電阻率(film resistivity)。於加熱之後，可使用惰性氣體來冷卻工件。
可進行熱處理或退火，以便部分填充凹槽102。在一個實作中，如第2B圖所示，金屬填充物層110流入凹槽102而形成部分填充區塊112。在某些實作中，可重複本文所討論的ECD沉積及重流步驟，直到達成填充(即， 填充區塊112)的期望特性為止。有鑑於此，製程可包括一或多個ECD沉積製程、清潔(如SRD)及熱處理循環，以獲得特徵的實質上無孔隙填充。重複步驟的數目可取決於，例如，結構的尺寸。在一個實作中，可重複進行ECD沉積與重流製程，以用金屬填充物層110完全填充或溢出(overfill)凹槽102，如第2C圖所示。金屬填充物層110可溢出凹槽102達自5 nm至1,000 nm的厚度。金屬填充物層110的厚度經適度選擇以作為後續CMP製程的基礎。其後，可使用化學機械研磨(CMP)製程回蝕(etch back)過量的金屬填充物層110，以暴露基板100的頂表面107、阻障層106 (若使用的話)的頂表面109，及中間層108的頂表面111。因此，如第2C圖所示，基板100的頂表面107、阻障層106 (若使用的話)的頂表面109、中間層108的頂表面111及金屬填充物層110的頂表面103實質上共平面。
於方塊110，如第2D圖所示，可在已完全填充於凹槽102內的金屬填充物層110上選擇性地形成金屬覆蓋層114。在某些實作中，部分的金屬覆蓋層114可延伸至阻障層106的頂表面109和中間層108的頂表面111，如第2D圖所示。選擇性沉積製程不在基板100的頂表面107上形成金屬覆蓋層114，以防止金屬覆蓋層114使相鄰的導線/導電元件短路。咸信，金屬覆蓋層114可藉由增加Cu與介電質阻障的附著度，來改善下方銅填充物的電遷移效能。
取決於金屬互連的應用，用於金屬覆蓋層114的合適材料可包括，但不限於：Co、Ni、Au、Ag、Mn、Sn、W、Al、前述材料的任何組合或任何其它金屬材料。在一個實作中，金屬覆蓋層114由鈷形成，或至少包括鈷。選擇性沉積製程可以是前驅物及表面依賴的。可使用任何合適的技術(如電漿處理、PECVD、PEALD或前述技術之任何組合)進行選擇性沉積製程。或者，可使用熱表面處理伴隨著不同的化學物(不含電漿)來達到選擇性，以進行選擇性沉積製程。也可使用鍍覆、電鍍或其它合適的沉積技術(如CVD、PVD、ALD等等)來施加金屬覆蓋層114。
在金屬覆蓋層114的形成期間，基板100暴露於含鋁前驅物，以摻雜金屬覆蓋層114並與金屬覆蓋層114反應(如第2D圖所示)，或在金屬覆蓋層114的至少一頂表面上形成合金層116(如第2E圖所示)。在金屬覆蓋層114由鈷形成的一個示範實作中，工件對含鋁前驅物的暴露可選擇性地將金屬覆蓋層114轉變成含鈷合金，及/或在金屬覆蓋層114上形成含鈷合金，例如鈷-鋁合金(即， 合金層116)。在某些實作中，可藉由選擇性Co沉積及後續的選擇性Al沉積，來形成金屬覆蓋層114或鈷-鋁合金116。在某些實作中，可藉由選擇性Al沉積及後續的選擇性Co沉積，來形成金屬覆蓋層114或鈷-鋁合金116。在某些實作中，可藉由選擇性循環製程(如Co-Al-Co-Al沉積)來形成鈷-鋁合金116。在這樣的例子中，可以交替方式將基板100暴露於含鈷前驅物及含鋁前驅物，直到達成期望的厚度為止。在某些實作中，可藉由共同流入含鈷前驅物和含鋁前驅物來形成鈷-鋁合金116。
合適的含鈷前驅物可包括鈷前驅物，如雙羰基甲基環戊二烯鈷(MeCpCo(CO)2 )、雙羰基乙基環戊二烯鈷(EtCpCo(CO)2 )、捌羰基二鈷(Co2 (CO)8 )及參羰基亞硝醯鈷((ON)Co(CO)3 )。合適的含鈷前驅物也可包括：羰基鈷化合物或複合物，如雙羰基環戊二烯鈷(CpCo(CO)2 )、三羰基烯丙基鈷((CO)3 Co(CH2 CH═CH2 ))、六羰基丁基乙炔二鈷(CCTBA，(CO)6 Co2 (HC≡CtBu))、六羰基甲基丁基乙炔二鈷((CO)6 Co2 (MeC≡CtBu))，及六羰基苯基乙炔二鈷((CO)6 Co2 (HC≡CPh))。合適的含鈷前驅物也可包括脒基鈷(cobalt amidinate)或醯胺基鈷(cobalt amido)複合物，如雙(二(丁基二甲矽烷基)醯胺基)鈷(((BuMe2 Si)2 N)2 Co)、雙(二(乙基二甲矽烷基)醯胺基)鈷(((EtMe2 Si)2 N)2 Co)、雙(二(丙基二甲矽烷基)醯胺基)鈷(((PrMe2 Si)2 N)2 Co)，及雙(二(三甲矽烷基)醯胺基)鈷(((Me3 Si)2 N)2 Co)。
合適的含鋁前驅物可包括，但不限於：氫化二甲基鋁(DMAH)、三甲基鋁(TMA、Al2 Me6 或(AlMe3 )2 )、三乙基鋁(Al2 Et6 、(AlEt3 )2 或TEA)、三第三丁基鋁(tritertiarybutyl aluminium，TTBA)、氫化鋁(AlH3 )及前述含鋁前驅物的組合。在一個實作中，含鋁前驅物為DMAH。
既然金屬覆蓋層114中的鈷可能移動離開並擴散進入下方銅填充或襯墊區域(如， 中間層108)，鈷-鋁合金的形成可將鈷保持在金屬覆蓋層114內，並位在或靠近金屬覆蓋層114與填充區塊112之間的介面處，從而防止或減少非期望的鈷遷移進入襯墊層130、中間層108、132及/或金屬填充物層110內，並因而改善整體電遷移功效。
可使用諸如CVD方法等任何合適的技術形成金屬覆蓋層114或鈷-鋁合金層116，而諸如PVD或ALD等其它沉積技術也可被使用。就300 mm的基板而言，可在約10 sccm至約3,000 sccm (例如約20 sccm至約1,500 sccm，如約30 sccm至約200 sccm)的流速下，將含鋁前驅物導入安置有工件的處理腔室。在處理期間，工件或基板支座的溫度可在從約200°C至約800°C的範圍內，如約350°C至約550°C，如約400°C至約500°C。在另一個實作中，可加熱工件並將工件維持在從約100℃至約600℃之範圍內的溫度下，如約120℃至約500℃，如約150℃至約425℃。處理腔室可具有受控制的環境，所述環境被加壓至從約1毫托(mTorr)至約100托(Torr)的範圍內，如約1托至約10托，如約2托至約5托。所得合金層116的厚度可為約2Å至約200Å，例如約5Å至約40Å。
在某些實作中，可在介於約100℃至約500℃之間的溫度下，於含有氫及/或氬的環境下，對金屬覆蓋層114或鈷-鋁合金層116進行熱處理。在某些實作中，可在介於約100℃至約500℃之間的溫度下，於含有氫或氮的形成氣體環境中，對合金層116進行熱處理或退火。舉例而言，形成氣體環境可含有約3%至5%的氫在氮中，或含有3%至5%的氫在氦中。熱處理或退火處理可移除任何不要的表面氧化物、緻密化層結構，並改善合金層116的表面性質。可藉由將基板或工件浸入氣態氮(N2或NH3氣體)或其它鈍化環境中，來額外鈍化基板或工件，以防止表面氧化。
儘管本文討論的是含鋁前驅物，應可認知到，也可使用諸如Ru、Mn或W等其它摻雜前驅物來與金屬覆蓋層114反應，以使金屬覆蓋層114轉變及/或在金屬覆蓋層114上形成合金層。應選擇摻雜前驅物來防止或減少鈷(或金屬覆蓋層114所用的其它金屬)遷移或擴散進入銅填充物或襯墊區域(如， 中間層108)。可考慮到，可取決於金屬覆蓋層114的材料來改變摻雜前驅物。
方塊112之後，可利用複數個製造技術來完成金屬互連，或形成完成半導體元件所需的其它特徵。
本揭示內容的益處可包括：藉由將形成在銅導線上之選擇性鈷覆蓋層暴露於含鋁前驅物，將金屬化結構之金屬原子的電遷移最小化。含鋁前驅物的鋁可與選擇性鈷覆蓋層反應，並形成鈷-鋁合金，而鈷-鋁合金可防止或減少非期望的鈷遷移或擴散進入設置在銅導線之下的襯墊及/或種晶區域。鈷-鋁合金對具有用於最小化金屬互連中之銅導線的電遷移之選擇性鈷覆蓋層有全面性的影響。結果，改善整體電遷移功效。
儘管以上內容導向本揭示內容的實施例，可在不背離本揭示內容的基本範疇下設計本揭示內容的其它和進一步實施例。
100‧‧‧基板/方法102‧‧‧凹槽/方塊103‧‧‧(金屬填充物層110的)頂表面104‧‧‧方塊106‧‧‧阻障層/方塊107‧‧‧(基板100的)頂表面108‧‧‧中間層/方塊109‧‧‧(阻障層106的)頂表面110‧‧‧金屬填充物層/方塊111‧‧‧(中間層108的)頂表面112‧‧‧填充區塊114‧‧‧金屬覆蓋層116‧‧‧合金層130‧‧‧襯墊層132‧‧‧種晶層
藉由參照隨附圖式中所描繪之本揭示內容的若干說明性實施例，可理解在上文簡短摘要且在下文詳細討論之本揭示內容的實施例。然而，應注意的是，隨附圖式僅繪示本揭示內容的典型實施例，且因此不應被視為本揭示內容之範圍的限制，因為本揭示內容可允許其它等效實施例。
第1圖描繪用以在工件的特徵中製造互連結構之方法的流程圖，所述工件的特徵包括溝槽和通孔。
第2A至2E圖描繪在根據第1圖的流程圖之各個製造階段期間，簡化的概念互連結構之剖面視圖。
為了促進瞭解，已儘可能使用相同的元件符號來指稱圖中共用的相同元件。圖並未按比例繪製，且可能為了清楚而簡化。可預期一個實施例的元件可有益地併入其它實施例，而無需進一步描述。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
100‧‧‧基板
106‧‧‧阻障層
107‧‧‧頂表面
108‧‧‧中間層
110‧‧‧金屬填充物層
112‧‧‧填充區塊
114‧‧‧金屬覆蓋層
116‧‧‧合金層

Claims (20)

  1. 一種用以處理一基板的方法，包含下列步驟：提供一基板，該基板包含一金屬區域及一介電質區域，該介電質區域圍繞該金屬區域；以及藉由將該基板暴露於一第一前驅物及一第二前驅物，而於該金屬區域上選擇性地形成一含鈷合金覆蓋層，該第一前驅物及該第二前驅物係選自由一含鋁前驅物、一含鈷前驅物、一含釕前驅物、一含錳前驅物及一含鎢前驅物所組成之群組，其中該第一前驅物或該第二前驅物為該含鈷前驅物且該第一前驅物與該第二前驅物不同。
  2. 如請求項1所述之方法，其中以一交替方式(alternating manner)將該基板暴露於該第一前驅物及該第二前驅物，直至該含鈷合金覆蓋層之一期望厚度達到為止。
  3. 如請求項1所述之方法，進一步包含下列步驟：一中間區域，設置於該金屬區域與該介電質區域之間，該中間區域包含：一阻障層(barrier layer)，鄰近該介電質區域；一襯墊層(liner layer)，形成於該阻障層上； 以及一種晶層(seed layer)，形成於該襯墊層上。
  4. 如請求項3所述之方法，其中該阻障層包含：Ta、Ti、TiN、TaN、Mn、MnN或前述材料之組合，該襯墊層包含：Ru、Co、Pt、Pd、Os或Ni，且該種晶層包含：銅、鈷、鎳、金、銀、錳、錫、鋁、釕或前述材料的合金。
  5. 如請求項4所述之方法，其中該種晶層包含銅，且該襯墊層包含釕(Ru)。
  6. 如請求項4所述之方法，其中該種晶層係純銅、銅鋁(CuAl)合金或銅錳(CuMn)合金，該銅鋁(CuAl)合金具有以重量計約0.1%至約10%之Al濃度，該銅錳(CuMn)合金具有以重量計約0.1%至約10%之Mn濃度。
  7. 如請求項1所述之方法，其中藉由一電鍍製程或一金屬重流製程(metal reflow process)形成該金屬區域。
  8. 一種用以在一基板中形成一結構的方法，包含下列步驟：在一介電質層中之一特徵的暴露表面上形成一阻障層(barrier layer)；在該阻障層上形成一襯墊層(liner layer)； 在該襯墊層上形成一種晶層(seed layer)；藉由一金屬填充製程在該種晶層上形成一金屬填充物，並使用一電鍍製程過度覆蓋(overburdening)該特徵；進行一平坦化製程，以暴露該介電質層的一頂表面；以及藉由將該基板暴露於一含鈷前驅物及一含鋁前驅物，在該阻障層、該襯墊層、該種晶層及該金屬填充物上選擇性地形成一鈷-鋁合金覆蓋層。
  9. 如請求項8所述之方法，其中以一交替方式(alternating manner)將該基板暴露於該含鋁前驅物及該含鈷前驅物，直至該鈷-鋁合金覆蓋層之一期望厚度達到為止。
  10. 如請求項8所述之方法，其中該基板同時暴露於該含鋁前驅物及該含鈷前驅物。
  11. 如請求項8所述之方法，其中該襯墊層包含Ru，且該種晶層包含銅。
  12. 如請求項11所述之方法，其中該種晶層係一純銅。
  13. 如請求項11所述之方法，其中該種晶層係一銅錳(CuMn)合金，該銅錳(CuMn)合金具有以重量計約0.1%至約10%的Mn濃度。
  14. 如請求項8所述之方法，其中該種晶層係一銅鋁(CuAl)合金，該銅鋁(CuAl)合金具有以重量計約0.1%至約10%的Al濃度。
  15. 如請求項8所述之方法，其中藉由一銅重流(copper reflow)來形成該金屬填充物，該銅重流使用PVD、CVD、ALD、蒸發或一電鍍製程。
  16. 一種互連結構，用於一半導體元件，該互連結構包含：一基板，包含一金屬區域、一介電質區域以及一中間區域，該介電質區域圍繞該金屬區域，且該中間區域設置於該金屬區域與該介電質區域之間，該中間區域包含：一阻障層，鄰近該介電質區域；一襯墊層，形成於該阻障層上；以及一種晶層，形成於該襯墊層上；以及一含鈷合金覆蓋層，形成於該金屬區域及該中間區域上。
  17. 如請求項16所述之互連結構，其中該襯墊層包含Ru，且該種晶層包含純銅。
  18. 如請求項16所述之互連結構，其中該襯墊層包含Ru，且該種晶層包含銅鋁(CuAl)合金，該銅鋁(CuAl)合金具有約0.1%至約10%之Al濃度。
  19. 如請求項16所述之互連結構，其中該襯墊層包含Ru，且該種晶層包含銅錳(CuMn)合金，該銅錳(CuMn)合金具有以重量計約0.1%至約10%之Mn濃度。
  20. 如請求項16所述之互連結構，其中該含鈷合金覆蓋層包含鋁、釕、錳或鎢。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739285B (zh) 2014-02-04 2021-09-11 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沉積
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
JP6998945B2 (ja) * 2016-10-02 2022-01-18 アプライド マテリアルズ インコーポレイテッド ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
WO2018213018A1 (en) 2017-05-16 2018-11-22 Asm Ip Holding B.V. Selective peald of oxide on dielectric
US10731250B2 (en) * 2017-06-06 2020-08-04 Lam Research Corporation Depositing ruthenium layers in interconnect metallization
US10347529B2 (en) * 2017-10-04 2019-07-09 Globalfoundries Inc. Interconnect structures
US11270943B2 (en) * 2018-03-27 2022-03-08 Intel Corporation Copper interconnect cladding
US11749560B2 (en) * 2018-09-25 2023-09-05 Intel Corporation Cladded metal interconnects
US10636702B2 (en) * 2018-09-27 2020-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive interconnect structures in integrated circuits
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US11081390B2 (en) * 2018-12-31 2021-08-03 Texas Instruments Incorporated Multi-pass plating process with intermediate rinse and dry
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
WO2020223130A1 (en) * 2019-05-01 2020-11-05 Lam Research Corporation Protection of seed layers during electrodeposition of metals in semiconductor device manufacturing
US11289329B2 (en) * 2019-05-03 2022-03-29 Applied Materials, Inc. Methods and apparatus for filling a feature disposed in a substrate
US20220102209A1 (en) * 2019-06-28 2022-03-31 Lam Research Corporation Electrodeposition of cobalt tungsten films
US11177162B2 (en) * 2019-09-17 2021-11-16 International Business Machines Corporation Trapezoidal interconnect at tight BEOL pitch
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
US11817389B2 (en) 2020-03-24 2023-11-14 International Business Machines Corporation Multi-metal interconnects for semiconductor device structures
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽在金屬表面上之選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
US11171051B1 (en) * 2020-05-06 2021-11-09 International Business Machines Corporation Contacts and liners having multi-segmented protective caps
US11587873B2 (en) * 2020-05-06 2023-02-21 Applied Materials, Inc. Binary metal liner layers
JP7525186B2 (ja) 2020-06-04 2024-07-30 国立大学法人東北大学 半導体デバイス
US11764157B2 (en) * 2020-07-23 2023-09-19 Applied Materials, Inc. Ruthenium liner and cap for back-end-of-line applications
US20220064784A1 (en) * 2020-09-03 2022-03-03 Applied Materials, Inc. Methods of selective deposition
US20220277994A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature of semiconductor device and method of forming same
US12094770B2 (en) * 2021-08-30 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Ruthenium-based liner for a copper interconnect
CN113809001B (zh) * 2021-09-03 2023-12-01 长江存储科技有限责任公司 半导体器件及其形成方法
US20230215802A1 (en) * 2021-12-30 2023-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structures and methods of fabrication thereof
WO2023204978A1 (en) * 2022-04-18 2023-10-26 Lam Research Corporation Conformal copper deposition on thin liner layer
US20240153816A1 (en) * 2022-11-04 2024-05-09 Applied Materials, Inc. Methods to form metal liners for interconnects

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130112462A1 (en) * 2011-11-07 2013-05-09 International Business Machines Corporation Metal Alloy Cap Integration
CN105702730A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5913147A (en) * 1997-01-21 1999-06-15 Advanced Micro Devices, Inc. Method for fabricating copper-aluminum metallization
KR100803770B1 (ko) * 2000-03-07 2008-02-15 에이에스엠 인터내셔널 엔.브이. 구배（ｇｒａｄｅｄ）박막
JP2002313913A (ja) * 2001-04-17 2002-10-25 Seiko Epson Corp コンタクトプラグ構造及びその製造方法
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
US8193087B2 (en) * 2006-05-18 2012-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Process for improving copper line cap formation
US7615486B2 (en) 2007-04-17 2009-11-10 Lam Research Corporation Apparatus and method for integrated surface treatment and deposition for copper interconnect
JP5489717B2 (ja) * 2006-08-30 2014-05-14 ラム リサーチ コーポレーション 金属堆積のために基板表面を調整する方法および統合システム
WO2008027216A2 (en) 2006-08-30 2008-03-06 Lam Research Corporation Processes and integrated systems for engineering a substrate surface for metal deposition
US7794530B2 (en) 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US8304909B2 (en) * 2007-12-19 2012-11-06 Intel Corporation IC solder reflow method and materials
US8349724B2 (en) 2008-12-31 2013-01-08 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal
JP2010225682A (ja) * 2009-03-19 2010-10-07 Toshiba Corp 半導体装置およびその製造方法
US8268722B2 (en) 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
JP5481989B2 (ja) * 2009-07-22 2014-04-23 富士通セミコンダクター株式会社 半導体装置の製造方法
US8039966B2 (en) * 2009-09-03 2011-10-18 International Business Machines Corporation Structures of and methods and tools for forming in-situ metallic/dielectric caps for interconnects
JP2011086787A (ja) * 2009-10-16 2011-04-28 Panasonic Corp 半導体装置及びその製造方法
JP5773306B2 (ja) * 2010-01-15 2015-09-02 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 半導体素子構造を形成する方法および装置
US8178439B2 (en) * 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US8912658B2 (en) * 2010-10-29 2014-12-16 International Business Machines Corporation Interconnect structure with enhanced reliability
US8492897B2 (en) * 2011-09-14 2013-07-23 International Business Machines Corporation Microstructure modification in copper interconnect structures
US8772158B2 (en) 2012-07-20 2014-07-08 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
EP2779224A3 (en) * 2013-03-15 2014-12-31 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
US9171801B2 (en) 2013-05-09 2015-10-27 Globalfoundries U.S. 2 Llc E-fuse with hybrid metallization
CN104347476B (zh) * 2013-07-23 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
JP6257217B2 (ja) * 2013-08-22 2018-01-10 東京エレクトロン株式会社 Ｃｕ配線構造の形成方法
CN110066984B (zh) * 2013-09-27 2021-06-08 应用材料公司 实现无缝钴间隙填充的方法
US9601431B2 (en) * 2014-02-05 2017-03-21 Applied Materials, Inc. Dielectric/metal barrier integration to prevent copper diffusion
US20150325477A1 (en) * 2014-05-09 2015-11-12 Applied Materials, Inc. Super conformal metal plating from complexed electrolytes
US20150357236A1 (en) * 2014-06-08 2015-12-10 International Business Machines Corporation Ultrathin Multilayer Metal Alloy Liner for Nano Cu Interconnects
US20150380296A1 (en) * 2014-06-25 2015-12-31 Lam Research Corporation Cleaning of carbon-based contaminants in metal interconnects for interconnect capping applications
US9305836B1 (en) * 2014-11-10 2016-04-05 International Business Machines Corporation Air gap semiconductor structure with selective cap bilayer
US9780035B1 (en) * 2016-06-30 2017-10-03 International Business Machines Corporation Structure and method for improved stabilization of cobalt cap and/or cobalt liner in interconnects
JP6998945B2 (ja) * 2016-10-02 2022-01-18 アプライド マテリアルズ インコーポレイテッド ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130112462A1 (en) * 2011-11-07 2013-05-09 International Business Machines Corporation Metal Alloy Cap Integration
CN105702730A (zh) * 2014-12-16 2016-06-22 爱思开海力士有限公司 具有双功函数栅极结构的半导体器件

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