JP2019531604A - ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ - Google Patents

ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ Download PDF

Info

Publication number
JP2019531604A
JP2019531604A JP2019517849A JP2019517849A JP2019531604A JP 2019531604 A JP2019531604 A JP 2019531604A JP 2019517849 A JP2019517849 A JP 2019517849A JP 2019517849 A JP2019517849 A JP 2019517849A JP 2019531604 A JP2019531604 A JP 2019531604A
Authority
JP
Japan
Prior art keywords
layer
substrate
cobalt
metal
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019517849A
Other languages
English (en)
Other versions
JP6998945B2 (ja
Inventor
メユール ビー. ナイク,
メユール ビー. ナイク,
チーユアン ウー,
チーユアン ウー,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2019531604A publication Critical patent/JP2019531604A/ja
Application granted granted Critical
Publication of JP6998945B2 publication Critical patent/JP6998945B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562Selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76858After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864Thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882Reflowing or applying of pressure to better fill the contact hole
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233Copper alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068Formation and after-treatment of conductors
    • H01L2221/1073Barrier, adhesion or liner layers
    • H01L2221/1084Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089Stacks of seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)

Abstract

本開示の実施形態は、基板に構造を形成する方法の改善に関する。一実装では、本方法は、基板に凹部を形成することと、基板の露出面と凹部の露出面にバリア層を形成することと、バリア層の上に中間層を形成することと、中間層の上に金属充填層を形成し、凹部を過充填することと、バリア層、中間層、及び基板の上面を露出するため金属充填層を平坦化することと、金属充填層の上にコバルト層を選択的に形成することと、コバルト層の少なくとも上面にコバルトアルミニウム合金層を選択的に形成するため、基板をアルミニウム含有前駆体に露出することとを含む。【選択図】図2E

Description

[0001] 本開示の実施形態は概して、半導体デバイスの配線(interconnects)の製造に関する。
[0002] 集積回路(IC)は、基板の上にある誘電体材料の層の内部又は上に形成される様々な半導体デバイスを含む。誘電体層の内部又は上に形成されうるこのようなデバイスは、トランジスタ、バイポーラトランジスタ、ダイオード、及び抵抗を含む。誘電体材料の内部又は上に形成されうる他のデバイスは、薄膜抵抗及びコンデンサを含む。金属ラインは半導体デバイスを相互接続し、このようなデバイスに電力を供給し、このようなデバイスが情報を共有及び交換できるようにする。このような配線は、誘電体層内のデバイス間で水平に、また、誘電体層間で垂直に延在する。これらの金属ラインは一連の配線によって、互いに接続される。配線又は金属ラインは、あとで金属が充填される垂直及び水平の凹部特徴(ビア及びトレンチ)を形成するため、誘電体層内に最初にパターン形成される。その結果生まれる、誘電体内に存在する金属充填ラインを含む層は、金属化層と称される。
[0003] 金属配線を生成するための従来の銅充填は、エレクトロマイグレーションによる欠陥によってボイドを生むことがある。エレクトロマイグレーションは、導電線の金属原子が高い電流密度にさらされるとき(例えば、回路が動作しているとき)に発生する。電流密度が十分に高い場合には、金属原子は電子流の方向に移動し、これによって、金属イオンが分離するボイドを形成し、また、金属配線の長さに沿って、金属又は誘電体バリアの外へ突出する金属材料からなる突出物を形成する。ボイドによって銅配線は薄くなり、最終的には完全に分離して開回路を引き起こす。しかも、突出物は、銅金属が銅配線を越えて隣接する銅ラインへ延在する原因となりうるため、これによって短絡を引き起こす。
[0004] 銅充填中のボイドの形成を避けるため、ライナー層が使用されて、ライナー層上部での銅のリフローが促進され、これによって、小さなトレンチ及びビアに対してもボイドのない間隙充填が得られる。しかしながら、銅はライナー層上で移動しやすいため、エレクトロマイグレーションによる欠陥も起こりうる。
[0005] したがって、当該技術では、上述の問題に対処する方法の改善を施すことが必要となる。
[0006] 本開示の実装は、加工対象物に配線構造を形成するための改良された方法を提供する。一実施形態では、本方法は、基板に凹部を形成することと、基板の露出面と凹部の露出面にバリア層を形成することと、バリア層の上に中間層を形成することと、中間層の上に金属充填層を形成し、凹部を過充填することと、バリア層、中間層、及び基板の上面を露出するため金属充填層を平坦化することと、金属充填層の上にコバルト層を選択的に形成することと、コバルト層の少なくとも上面にコバルトアルミニウム合金層を選択的に形成するため、基板をアルミニウム含有前駆体に露出することとを含む。
[0007] 別の実施形態では、本方法は、垂直面と水平面を有する凹部を基板に形成することと、凹部の垂直面と水平面の上にバリア層を形成することと、バリア層の上にライナー層を形成することと、ライナー層の上にシード層を形成することと、電気メッキ処理を用いてシード層の上に金属充填層を形成することと、金属充填層をリフローして凹部を部分的に充填するのに十分な温度まで、金属充填層を加熱することと、凹部が金属充填層で過充填されるまで、シード層の上での金属充填層の形成と金属充填層の加熱を繰り返すことと、バリア層、ライナー層、シード層、及び基板の上面を露出するため金属充填層を平坦化することと、バリア層、ライナー層、シード層、及び金属充填層の上にコバルトキャップ層を選択的に形成することと、コバルトキャップ層の上面にコバルトアルミニウム合金層を選択的に形成するため、基板をアルミニウム含有前駆体に露出することとを含む。
[0008] さらに別の実施形態では、半導体デバイスのための配線構造が提供される。配線構造は、誘電体基板の厚みを通って形成された凹部を有する誘電体基板と、凹部内に形成されたバリア層と、凹部の露出面を覆うバリア層と、バリア層の上に形成されたライナー層と、ライナー層の上に形成されたシード層と、シード層の上に形成され、凹部を充填する金属充填層であって、金属充填層の上面、シード層の上面、ライナー層の上面、バリア層の上面、及び誘電体基板の上面が同一平面上にある金属充填層と、金属充填層の上面、シード層の上面、ライナー層の上面、及びバリア層の上面に形成されたコバルトキャップ層と、コバルトキャップ層の上面に形成されたコバルトアルミニウム合金層と、を含む。
[0009] 上記で簡潔に要約され、以下でより詳細に説明される本開示の実施形態は、添付の図面に示した本開示の例示的な実施形態を参照することにより、理解することができる。しかし、添付の図面は本開示の典型的な実施形態のみを示すものであり、したがって、本開示の範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容しうることに留意されたい。
トレンチとビアを含む加工対象物の特徴の中に配線構造を作るための方法のフロー図を示す。 図1のフロー図による様々な製造段階での単純化された概念的な配線構造の断面図を示す。 図1のフロー図による様々な製造段階での単純化された概念的な配線構造の断面図を示す。 図1のフロー図による様々な製造段階での単純化された概念的な配線構造の拡大断面図を示す。 図1のフロー図による様々な製造段階での単純化された概念的な配線構造の断面図を示す。 図1のフロー図による様々な製造段階での単純化された概念的な配線構造の断面図を示す。 図1のフロー図による様々な製造段階での単純化された概念的な配線構造の断面図を示す。
[0012] 理解を容易にするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。図は縮尺どおりには描かれておらず、明確性のために簡略化されていることがある。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれうることが想定される。
[0013] 本開示の実装は、半導体ウエハ又はデバイスなどの加工対象物の処理方法を対象としている。加工対象物、ウエハ、及び半導体ウエハなどの用語は、任意の平坦な媒体又は物品であってよく、半導体ウエハ及びその他の基板又はウエハ、ガラス、マスク、光学媒体又はメモリ媒体、MEMS基板、或いは、マイクロ電気デバイス、マイクロ機械デバイス、又はマイクロ電気機械デバイスを有する他の任意の加工対象物を含む。本書で使用されている「加工対象物」という用語はまた、処理中の任意の点においてあらかじめ堆積されて形成されたあらゆる構造と層を含み、図に描かれたこれらの構造及び層に限定されない。
[0014] 図1は、トレンチとビアを含みうる加工対象物の配線構造を作る方法100のフロー図を示している。幾つかの実装では、本方法は、小さな特徴の配線、例えば30nm以下、例えば14nm以下、例えば10nm以下の幅又は直径を有する特徴作るために用いられうる。しかしながら、本開示の方法は任意の特徴サイズに適用可能であることを理解されたい。本開示で説明する寸法サイズは、特徴の上部開口部でのエッチング後の特徴寸法になりうる。本書に記載の方法は、様々な形態の銅、コバルト、ニッケル、金、銀、マンガン、スズ、アルミニウム、及び合金堆積、例えば、シングルダマシン応用又はデュアルダマシン応用のいずれかのダマシン応用に適用されうる。
[0015] 本開示では一般的に金属堆積と記述されているが、「金属」という用語は金属合金も想定しうることを理解されたい。このような金属及び金属合金は、シード層を形成するために、或いは、特徴を完全に又は部分的に充填するために使用されうる。例示的な銅合金は、限定するものではないが、銅マンガン及び銅アルミニウムを含みうる。非限定的な例として、合金組成比は、第1合金金属(例えば、Cu、Co、Ni、Ag、Au、Mn、Sn又はAl)に対して、約0.1%から約10%の第2合金金属の範囲内にあってよい。
[0016] 図1は、図2Aから図2Eを参照して例示的に説明されており、図2Aから図2Eは、図1のフロー図による、製造の様々な段階における単純化された概念的な配線の断面図を示している。当業者であれば、図2A〜図2Eの構造は、理解を容易にするために大まかな相対的なサイズ又は寸法を示すために描かれたものであって、正確な比率で描かれていないことを理解するであろう。当業者は更に、配線及び関連する構造を形成する全工程が図示されているわけではなく、本書で説明されているわけでもないことを理解するであろう。その代わりに、単純化及び明確化のために、配線及び関連する構造を形成するための工程のうち、本開示で独自の、或いは、本開示を理解するために必要なものの大半を図示し、説明している。加えて、様々なステップが図示され、本書で説明されているが、これらのステップの順序、中間のステップの有無に関しては制限がないことが示唆されている。順を追って描かれている、或いは説明されているステップは、明示的に示していない限り、説明のためにそのようになっているに過ぎず、各ステップは、全体的にではないまでも少なくとも部分的には、実際に同時に、或いは重なるように実行される可能性があることを排除しない。
[0017] 方法100は、図2Aに示したように、ブロック102で、加工対象物の基板100に凹部102を形成することで開始される。凹部102は、配線ラインの特徴が後の段階で形成されるトレンチを表す。本書に記載の方法はまた、ビア構造又はデュアルダマシントレンチとビアの構造などの他の種類の配線にも適用されてよく、下部の金属領域(図示せず)は配線特徴によって接触される。そのため、凹部102は、トレンチ、ビア開口部、トレンチとビアを結合した開口部、又は任意の垂直及び水平の特徴となりうる。凹部102は、任意の適切なリソグラフィ/エッチング技術を用いて形成されうる。
[0018] 基板100は、デバイス層又は金属化層と別の金属化層との間に配置された、層間誘電体層を表しうる。基板100は、任意の誘電体層又は誘電体層の組み合わせになりうる。例示的な一実装では、基板は低誘電率材料である。低誘電率材料は、4未満、例えば、3.6未満の誘電率を有する材料を意味する。低誘電率材料の例には、シリコン及び窒素含有材料、又はシリコン及び炭素含有材料、或いはこれらの組み合わせが含まれうる。幾つかの例示的な低誘電率材料には、水素化シリコンカーボン酸化物(SiCOH)、多孔性SiCOHなどの多孔性誘電体材料、又は有機材料が含まれうる。幾つかの実装では、基板は、誘電率が4程度であるシリコン及び酸素含有材料を含みうる。
[0019] ブロック104では、図2Aに示したように、基板100の上にオプションのバリア層106が形成される。凹部102を一列に並べ、これによって金属が基板100の中へ拡散するのを防止するように、バリア層106は基板100の露出面の上に(例えば、共形に)形成されうる。適切なバリア層106は、例えば、Ta、Ti、TiN、TaN、Mn、MnN、或いはこれらの組み合わせを含みうる。適切なバリア堆積方法は、物理的気相堆積(PVD)、原子層堆積(ALD)、又は化学気相堆積(CVD)を含みうる。一実装では、バリア層106はPVD TaNである。別の実装では、バリア層106はALD TaNとPVD TaNの2層である。さらに別の実装では、バリア層106はPVD TaNとPVD Taの2層である。TaNとTaが使用された場合では、PVD TaNは約2〜25オングストローム(A)の厚みを有し、PVD Taは約2〜25Aの厚みを有しうる。バリア層は典型的には、銅又は銅合金を基板から分離するために使用される。しかしながら、他の金属配線の場合には、拡散は問題にならないことがあり、したがって、バリア層は必要とされないことがある。
[0020] ブロック106では、図2Aで示したように、中間層108が、バリア層106の露出面の上に形成される。中間層108は、PVD銅シード層などの単一層、或いは、ライナー層とシード層(非限定的な例として、CVD Ruライナー層とPVD銅シード層)からなる層スタックになりうる。しかしながら、中間層108を堆積させる他の方法も本開示によって検討されていることを理解されたい。一実装では、中間層108は、Ruライナー層とRuライナー層の上に堆積された銅シード層である。
[0021] 図2B−2は、中間層108が、ライナー層130とシード層132を有する層スタックである一実装を示している。シード層132は、銅、コバルト、ニッケル、金、銀、マンガン、スズ、アルミニウム、ルテニウム、及びこれらの合金などの、薄い連続した金属のウェッティング(結合)層になりうる。ライナー層132は、PVD、ALD、CVD、又はその他の適切な堆積方法を用いて堆積されうる。シード層132は、マンガン、アルミニウム、金、カルシウム、亜鉛、カドミウム、銀、スズ、或いはエレクトロマイグレーション性能を高める他の適切な材料でドープされうる。一実装では、シード層132はマンガン(Mn)(例えば、CuMn合金)でドープされた銅である。銅マンガン合金のマンガン(Mn)含有量は、約0.1重量%から約10重量%の間の範囲にありうる。ドープされたCuシード層(例えば、CuMn)の使用は、エレクトロマイグレーション性能を高めると考えられている。
[0022] ライナー層130は、不連続シード問題を緩和し、シード層132のバリア層106への接着を改善する。ライナー層130はまた、ライナー層130の上でのその後の銅リフローを促進し、小さなトレンチ及びビアに対してボイドのない間隙充填をもたらす。一実装では、ライナー層130はRuである。一実装では、ライナー層130はCoである。ライナー層は、Pt、Pd、及びOsなどの貴金属になりうるが、一覧はまたNiを含みうる。ライナー層130は、CVD、PVD、ALD、又はその他の適切なプロセスを用いて形成されうる。ライナー層130の厚みは、ダマシン応用の場合、約5Aから50Aの範囲内にありうる。
[0023] 任意の表面酸化物を取り除き、ライナー層130を高密度化し、堆積物の表面特性を改善するため、ライナー層130は、フォーミングガス環境(例えば、窒素内に3〜5%の水素、或いはヘリウム内に3〜5%の水素)で約100°Cから約500°Cの温度で熱処理又はアニールされうる。ライナー層130は、表面の酸化を防止するため、気体窒素(Nガス)或いは他の緩和環境(passifying environments)に浸すことによってさらに不動態化されうる。
[0024] ブロック108で、ライナー層130とシード層132が堆積されると、図2Aに示したように、金属充填層110が中間層108の上に形成される。金属充填層110は、スパッタリング処理で形成されうる。場合によっては、シード層132と金属充填層110は共に、スパッタリング処理で実行されうる。このような場合、シード層132と金属充填層110は、1つの処理チャンバ内で実施される連続堆積であってよい。金属充填層110はまた、CVD、ALD、蒸発、又は他の適切な堆積技術などの金属の共形層をもたらす技術、例えば、電気メッキなどの電気化学堆積(ECD)処理を用いて、形成されうる。
[0025] 金属充填層110に適した材料には、限定するものではないが、Cu、Co、Ni、Au、Ag、Mn、Sn、W及びAlなどが含まれる。一実装では、金属充填層110は、ECD堆積プロセスによって堆積された銅の共形層である。ECD堆積プロセスは、酸性の堆積化学物質を使用してもよく、この中には、例えば、硫酸銅、硫酸、塩酸、及びpHが約8から約10の範囲内にある有機添加物(促進剤、抑制剤、及びレベラー)などが含まれる。しかしながら、正しい有機添加物を用いた酸性化学物質も、共形ECD堆積を実施するために使用されうることを理解されたい。
[0026] ECD堆積後、基板100は回転・すすぎ・乾燥(SRD)処理又は他の洗浄処理にさらされることがある。次に金属充填層110は、金属充填層110のリフローには十分であるが、加工対象物又は加工対象物の要素に損傷を及ぼすこと或いは劣化させることはない温度まで加熱される。Ruライナー層又はRuシード層の使用は、ルテニウム上での銅のリフローを高めると考えられている。
[0027] 金属充填層110は、熱処理工程又はアニーリング工程を用いて加熱されうる。本開示の様々な実装では、金属充填層110は熱処理又はアニーリングにさらされると流動可能となる。凹部102での金属層リフローでは、温度は約100°Cから約500°Cの範囲内にありうる。適切な熱処理又はアニーリングの温度は約100°Cから約500°Cの間にあり、約100°Cから約400°Cの範囲内、例えば、約250°Cから約350°Cの温度範囲で持続する温度を維持できる機器によって実現されうる。熱処理又はアニーリングは、金属充填層110の一部又はすべてをリフローさせる結果となる。
[0028] 熱処理又はアニーリング工程は、形成ガス又は不活性ガス、純粋な水素、或いはアンモニア(NH)などの還元ガスを用いて実施されうる。リフロー中、金属堆積物が特徴の底部に溜まる(すなわち、ボトムアップ充填)ように、堆積物の形状は変化する。熱処理工程中のリフローに加えて、金属堆積物は大きな粒に成長し、膜抵抗を低下させることがある。加熱後、加工対象物を冷却するため、不活性ガスが使用されうる。
[0029] 熱処理又はアニーリングは、凹部102を部分的に充填するように実施されうる。一実装では、図2Bに示したように、金属充填層110は凹部102に流れ込み、部分的な充填部分112を形成する。幾つかの実装では、本書に記載のECD堆積及びリフローステップは、所望の充填(すなわち、充填部分112)特性が実現されるまで反復されうる。これに関連して、実質的にボイドがない状態で特徴を充填するため、工程には、一又は複数のECD堆積プロセス、洗浄(SRDなど)、及び熱処理サイクルが含まれうる。ステップの反復回数は、例えば、構造のサイズに依存しうる。一実装では、図2Cに示したように、凹部102を金属充填層110で完全に充填するか、過充填するまで、ECD堆積及びリフローの工程は反復される。金属充填層110は、5nmから1,000nmの厚さまで凹部102を過充填しうる。金属充填層110の厚さは、その後のCMPプロセスの基準となるように適切に選択される。その後、過剰な金属充填層110は、基板100の上面107、バリア層106(使用される場合)の上面109、及び中間層108の上面111を露出するため、化学機械研磨(CMP)プロセスを用いてエッチバックされる。したがって、基板100の上面107、バリア層106(使用される場合)の上面109、及び中間層108の上面111、及び金属充填層110の上面103は、図2Cに示したように、実質的に同一平面上にある。
[0030] ブロック110では、金属キャップ層114は、図2Dに示したように、凹部102内に完全に充填された金属充填層110の上に選択的に形成される。幾つかの実装では、金属キャップ層114の部分は、図2Cに示したように、バリア層106の上面109及び中間層108の上面111まで延在される。隣接ライン/導電性素子が短くなるのを防止するため、選択的な堆積プロセスは、基板100の上面107の上に金属キャップ層114を形成しない。金属キャップ層114は、Cuと誘電体バリアの接着を高めることによって、下部の銅充填のエレクトロマイグレーション性能を改善すると考えられている。金属キャップ層114はまた、次の金属化層との接着を促進し、これによってエレクトロマイグレーション性能をさらに高める。
[0031] 金属キャップ層114に適した材料には、限定するものではないが、金属配線の用途に応じて、Co、Ni、Au、Ag、Mn、Sn、W、Al、これらの任意の組み合わせ、或いは、他の任意の金属材料を含みうる。一実装では、金属キャップ層114はコバルトで形成されるか、少なくともコバルトを含む。選択的な堆積プロセスは、前駆体及び表面に依存しうる。選択的な堆積プロセスは、プラズマ処理、PECVD(プラズマ化学気相堆積)、PEALD、或いはこれらの任意の組み合わせなど、任意の適切な技術を用いて実施されうる。代替的に、選択的な堆積プロセスは、選択性を実現するため、異なる化学物質(プラズマなし)による熱表面処理を用いて実施されうる。金属キャップ層114は、メッキ、電気メッキ、或いはCVD、PVD、ALDなどの他の適切な堆積技術を用いて適用されうる。
[0032] ブロック112では、図2Eに示したように、金属キャップ層114をドープするため、或いは、金属キャップ層114の少なくとも上面に合金層116を形成するため、基板100はアルミニウム含有前駆体に露出される。金属キャップ層114がコバルトから形成される例示的な一実装では、加工対象物のアルミニウム含有前駆体への露出は、金属キャップ層114の上にコバルトアルミニウム合金(すなわち、合金層116)を選択的に形成することができる。幾つかの実装では、コバルトアルミニウム合金116は、選択的なCo堆積とその後の選択的なAl堆積によって形成されうる。幾つかの実装では、コバルトアルミニウム合金116は、選択的なAl堆積とその後の選択的なCo堆積によって形成されうる。幾つかの実装では、コバルトアルミニウム合金116は、Co−Al−Co−Al堆積などの選択的な循環プロセスによって形成されうる。幾つかの実装では、コバルトアルミニウム合金116は、コバルト含有前駆体とアルミニウム含有前駆体が共に流れることによって形成されうる。
[0033] 適切なコバルト含有前駆体には、メチルシクロペンタジエニルコバルトビス(カルボニル(MeCpCo(CO))、エチルシクロペンタジエニルコバルトビス(カルボニル)(EtCpCo(CO))、ジコバルトオクタ(カルボニル)(Co(CO))、及びニトロシルコバルトトリス(カルボニル)((ON)Co(CO))などのコバルト前駆体が含まれる。適切なコバルト含有前駆体にはまた、シクロペンタジエニルコバルトビス(カルボニル)(CpCo(CO))、トリカルボニルアリルコバルト((CO)Co(CHCH=CH))、ジコバルトヘキサカルボニルブチルアセチレン(CCTBA、(CO)Co(HC≡CtBu))、ジコバルトヘキサカルボニルメチルブチルアセチレン((CO)Co(MeC≡CtBu))、及びジコバルトヘキサカルボニルフェニルアセチレン((CO)Co(HC≡CPh))などの、コバルトカルボニル化合物又は複合体が含まれる。適切なコバルト含有前駆体にはまた、ビス(ジ(ブチルジメチルシリル)アミド)コバルト(((BuMeSi)N)Co)、ビス(ジ(エチルジメチルシリル)アミド)コバルト((EtMeSi)N)Co)、ビス(ジプロピルジメチルシリル)アミド)コバルト(((PrMeSi)N)Co)、及びビス(ジ(トリメチルシリル)アミド)コバルト(((MeSi)N)Co)などの、コバルトアミジネート又はコバルトアミド複合体が含まれる。
[0034] 適切なアルミニウム含有前駆体には、限定するものではないが、ジメチルアルミニウムハイドライド(DMAH)、トリメチルアルミニウム(TMA、AlMe又は(AlMe)、トリエチルアルミニウム(AlEt、(AlEt、又はTEA)、トリターシャリブチルアルミニウム(TTBA)、水素化アルミニウム(AlH)、及びこれらの組み合わせなどが含まれる。一実装では、アルミニウム含有前駆体はDMAHである。
[0035] 金属キャップ層114内のコバルトは移動して、下部の銅充填領域又はライナー領域(例えば、中間層108)に拡散するため、金属キャップ層114の上に形成されたコバルトアルミニウム合金は、金属キャップ層114内部、及び金属キャップ層114と充填部分112との間の界面又はその近傍にコバルトを保持することができ、これによって、ライナー層130、中間層108、132及び/又は金属充填層110へのコバルトの望ましくない移動を防止し、その結果、エレクトロマイグレーションの全体的な有効性を改善する。
[0036] 合金層116は、CVD法などの任意の適切な技術を用いて形成されうるが、PVD又はALDなどの他の堆積技術も用いられうる。アルミニウム含有前駆体は、加工対象物が(300mmの基板に対して)、約10sccmから約3,000sccmの間、例えば、約20sccmから約1,500sccmの間、約30sccmから約200sccmの間の流量で配置される処理チャンバの中に導入されてもよい。処理中の加工対象物又は基板ペデスタルの温度は、約200°Cから約800°Cの範囲内、約350°Cから約550°Cの範囲内、例えば、約400°Cから約500°Cの範囲内にありうる。別の実装では、加工対象物は加熱され、約100°Cから約600°Cの範囲内、約120°Cから約500°Cの範囲内、例えば、約150°Cから約425°Cの範囲内の温度に保持されうる。処理チャンバは、約1mTorrから約100Torrの範囲内、約1Torrから約10Torrの範囲内、例えば、約2Torrから約5Torrの範囲内で加圧される制御された環境を有しうる。結果として得られる合金層116の厚さは、約2Aから約200Aの間、例えば約5Aから約40Aの間になりうる。
[0037] 幾つかの実装では、合金層116は、水素及び/又はアルゴンを含む環境内で、約100°Cから約500°Cの間の温度で、熱的に処理されうる。幾つかの実装では、合金層116は、水素又は窒素を含むフォーミングガス環境内で、約100°Cから約500°Cの間の温度で熱処理又はアニールされうる。例えば、フォーミングガス環境は、窒素中に約3〜5%の水素、或いはヘリウム中に3〜5%の水素を含みうる。熱処理又はアニーリング処理は、望ましくない表面酸化物を取り除き、層構造を高密度化し、合金層116の表面特性を改善する。基板又は加工対象物は、表面の酸化を防止するため、気体窒素(N又はNHガス)又は他の緩和環境に浸すことによって、さらに不動態化されうる。
[0038] 本書ではアルミニウム含有前駆体について説明されているが、金属キャップ層114と反応して、その上に合金層を形成するために、Ru、Mn、又はWなどの他のドープ前駆体も使用されうることを理解されたい。ドープ前駆体は、コバルト(又は金属キャップ層114で使用される他の金属)の銅充填領域又はライナー領域(例えば、中間層108)への移動又は拡散を防止するように、選択されなければならない。ドープ前駆体は金属キャップ層114の材料に応じて変化しうることが想定される。
[0039] ブロック112の後、金属配線を完了するために、或いは、半導体デバイスを完成するために必要な他の特徴を形成するために、複数の製造技術が採用されうる。
[0040] 本開示の利点には、銅ラインの上に形成される選択的なコバルトキャップ層をアルミニウム含有前駆体に露出することによって、金属化構造の金属原子のエレクトロマイグレーションを最小限にすることが含まれる。アルミニウム含有前駆体のアルミニウムは選択的なコバルトキャップ層と反応し、コバルトアルミニウム合金を形成し、銅ラインの下に配置されたライナー領域及び/又はシード領域へのコバルトの望ましくない移動又は拡散を防止する。コバルトアルミニウム合金は、金属配線内で銅ラインのエレクトロマイグレーションを最小限にするために使用される選択的なコバルトキャップ層を有することに大きな影響を及ぼす。その結果、エレクトロマイグレーションの全体的な有効性が改善される。
[0041] 上記は本開示の実施形態を対象とするが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及びさらなる実施形態が考案されうる。
[0030] ブロック110では、金属キャップ層114は、図2Dに示したように、凹部102内に完全に充填された金属充填層110の上に選択的に形成される。幾つかの実装では、金属キャップ層114の部分は、図2Eに示したように、バリア層106の上面109及び中間層108の上面111まで延在される。隣接ライン/導電性素子が短くなるのを防止するため、選択的な堆積プロセスは、基板100の上面107の上に金属キャップ層114を形成しない。金属キャップ層114は、Cuと誘電体バリアの接着を高めることによって、下部の銅充填のエレクトロマイグレーション性能を改善すると考えられている。金属キャップ層114はまた、次の金属化層との接着を促進し、これによってエレクトロマイグレーション性能をさらに高める。

Claims (15)

  1. 基板に構造を形成する方法であって、
    前記基板に凹部を形成することと、
    前記基板の露出面及び前記凹部の露出面の上にバリア層を形成することと、
    前記バリア層の上に中間層を形成することと、
    前記中間層の上に金属充填層を形成し、前記凹部を過充填することと、
    前記バリア層、前記中間層、及び前記基板の上面を露出するため、前記金属充填層を平坦化することと、
    前記金属充填層の上にコバルト層を選択的に形成することと、
    前記コバルト層の少なくとも上面にコバルトアルミニウム合金層を選択的に形成するため、前記基板をアルミニウム含有前駆体に露出することと、
    を含む方法。
  2. 前記コバルト層は、露出した前記バリア層と露出した前記中間層の上に延在する、請求項1に記載の方法。
  3. 前記アルミニウム含有前駆体は、ジメチルアルミニウムハイドライド(DMAH)、トリメチルアルミニウム(TMA)、トリエチルアルミニウム(TEA)、トリターシャリブチルアルミニウム(TTBA)、水素化アルミニウム(AlH)、或いはこれらの組み合わせを含む、請求項1に記載の方法。
  4. 前記アルミニウム含有前駆体はジメチルアルミニウムハイドライド(DMAH)含む、請求項1に記載の方法。
  5. 前記中間層は、ライナー層と前記ライナー層の上に形成されたシード層を含み、前記ライナー層はルテニウム(Ru)を含み、前記シード層は銅を含む、請求項1に記載の方法。
  6. 前記シード層は、純銅、或いは、約0.1重量%から約10重量%の含有量のMnを有する銅マンガン(CuMn)合金である、請求項5に記載の方法。
  7. 前記コバルトアルミニウム合金層を、水素及び/又は窒素を含む環境で約100°Cから約500°Cまでの間の温度に保持することを更に含む、請求項1に記載の方法。
  8. 基板に構造を形成するための方法であって、
    垂直面と水平面を有する凹部を前記基板に形成することと、
    前記凹部の前記垂直面と前記水平面の上、並びに前記基板の上面にバリア層を形成することと、
    前記バリア層の上にライナー層を形成することと、
    前記ライナー層の上にシード層を形成することと、
    電気メッキ処理を用いて前記シード層の上に金属充填層を形成することと、
    前記金属充填層をリフローして前記凹部を部分的に充填するのに十分な温度まで、前記金属充填層を加熱することと、
    前記凹部が前記金属充填層で過充填されるまで、前記シード層の上での金属充填層の形成と前記金属充填層の加熱を繰り返すことと、
    前記バリア層、前記ライナー層、前記シード層、及び前記基板の前記上面を露出するため前記金属充填層を平坦化することと、
    前記バリア層、前記ライナー層、前記シード層、及び前記金属充填層の上にコバルトキャップ層を選択的に形成することと、
    前記コバルトキャップ層の上面にコバルトアルミニウム合金層を選択的に形成するため、前記基板をアルミニウム含有前駆体に露出することと
    を含む方法。
  9. 前記アルミニウム含有前駆体は、ジメチルアルミニウムハイドライド(DMAH)、トリメチルアルミニウム(TMA)、トリエチルアルミニウム(TEA)、トリターシャリブチルアルミニウム(TTBA)、水素化アルミニウム(AlH)、或いはこれらの組み合わせを含む、請求項8に記載の方法。
  10. 前記ライナー層はRuを含み、前記シード層は銅を含む、請求項8に記載の方法。
  11. 前記シード層が純銅である、請求項10に記載の方法。
  12. 前記シード層は、約0.1重量%から約10重量%の含有量のMnを有する銅マンガン(CuMn)合金である、請求項10に記載の方法。
  13. 半導体デバイスのための配線構造であって、
    誘電体基板の厚みを通って形成された凹部を有する誘電体基板と、
    凹部内に形成されたバリア層であって、前記凹部の露出面を覆うバリア層と、
    前記バリア層の上に形成されたライナー層と、
    前記ライナー層の上に形成されたシード層と、
    前記シード層の上に形成され、前記凹部を充填する金属充填層であって、前記金属充填層の上面、前記シード層の上面、前記ライナー層の上面、前記バリア層の上面、及び前記誘電体基板の上面は同一平面上にある、金属充填層と、
    前記金属充填層の前記上面、前記シード層の前記上面、前記ライナー層の前記上面、及び前記バリア層の前記上面に形成された、コバルトキャップ層と、
    前記コバルトキャップ層の上面に形成されたコバルトアルミニウム合金層と、
    を含む、半導体デバイスのための配線構造。
  14. 前記ライナー層はRuを含み、前記シード層は銅を含む、請求項13に記載の配線構造。
  15. 前記シード層は、純銅、或いは、約0.1重量%から約10重量%の含有量のMnを有する銅マンガン(CuMn)合金である、請求項13に記載の配線構造。
JP2019517849A 2016-10-02 2017-09-14 ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ Active JP6998945B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662403186P 2016-10-02 2016-10-02
US62/403,186 2016-10-02
PCT/US2017/051566 WO2018063815A1 (en) 2016-10-02 2017-09-14 Doped selective metal caps to improve copper electromigration with ruthenium liner

Publications (2)

Publication Number Publication Date
JP2019531604A true JP2019531604A (ja) 2019-10-31
JP6998945B2 JP6998945B2 (ja) 2022-01-18

Family

ID=61759062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019517849A Active JP6998945B2 (ja) 2016-10-02 2017-09-14 ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ

Country Status (6)

Country Link
US (2) US11373903B2 (ja)
JP (1) JP6998945B2 (ja)
KR (2) KR102662612B1 (ja)
CN (1) CN109844930B (ja)
TW (1) TWI723228B (ja)
WO (1) WO2018063815A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230020995A (ko) 2020-06-04 2023-02-13 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 반도체 디바이스
JP2023516861A (ja) * 2020-05-06 2023-04-21 アプライド マテリアルズ インコーポレイテッド 二元金属ライナ層
JP2023516860A (ja) * 2020-07-23 2023-04-21 アプライド マテリアルズ インコーポレイテッド バックエンドオブライン用途のためのルテニウムライナおよびキャップ

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI686499B (zh) 2014-02-04 2020-03-01 荷蘭商Asm Ip控股公司 金屬、金屬氧化物與介電質的選擇性沉積
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
KR102662612B1 (ko) * 2016-10-02 2024-05-03 어플라이드 머티어리얼스, 인코포레이티드 루테늄 라이너로 구리 전자 이동을 개선하기 위한 도핑된 선택적 금속 캡
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
JP7183187B2 (ja) 2017-05-16 2022-12-05 エーエスエム アイピー ホールディング ビー.ブイ. 誘電体上の酸化物の選択的peald
US10731250B2 (en) * 2017-06-06 2020-08-04 Lam Research Corporation Depositing ruthenium layers in interconnect metallization
US10347529B2 (en) * 2017-10-04 2019-07-09 Globalfoundries Inc. Interconnect structures
US11270943B2 (en) * 2018-03-27 2022-03-08 Intel Corporation Copper interconnect cladding
US11749560B2 (en) * 2018-09-25 2023-09-05 Intel Corporation Cladded metal interconnects
US10636702B2 (en) * 2018-09-27 2020-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive interconnect structures in integrated circuits
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー.ブイ. 選択的パッシベーションおよび選択的堆積
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US11081390B2 (en) * 2018-12-31 2021-08-03 Texas Instruments Incorporated Multi-pass plating process with intermediate rinse and dry
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
SG11202111959YA (en) * 2019-05-01 2021-11-29 Lam Res Corp Protection of seed layers during electrodeposition of metals in semiconductor device manufacturing
US11289329B2 (en) * 2019-05-03 2022-03-29 Applied Materials, Inc. Methods and apparatus for filling a feature disposed in a substrate
US20220102209A1 (en) * 2019-06-28 2022-03-31 Lam Research Corporation Electrodeposition of cobalt tungsten films
US11177162B2 (en) * 2019-09-17 2021-11-16 International Business Machines Corporation Trapezoidal interconnect at tight BEOL pitch
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
US11817389B2 (en) 2020-03-24 2023-11-14 International Business Machines Corporation Multi-metal interconnects for semiconductor device structures
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Asm Ip私人控股有限公司 氧化矽在金屬表面上之選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Asm Ip私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Asm Ip私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
US11171051B1 (en) * 2020-05-06 2021-11-09 International Business Machines Corporation Contacts and liners having multi-segmented protective caps
US20220064784A1 (en) * 2020-09-03 2022-03-03 Applied Materials, Inc. Methods of selective deposition
US20220277994A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature of semiconductor device and method of forming same
US12094770B2 (en) * 2021-08-30 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Ruthenium-based liner for a copper interconnect
CN113809001B (zh) * 2021-09-03 2023-12-01 长江存储科技有限责任公司 半导体器件及其形成方法
US20230215802A1 (en) * 2021-12-30 2023-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structures and methods of fabrication thereof
WO2023204978A1 (en) * 2022-04-18 2023-10-26 Lam Research Corporation Conformal copper deposition on thin liner layer
US20240153816A1 (en) * 2022-11-04 2024-05-09 Applied Materials, Inc. Methods to form metal liners for interconnects

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311799A (ja) * 2006-05-18 2007-11-29 Taiwan Semiconductor Manufacturing Co Ltd 集積回路の形成方法
JP2010225682A (ja) * 2009-03-19 2010-10-07 Toshiba Corp 半導体装置およびその製造方法
JP2011086787A (ja) * 2009-10-16 2011-04-28 Panasonic Corp 半導体装置及びその製造方法
JP2011146711A (ja) * 2010-01-15 2011-07-28 Novellus Systems Inc ダマシンインターコネクトのエレクトロマイグレーション抵抗を向上させる界面層
JP2013526012A (ja) * 2010-03-30 2013-06-20 東京エレクトロン株式会社 半導体装置のための金属含有キャップ層の表面洗浄及び選択的堆積
JP2014099627A (ja) * 2006-08-30 2014-05-29 Lam Research Corporation 金属堆積のために基板表面を調整する方法および統合システム
JP2014534609A (ja) * 2011-09-14 2014-12-18 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation 金属相互接続構造体およびそれを形成する方法(銅相互接続構造体における微細構造変更)
US20150357236A1 (en) * 2014-06-08 2015-12-10 International Business Machines Corporation Ultrathin Multilayer Metal Alloy Liner for Nano Cu Interconnects
US9780035B1 (en) * 2016-06-30 2017-10-03 International Business Machines Corporation Structure and method for improved stabilization of cobalt cap and/or cobalt liner in interconnects

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5913147A (en) * 1997-01-21 1999-06-15 Advanced Micro Devices, Inc. Method for fabricating copper-aluminum metallization
AU2001245388A1 (en) * 2000-03-07 2001-09-17 Asm America, Inc. Graded thin films
JP2002313913A (ja) * 2001-04-17 2002-10-25 Seiko Epson Corp コンタクトプラグ構造及びその製造方法
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
US7615486B2 (en) 2007-04-17 2009-11-10 Lam Research Corporation Apparatus and method for integrated surface treatment and deposition for copper interconnect
WO2008027216A2 (en) 2006-08-30 2008-03-06 Lam Research Corporation Processes and integrated systems for engineering a substrate surface for metal deposition
US7794530B2 (en) 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US8304909B2 (en) * 2007-12-19 2012-11-06 Intel Corporation IC solder reflow method and materials
US8349724B2 (en) 2008-12-31 2013-01-08 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal
US8268722B2 (en) 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
JP5481989B2 (ja) * 2009-07-22 2014-04-23 富士通セミコンダクター株式会社 半導体装置の製造方法
US8039966B2 (en) * 2009-09-03 2011-10-18 International Business Machines Corporation Structures of and methods and tools for forming in-situ metallic/dielectric caps for interconnects
US8912658B2 (en) * 2010-10-29 2014-12-16 International Business Machines Corporation Interconnect structure with enhanced reliability
US20130112462A1 (en) * 2011-11-07 2013-05-09 International Business Machines Corporation Metal Alloy Cap Integration
US8772158B2 (en) 2012-07-20 2014-07-08 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
EP2779224A3 (en) * 2013-03-15 2014-12-31 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
US9171801B2 (en) 2013-05-09 2015-10-27 Globalfoundries U.S. 2 Llc E-fuse with hybrid metallization
CN104347476B (zh) 2013-07-23 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
JP6257217B2 (ja) * 2013-08-22 2018-01-10 東京エレクトロン株式会社 Cu配線構造の形成方法
TWI720422B (zh) * 2013-09-27 2021-03-01 美商應用材料股份有限公司 實現無縫鈷間隙填充之方法
US9601431B2 (en) * 2014-02-05 2017-03-21 Applied Materials, Inc. Dielectric/metal barrier integration to prevent copper diffusion
US20150325477A1 (en) * 2014-05-09 2015-11-12 Applied Materials, Inc. Super conformal metal plating from complexed electrolytes
US20150380296A1 (en) * 2014-06-25 2015-12-31 Lam Research Corporation Cleaning of carbon-based contaminants in metal interconnects for interconnect capping applications
US9305836B1 (en) * 2014-11-10 2016-04-05 International Business Machines Corporation Air gap semiconductor structure with selective cap bilayer
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102662612B1 (ko) * 2016-10-02 2024-05-03 어플라이드 머티어리얼스, 인코포레이티드 루테늄 라이너로 구리 전자 이동을 개선하기 위한 도핑된 선택적 금속 캡

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311799A (ja) * 2006-05-18 2007-11-29 Taiwan Semiconductor Manufacturing Co Ltd 集積回路の形成方法
JP2014099627A (ja) * 2006-08-30 2014-05-29 Lam Research Corporation 金属堆積のために基板表面を調整する方法および統合システム
JP2010225682A (ja) * 2009-03-19 2010-10-07 Toshiba Corp 半導体装置およびその製造方法
JP2011086787A (ja) * 2009-10-16 2011-04-28 Panasonic Corp 半導体装置及びその製造方法
JP2011146711A (ja) * 2010-01-15 2011-07-28 Novellus Systems Inc ダマシンインターコネクトのエレクトロマイグレーション抵抗を向上させる界面層
JP2013526012A (ja) * 2010-03-30 2013-06-20 東京エレクトロン株式会社 半導体装置のための金属含有キャップ層の表面洗浄及び選択的堆積
JP2014534609A (ja) * 2011-09-14 2014-12-18 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation 金属相互接続構造体およびそれを形成する方法(銅相互接続構造体における微細構造変更)
US20150357236A1 (en) * 2014-06-08 2015-12-10 International Business Machines Corporation Ultrathin Multilayer Metal Alloy Liner for Nano Cu Interconnects
US9780035B1 (en) * 2016-06-30 2017-10-03 International Business Machines Corporation Structure and method for improved stabilization of cobalt cap and/or cobalt liner in interconnects

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023516861A (ja) * 2020-05-06 2023-04-21 アプライド マテリアルズ インコーポレイテッド 二元金属ライナ層
KR20230020995A (ko) 2020-06-04 2023-02-13 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 반도체 디바이스
JP2023516860A (ja) * 2020-07-23 2023-04-21 アプライド マテリアルズ インコーポレイテッド バックエンドオブライン用途のためのルテニウムライナおよびキャップ
JP7498782B2 (ja) 2020-07-23 2024-06-12 アプライド マテリアルズ インコーポレイテッド バックエンドオブライン用途のためのルテニウムライナおよびキャップ

Also Published As

Publication number Publication date
US11990368B2 (en) 2024-05-21
KR20230026514A (ko) 2023-02-24
KR102662612B1 (ko) 2024-05-03
WO2018063815A1 (en) 2018-04-05
TW201827636A (zh) 2018-08-01
CN109844930B (zh) 2024-03-08
KR20190050869A (ko) 2019-05-13
US20180096888A1 (en) 2018-04-05
TWI723228B (zh) 2021-04-01
US20220336271A1 (en) 2022-10-20
JP6998945B2 (ja) 2022-01-18
US11373903B2 (en) 2022-06-28
CN109844930A (zh) 2019-06-04

Similar Documents

Publication Publication Date Title
US11990368B2 (en) Doped selective metal caps to improve copper electromigration with ruthenium liner
JP5284944B2 (ja) 電着されたコンタクトを形成する構造体及び方法
US10665503B2 (en) Semiconductor reflow processing for feature fill
US7425506B1 (en) Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
TWI576459B (zh) 沉積錳與氮化錳的方法
US10784157B2 (en) Doped tantalum nitride for copper barrier applications
US20140264879A1 (en) Copper-filled trench contact for transistor performance improvement
US20100200991A1 (en) Dopant Enhanced Interconnect
US20110266676A1 (en) Method for forming interconnection line and semiconductor structure
TW201448119A (zh) 於半導體元件中製作互連之方法
KR20130121042A (ko) 피쳐 필을 위한 반도체 리플로우 프로세싱
TWI653367B (zh) 具有高薄片電阻之工件上的電化學沉積
TWI576961B (zh) 用於高深寬比塡充的半導體重流處理
TWI625773B (zh) 用於特徵塡充的半導體重流處理
TW521390B (en) Method to produce interconnect with inhibited copper electromigration (EM)

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190603

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190603

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200804

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20201104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210629

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211221

R150 Certificate of patent or registration of utility model

Ref document number: 6998945

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150