JP2007311799A - 集積回路の形成方法 - Google Patents

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Abstract

【課題】
本発明は、隣接した導電体配線間の寄生容量とリーク電流とを低減するための集積回路の形成方法および、隣接した導電体配線間の寄生容量とリーク電流とを低減した集積回路を提供する。
【解決手段】
集積回路であって、半導体基板と、前記半導体基板上の低誘電体層と、前記低誘電体層内の第１の溝と、前記第１の溝内で、前記第１の溝内の前記低誘電体層を覆う第１の拡散バリア層とを含み、前記第１の拡散バリア層は、底の部分が側壁部分に接続し、前記側壁部分が、前記低誘電体層の上側表面に近い上側表面を有することを特徴とする。前記集積回路は、さらに、前記第１の溝が充たされた導電体配線を有し、前記導電体配線が、前記拡散バリア層の前記側壁部分の上側表面よりも低い表面を有し、かつ、金属キャップを、実質的に前記導電体配線上の領域にのみに直接形成することを特徴とする。
【選択図】図７a

Description

本発明は、集積回路の配線技術、特に、配線構造の形成方法に関するものである。
一般的な集積回路は、配線間の空間によって分離されている多数の金属配線パターンと、例えば、バス線、ビット線、ワード線およびロジック内部配線のような多数の内部配線を含む。典型的には、縦方向に配置された金属配線層の金属パターンは、ビアによって電気的に接続される。トレンチ状の溝内に形成された金属配線は、半導体基板と実体上平行に形成される。現在の技術では、デバイスの幾何的、ミクロの微細化の要求を満足するため、この種の半導体デバイスでは、金属配線層が8層またはそれ以上になる可能性もある。
メタル配線を形成する共通の方法は、「ダマシン法」として知られている。一般的に、このプロセスでは、縦方向に配置された金属配線層を分離する層間絶縁膜層の中に溝を形成するプロセスを含む。典型的には、溝は、一般的なリソグラフィーとエッチング技術を用いて形成される。１つの溝が形成された後、その溝は金属配線とビアあるいは金属配線、ビア各々を形成するために銅あるいは銅合金で充たされる。絶縁層間膜上の余分の金属材料は、その後化学的機械的研磨（CMP ）により除去される。銅は、抵抗率が低く信頼性は高いが、配線構造がシュリンクし、電流密度が増加すると、銅はまだエレクトロマイグレーション（EM）とストレスマイグレーション（SM）との影響を受け、信頼性の問題がある。
図１は、従来技術の配線構造を示す。２つの銅配線２および４は、互いに隣接して形成され、拡散バリア層６および８により各々低誘電体層14から分離されている。金属キャップは、典型的には、エレクトロマイグレーションの影響の小さい材料で形成され、銅配線２および４の上に各々形成される。金属キャップの形成は、銅配線の表面マイグレーションを低減することにより、集積回路の信頼性を著しく改善する。ストレスを印加した状況において、図１に示した配線構造の平均故障時間（MTTF）は、金属キャップのない配線構造の平均故障時間（MTTF）に比較して10倍長くなることが見出された。その改善の理由の１つは、エレクトロマイグレーションが低減することである。金属キャップがある場合は、ストレス起因のボイドの形成も著しく低減する。
しかし、金属キャップの導入は別の問題を引き起こす。金属キャップは、典型的には銅配線の上に形成されるため、導電材料の高さが高くなる。例えば、金属キャップ10および12を形成すると、導電材料の高さはH‘からHへと高くなる。銅配線２および４の間の寄生容量（銅配線２および４の周りの導電材料も同様）は１つの寄生キャパシタを形成し、その寄生容量は、銅配線２および４の断面積に比例する。それゆえ、金属キャップ10および12の形成は、寄生容量を、金属キャップ10および12がない場合と比較して、H/H’倍に増加させる原因となる。結果として、集積回路のRC遅延も増加する。
金属キャップ10および12を形成することによる他の影響は、リーク電流が増加することである。従来技術では、金属キャップ10および12は、銅配線２および４から拡散バリア層６および８の上側の端の上まで広がる。このことは、おもに、金属キャップ10および12の電導性が、拡散バリア層６および８の電導性と比較して高いことに起因する、金属キップ10および12との間のリーク電流を増加さる。
隣接した導電体配線間の寄生容量とリーク電流の低減のための、新しい配線構造の形成方法が求められている。
本発明は、隣接した導電体配線間の寄生容量とリーク電流とを低減するための集積回路の形成方法および、隣接した導電体配線間の寄生容量とリーク電流とを低減した集積回路を提供することを目的とする。
本発明の一つの態様は、集積回路の形成方法であって、半導体基板を供給する工程と、前記半導体基板上に低誘電体層（low-k誘電体層）を形成する工程と、前記低誘電体層の上側表面から前記低誘電体層の内部へ溝を形成する工程と、前記低誘電体層の上側表面と実質的に同じ高さの上側の端を有するように、前記溝中に、前記低誘電体層を覆うように拡散バリア層を形成する工程と、前記溝内を銅配線で充たす工程と、前記銅配線上側表面に凹部（リセス）を形成する工程と、前記銅配線上に、選択デポジション法により、金属キャップを実質的に前記銅配線上の領域にのみに直接形成する工程とを、含むことを特徴とする。
本発明の他の１つの態様は、集積回路の形成方法であって、半導体基板を供給する工程と、前記半導体基板上に低誘電体層を形成する工程と、前記低誘電体層の上側表面から前記低誘電体層の内部に溝を形成する工程と、前記溝内の前記低誘電体層を覆うように、前記溝中に拡散バリアを形成する工程と、前記溝内を銅配線で充たす工程と、銅配線を形成するために前記銅配線を平坦化する工程と、酸化銅層を形成するために前記銅配線の上層を酸化させる工程と、前記酸化銅層を除去する工程と、前記銅配線上に金属キャップを形成する工程とを、含むことを特徴とする。
本発明の他の１つの態様は、集積回路であって、半導体基板と、前記半導体基板上の低誘電体層と、前記低誘電体層内の第１の溝と、前記第１の溝内で、前記第１の溝内の前記低誘電体層を覆う第１の拡散バリア層とを含み、前記第１の拡散バリア層は、底の部分が側壁部分に接続し、前記側壁部分が、前記低誘電体層の上側表面に近い上側表面を有することを特徴とする。前記集積回路は、さらに、前記第１の溝が充たされた導電体配線を有し、前記導電体配線が、前記拡散バリア層の前記側壁部分の上側表面よりも低い表面を有し、かつ、金属キャップを、実質的に前記導電体配線上の領域にのみに直接形成することを特徴とする。
本発明の他の１つの態様は、集積回路であって、半導体基板と、前記半導体基板上の低誘電体層と、拡散バリア層と、金属キャップと、前記低誘電体層内の銅配線とを含み、前記銅配線は、前記拡散バリア層で前記銅配線の側壁と底が覆われており、前記金属キャップで前記銅配線の上側が覆われており、前記拡散バリア層の上側の端よりも低い位置に前記銅配線の上側の表面があることを特徴とする。前記金属キャップは、実質的に前記導電体配線の直接上の領域にのみに制限され、かつ、前記拡散バリア層の上側のエッジの直接上の領域には広がっていないことを特徴とする。
本発明の他の１つの態様は、集積回路であって、半導体基板と、前記半導体基板上の低誘電体層と、前記低誘電体層内の第１の銅配線と、前記低誘電体層とを前記銅配線の側壁と底で分離する第１の拡散バリア層とを含み、第１の凹部を形成するために、前記第１の銅配線の上側の表面が、前記第１の拡散バリア層の上側の端よりも窪んでいることを特徴とする。さらに、前記集積回路は、第１の金属キャップと、前記低誘電体層内の第２の銅配線と、第２の拡散バリア層と、第２の金属キャップとを含む。前記第１の金属キャップは、前記第１の凹部を覆い少なくとも部分的に前記第１の凹部を充たし、前記第１の凹部の部分で前記第１の金属キャップは、前記第１の銅配線の直接上の領域のみに実質的に存在する。前記第２の拡散バリア層は、第２の銅配線と、前記低誘電体層とを、前記第２の銅配線の側壁と底で分離し、第２の凹部を形成するために、前記第２の銅配線の上側の表面が、前記第２の拡散バリア層の上側の端よりも窪んでおり、第１の拡散バリア層と第２の拡散バリア層とは空間的に離れている。そして、前記第２の金属キャップは、前記第２の凹部を覆い少なくとも部分的に前記第２の凹部を充たし、前記第２の凹部の部分で前記第２の金属キャップは、前記第２の銅配線の直接上の領域のみに実質的に存在する。
本発明の有利な特徴は、寄生容量とリーク電流とを低減できることである。
本発明によれば、隣接した導電体配線間の寄生容量とリーク電流とを低減するための集積回路の形成方法および、隣接した導電体配線間の寄生容量とリーク電流とを低減した集積回路を提供できる。
好ましい本実施例の製造および利用について、下記に詳述する。しかしながら、本発明は、さまざまな状況において具現され得る多くの発明の概念を、提供するものであることを理解されたい。検討する特定の実施例は、本発明を構成し利用するための特定の方法を、単に説明しているに過ぎず、本発明の範囲を限定するものではない。
図２から図７cは、本発明の好ましい実施例の製造工程の途中段階の断面図を示す。図２は、低誘電体層20中のトレンチ（溝の１形態）22、24の形成を示す。本好ましい実施例では、低誘電体層20は、誘電率（ｋ値）が3.5よりも低い層間絶縁膜（IMD）層である。低誘電体層20は、好ましくは、窒素、炭素、水素、酸素、フッ素、または、それらの組み合わせを含む。典型的には、ドープのないシリコン酸化膜（USG）、Fドープ酸化シリコン膜（FSG）などである。好ましくは、低誘電体層20の誘電率は、2.5以下とすることができる（最も低い誘電率の低誘電体層）。
化学的機械的研磨（CMP）の停止層の役割をする絶縁膜であるCMP停止層21は、低誘電体層20上に形成される。CMP停止層21は、シリコンナイトライド（窒化ケイ素）、シリコンオキシナイトライド（酸窒化ケイ素）、酸化物、炭素ドープ酸化物、テトラ-エチル-オルソ-シリケート（TEOS）、およびそれらの組み合わせから選択された材料からなる。好ましい形成方法はプラズマCVD法（PECVD）であるが、例えば、高密度プラズマCVD（HDCVD）、原子層CVD（ALCVD）のような他の一般的な方法も用いることができる。典型的な実施例では、CMP停止層21は、シリコンナイトライドまたはシリコンカーバイトからなり、それらの膜の生成は、化学反応のために導入された、例えば、シラン（SH4）とアンモニア（NH3）のような気体の反応物質が導入されているチャンバーのなかで行われるのが好ましい。
図３は、拡散バリア層28の全面形成を示す。拡散バリア層28は、トレンチ22および24の側壁と底とを覆っている。拡散バリア層28は、好ましくは、チタン、チタンナイトライド、タンタル、タンタルナイトライド、ルテニウム、ルテニウムナイトライド、チタン化合物、タンタル化合物およびそれらの組み合わせからなる材料で形成される。好ましい形成方法には、物理蒸着法(PVD)、原子層蒸着（ALD）および他の一般的な方法が含まれる。
図４を参照して説明する。好ましくは銅または銅合金を含むシード層（図示せず）が、拡散バリア層28の上に形成される。好ましくはメッキを使って、導電性材料30がトレンチ22および24に充たされる。導電性材料30は、好ましくは、銅あるいは銅合金からなるが、アルミニウム、タングステン、銀およびそれらの組み合わせのような他の材料でも良い。
図5を参照して説明する。余分な材料を除去するためにCMP行い、導電性材料30の上側の表面が、低誘電体層20の上側の表面（あるいは、CMP停止層21が有る場合はその上側の表面）と同じレベルになるまで研磨する。CMP停止層21が有る場合は、CMPは、CMP停止層21で停止する。結果として、拡散バリア層40および42と、導電性配線である銅配線32および34とが形成される。前記記述を通して、導電性配線は、銅配線32および34があてはまるが、他の導電性材料を含むことも可能である。
図６を参照して説明する。銅配線32および34は、凹部44および46を形成するために窪まされる。このときの凹部44および46の深さは、好ましくは約100Åと約300Åの間、より好ましくは約100Åと約200Åの間である。一般的に、CMPプロセスの後に、銅配線32および34の上側の表面は、酸素を含む雰囲気にさらされることに起因する自然酸化膜である銅酸化膜38（図５参照）ができやすい。銅酸化膜38を、酸を使って除去し、凹部44および46が形成される。しかし、自然に形成される銅酸化膜38の膜厚は、凹部の所望の膜厚より、厚くなったり、薄くなったりする可能性がある。銅酸化膜38が、所望の膜厚より薄い場合は、好ましくは、銅配線32および34を、酸素を含む雰囲気下、例えば、酸素プラズマあるいはダウンストリームタイプのプラズマを使ったプラズマチャンバーで酸化することによって、膜厚を厚くする。その後、銅酸化膜38は、例えば、H2SO4、クエン酸およびウエットの薬品を使ったウエットクリーニングプロセスで除去される。本実施例（銅酸化膜38を形成し、その後銅酸化膜38を除去する）では、凹部を形成するために、金属配線である銅配線32および34をエッチングするので有利である。なぜならば、ある膜厚の酸化膜が形成された後は、酸素原子やイオンが酸化膜を通過して銅配線32および34の表面に到達する必要があることより、さらなる酸化は、ゆっくり進行することになるので、酸化膜の膜厚は、より制御しやすいからである。
逆に、銅酸化膜38が、所望の膜厚より厚い場合は、銅酸化膜38の上側の1部のみを除去し、銅酸化膜38の下側の1部を還元して銅に戻す。従来技術でよく知られているように、銅配線32および34のシート抵抗は、その配線の高さに比例する。それゆえに、銅配線32および34の凹部をシート抵抗が増加するほど大きくすることは望ましくない。つまり、銅配線の残った酸化膜を銅に還元する還元反応を行う。この還元反応は、無電界法または電解法のいずれかを用い還元溶液の中で行うのが、好ましい。
無電解法のための還元溶液は、好ましくは、環状ボラン化合物を含む。そのような環状ボラン化合物の例は、モリホリンボラン、ピペリジンボラン、ピリジンボラン、ピペラジンボラン、2,6-イウチジンボラン、N,N-ジエチルアニリンボラン、4-メチルモリホリンボラン、1,4-キサチアンボラン、およびそれらの組み合わせである。その他の実施例では、還元溶液は、それらに限定されるわけではないが、ジメチルアミノボラン（DMAB）、ジエチルアミノボラン、モリホリンボラン、およびそれらの組み合わせを含む。他の実施例では、還元溶液は、アンモニウム、アルカリ、アルカリ土類金属ボロヒリド、次リン酸塩、亜硫酸塩、酸性亜硫酸塩、ヒドロ亜硫酸塩、ピロ亜硫酸塩、ジチオン酸塩、テトラチオン酸塩、チオ硫酸塩、チオ尿素、ヒドラジン、ヒドロキシアミン、アルデヒド（ホルムアルデヒドとグリオキサールを含む）、グリオキサル酸、還元糖、およびそれらの組み合わせを含むことができる。
代替的に、還元反応は、例えば、ＬｉＯＨ、ＫＯＨなどのアルカリに基づく溶液中で、電流を流すことで、銅酸化物が銅に還元する電解法をもちいて行うこともできる。
図７aは、各々導電性配線である銅配線32および34上に形成された金属キャップ48および50を示す。金属キャップ48および50は、好ましくは、コバルト、ニッケル、タングステン、モリブデン、シリコン、亜鉛、クロム、ボロン、リン、窒素、およびそれらの組み合わせからなる。また、金属キャップ48および50は、１層以上からなる積層からなり、積層中の各々の層は上述した物質の１層あるいは複数の層からなる。金属キャップ48および50の膜厚は、好ましくは、約25Åから約250Åの間、より好ましくは、約100Åから約200Åの間である。
好ましい実施例では、金属キャップ48および50は、無電解メッキで形成られ、各々銅配線32および34のさらされた表面のみに選択的に形成される。金属キャップ48および50の選択的形成の１つの有利な特徴は、設計の好みに依存して、金属キャップ48および50の上側表面の位置を、各々の拡散バリア層40および42より、高く形成したり、同じ高さに形成したり、低く形成したりできることだ。例えば、還元剤として、コバルトイオン、錯化剤、ｐＨバファー、ｐＨ調整剤、アルキルアミンボランを含むメッキ溶液を用いた無電解メッキを行うことが好ましい。金属キャップ48および50の好ましい組み合わせに依存して、メッキ溶液は、さらに、タングステンイオン、モリブデンイオンのような耐火（高融点）金属を含むことも可能である。メッキ溶液に含まれたコバルトイオンは、例えば、コバルト硫酸塩、塩化コバルト、酢酸コバルトなどのコバルト塩から供給することができる。金属キャップ48および50中の他の所望の好ましい成分も、イオンの形でメッキ溶液の中に含まれる。既に議論したステップの中で形成された構造は、好ましくはメッキ溶液の温度が約30℃から90℃の間の領域にある、メッキ溶液中に浸される。
好ましい実施例では、金属キャップ48および50は、各々の銅配線の上のみに選択的に形成されるが、拡散バリア層40および42の上と低誘電体層20の上とには形成されない。これは、非パラジウム触媒を使用することで、直接の無電解メッキが可能となる。他の実施例では、金属キャップ48および50は、例えば、物理蒸着法(PVD)、スッパタ法、および原子層蒸着（ALD）のような一般的な技術を用い、その後、金属キャップ48および50を形成するために金属キャップをエッチングすることで形成することができる。
金属キャップ48および50を形成する間、プロセスのばらつきに起因して、望まない、金属キャップの材料の少量が、拡散バリア層40および42の端の上に形成される、このために金属キャップを形成後、それらを除去するクリーニングが行われる。例えば、拡散バリア層40および42の上に形成された金属キャップ48および50の１部を除去するために実施することが可能であり、凹部の中の１部のみが除去される。代わりにＣＭＰプロセスを実施することも可能である。
好ましい実施例においては、最適な結果を実現するため、金属キャップ48および50の上側の表面が、拡散バリア層40および42上側の端とＣＭＰ停止層21（あるいは、ＣＭＰ停止膜21が形成されていない場合は低誘電体層の上側の表面）と同じ高さにされが、図７bや図７cに示すように、金属キャップ48および50の上側の表面が、拡散バリア層40および42上側の端より高い場合も低い場合も可能である。高低差Ｄ‘は、好ましくは50Å以下である。
従来技術として良く知られているように、銅配線が互いに隣接した場合は、リーク電流と寄生容量とが重要となる。それゆえ好ましい実施例では、蜜集したパターンがもちいられることが好ましい。例えば、スペースS2（図７a参照）が、約0．9μｍ以下、好ましくは約0．4μｍ以下、より好ましくは0．2μｍであれば、好ましい実施例が適用される。逆に、好ましい実施例が適用されるか否かの判断は、相対的な間隔によって決められる。（拡散バリア層40を含む）銅配線の幅Ｗに対するスペースS2の比が、10以下であれば、好ましい実施例が適用されることが好ましい。もし、この比が１以下であれば、好ましい実施例が適用されることはより好ましい。一方、この比が10より大きい場合は、本発明のプロセスを適用するか否かの判断は、設計的な判断となり、コストなどの他の要因を考慮することができる。
前節で述べた実施例は、実施例の概念を説明するためシングルダマシンプロセスについて議論した。従来技術に熟練した者は、すぐに本技術がデュアルダマシンプロセスにも適用可能であることを理解するであろう。図８は、デュアルダマシン構造からなる配線構造を示す。同様に、本実施例では、好ましくは、金属キャップ60および62は、各々銅配線64および67の上にのみ形成され、拡散バリア層66および68上には形成されない。従来技術に熟練した者は、対応する形成工程を理解するだろう。
本発明の好ましい実施例を使うことにより、配線構造の寄生容量とリーク電流の両方を低減することができる。
本発明とその有利な点を詳細に述べたが、本発明は、前記実施の形態や実施例に限定されるものではなく、種々の変形実施が可能である。さらに、本発明の範囲は、プロセス、装置、製造、それらの組み合わせ、手段、方法、そして詳述した工程の特別の実施例に限定すべきではない。本発明の開示から、上述した実施例に従った結果、実質的に同じ機能、あるいは、実質的に同じ結果となるプロセス、装置、製造、それらの組み合わせ、手段、方法、あるいは、工程、現在存在するものは、従来の普通の技術の１つとして、容易に本発明を利用するものと認識されるだろう。したがって、添付した請求項は、それらの範囲に、プロセス、装置、製造、それらの組み合わせ、手段、手法、工程を含むと考えるべきである。
従来技術の配線構造である。 本発明の好ましい実施例の製造工程の中間段階を示す断面図である。 本発明の好ましい実施例の製造工程の中間段階を示す断面図である。 本発明の好ましい実施例の製造工程の中間段階を示す断面図である。 本発明の好ましい実施例の製造工程の中間段階を示す断面図である。 本発明の好ましい実施例の製造工程の中間段階を示す断面図である。 本発明の好ましい実施例の製造工程の中間段階を示す断面図である。 本発明の好ましい実施例の製造工程の中間段階を示す断面図である。 本発明の好ましい実施例の製造工程の中間段階を示す断面図である。 本発明のデュアルダマシン構造の実施例を示す断面図である。
符号の説明
14、20 低誘電体層
21 CMP停止層
22、24 トレンチ（溝）
６、８、28、40、42、66、68 拡散バリア層
30 導電性材料
２、４、32、34 64、67 銅配線 （導電性配線、金属配線）
38 銅酸化膜
44、46 凹部
10、12、48、50、60、62 金属キャップ
S1、S2 スペース
Ｄ、Ｄ‘ 高低差

Claims (11)

  1. 集積回路の形成方法であって、
    半導体基板を供給する工程と、
    前記半導体基板上に低誘電体層を形成する工程と、
    前記低誘電体層の上側表面から前記低誘電体層の内部へ溝を形成する工程と、
    前記低誘電体層の上側表面と実質的に同じ高さの上側の端を有するように、前記溝中に、前記低誘電体層を覆うように拡散バリア層を形成する工程と、
    前記溝内を銅配線で充たす工程と、
    前記銅配線上側表面に凹部を形成する工程と、
    前記銅配線上に、選択デポジション法により、金属キャップを実質的に前記銅配線上の領域にのみに直接形成する工程とを、
    含むことを特徴とする集積回路の形成方法。
  2. 前記金属キャップの上側の表面が、前記拡散バリア層の上側の端よりも高い位置、あるいは低い位置にあることを特徴とする請求項１記載の集積回路の形成方法。
  3. 前記銅配線上側表面に凹部を形成する工程が、
    銅酸化膜を形成するために、前記銅配線の上側表面を酸化させる工程と、
    前記銅配線の上側表面から前記銅酸化膜を除去する工程とを、
    含むことを特徴とする請求項２記載の集積回路の形成方法。
  4. 前記銅配線の上側表面を酸化させる工程が、酸素プラズマによる酸化工程を含むことを特徴とする請求項３記載の集積回路の形成方法。
  5. 前記銅配線の上側表面の銅酸化膜を銅に還元する還元工程を含むことを特徴とする請求項１記載の集積回路の形成方法。
  6. 前記還元工程が、モリホリンボラン、ピペリジンボラン、ピリジンボラン、ピペラジンボラン、2,6-イウチジンボラン、N,N-ジエチルアニリンボラン、4-メチルモリホリンボラン、1,4-キサチアンボラン、およびそれらの組み合わせ、または、ジメチルアミノボラン（ＤＭＡＢ）、ジエチルアミノボラン、モリホリンボラン、およびそれらの組み合わせのグループから選択された環状ボラン化合物からなる還元溶液中で実施されることを特徴とする請求項５記載の集積回路の形成方法。
  7. 前記還元工程が、アンモニウム、アルカリ、アルカリ土類金属ボロヒリド、次リン酸塩、亜硫酸塩、酸性亜硫酸塩、ヒドロ亜硫酸塩、ピロ亜硫酸塩、ジチオン酸塩、テトラチオン酸塩、チオ硫酸塩、チオ尿素、ヒドラジン、ヒドロキシアミン、アルデヒド（ホルムアルデヒドとグリオキサールを含む）、グリオキサル酸、還元糖、およびそれらの組み合わせのグループから選択された還元剤からなる還元溶液中で実施されることを特徴とする請求項５記載の集積回路の形成方法。
  8. 前記還元工程が、アルカリに基づく溶液中で、電流を流すことで実施されることを特徴とする請求項５記載の集積回路の形成方法。
  9. 前記金属キャップを形成する工程が、無電界メッキを用いていることを特徴とする請求項１記載の集積回路の形成方法。
  10. 前記無電界メッキは、パラジウム触媒を使用しないことを特徴とする請求項９記載の集積回路の形成方法。
  11. 前記拡散バリア層が、隣接する銅配線の付加的拡散バリア層から、所定の空間を有し、前記所定の空間の前記銅配線および前記拡散バリア層に対する比が１以下であることを特徴とする請求項１記載の集積回路の形成方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013204071A (ja) * 2012-03-27 2013-10-07 Tokyo Electron Ltd めっき処理方法、めっき処理システムおよび記憶媒体
JP2019531604A (ja) * 2016-10-02 2019-10-31 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4836092B2 (ja) * 2008-03-19 2011-12-14 国立大学法人東北大学 半導体装置の形成方法
US7846841B2 (en) * 2008-09-30 2010-12-07 Tokyo Electron Limited Method for forming cobalt nitride cap layers
JP2010177393A (ja) * 2009-01-29 2010-08-12 Sony Corp 半導体記憶装置およびその製造方法
CN102044475A (zh) * 2009-10-13 2011-05-04 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN102064098B (zh) * 2009-11-17 2012-10-24 台湾积体电路制造股份有限公司 从填充有中间层的沟槽生长ⅲ-ⅴ化合物半导体
US8304906B2 (en) * 2010-05-28 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Partial air gap formation for providing interconnect isolation in integrated circuits
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
JP5857615B2 (ja) * 2011-10-17 2016-02-10 富士通株式会社 電子装置およびその製造方法
US8669176B1 (en) * 2012-08-28 2014-03-11 Globalfoundries Inc. BEOL integration scheme for copper CMP to prevent dendrite formation
US8896090B2 (en) * 2013-02-22 2014-11-25 International Business Machines Corporation Electrical fuses and methods of making electrical fuses
US9209073B2 (en) * 2013-03-12 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cap apparatus and method
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US9929050B2 (en) * 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US9087821B2 (en) 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9299640B2 (en) 2013-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (TSV)
US8860229B1 (en) 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9349636B2 (en) * 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
US20150206798A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure And Method of Forming
CN103904025A (zh) * 2014-03-24 2014-07-02 上海华力微电子有限公司 提高金属连线电迁移可靠性的方法
US9324650B2 (en) * 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US10032643B2 (en) 2014-12-22 2018-07-24 Intel Corporation Method and structure to contact tight pitch conductive layers with guided vias using alternating hardmasks and encapsulating etchstop liner scheme
US10026649B2 (en) * 2014-12-23 2018-07-17 Intel Corporation Decoupled via fill
US9633941B2 (en) 2015-08-21 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9893120B2 (en) * 2016-04-15 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10109524B2 (en) * 2017-01-24 2018-10-23 Globalfoundries Inc. Recessing of liner and conductor for via formation
US10832946B1 (en) 2019-04-24 2020-11-10 International Business Machines Corporation Recessed interconnet line having a low-oxygen cap for facilitating a robust planarization process and protecting the interconnect line from downstream etch operations
US11222843B2 (en) * 2019-09-16 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
US11227833B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
US20220084948A1 (en) * 2020-09-17 2022-03-17 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5382447A (en) * 1993-12-02 1995-01-17 International Business Machines Corporation Process for fabricating improved multilayer interconnect systems
US5753309A (en) * 1995-12-19 1998-05-19 Surface Tek Specialty Products, Inc. Composition and method for reducing copper oxide to metallic copper
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US7338908B1 (en) * 2003-10-20 2008-03-04 Novellus Systems, Inc. Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage
US6214728B1 (en) * 1998-11-20 2001-04-10 Chartered Semiconductor Manufacturing, Ltd. Method to encapsulate copper plug for interconnect metallization
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
KR100645841B1 (ko) 1998-12-30 2007-03-02 주식회사 하이닉스반도체 연마정지막을 이용한 폴리실리콘 플러그 형성 방법
US6259160B1 (en) * 1999-04-21 2001-07-10 Advanced Micro Devices, Inc. Apparatus and method of encapsulated copper (Cu) Interconnect formation
US6323128B1 (en) * 1999-05-26 2001-11-27 International Business Machines Corporation Method for forming Co-W-P-Au films
US6395607B1 (en) 1999-06-09 2002-05-28 Alliedsignal Inc. Integrated circuit fabrication method for self-aligned copper diffusion barrier
US6130157A (en) * 1999-07-16 2000-10-10 Taiwan Semiconductor Manufacturing Company Method to form an encapsulation layer over copper interconnects
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US6153935A (en) * 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
US6329701B1 (en) * 1999-10-04 2001-12-11 Advanced Micro Devices, Inc. Semiconductor device comprising copper interconnects with reduced in-line diffusion
US6274499B1 (en) * 1999-11-19 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to avoid copper contamination during copper etching and CMP
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
US6207552B1 (en) * 2000-02-01 2001-03-27 Advanced Micro Devices, Inc. Forming and filling a recess in interconnect for encapsulation to minimize electromigration
TW486801B (en) * 2000-04-07 2002-05-11 Taiwan Semiconductor Mfg Method of fabricating dual damascene structure
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
DE10054544A1 (de) 2000-11-01 2002-05-08 Atotech Deutschland Gmbh Verfahren zum chemischen Metallisieren von Oberflächen
EP1209253A3 (en) * 2000-11-28 2004-02-25 Shipley Co. L.L.C. Process for treating adhesion promoted metal surfaces with epoxy resins
US6709874B2 (en) * 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation
US6717189B2 (en) * 2001-06-01 2004-04-06 Ebara Corporation Electroless plating liquid and semiconductor device
US6573606B2 (en) * 2001-06-14 2003-06-03 International Business Machines Corporation Chip to wiring interface with single metal alloy layer applied to surface of copper interconnect
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
JP4076131B2 (ja) 2002-06-07 2008-04-16 富士通株式会社 半導体装置の製造方法
US6670274B1 (en) * 2002-10-01 2003-12-30 Taiwan Semiconductor Manufacturing Company Method of forming a copper damascene structure comprising a recessed copper-oxide-free initial copper structure
US6706625B1 (en) * 2002-12-06 2004-03-16 Chartered Semiconductor Manufacturing Ltd. Copper recess formation using chemical process for fabricating barrier cap for lines and vias
US6962873B1 (en) * 2002-12-10 2005-11-08 Novellus Systems, Inc. Nitridation of electrolessly deposited cobalt
US7825516B2 (en) * 2002-12-11 2010-11-02 International Business Machines Corporation Formation of aligned capped metal lines and interconnections in multilevel semiconductor structures
US6975032B2 (en) * 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US20040121583A1 (en) * 2002-12-19 2004-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming capping barrier layer over copper feature
US6858527B2 (en) * 2003-04-14 2005-02-22 Intel Corporation Method to increase electromigration resistance of copper using self-assembled organic thiolate monolayers
US6844258B1 (en) * 2003-05-09 2005-01-18 Novellus Systems, Inc. Selective refractory metal and nitride capping
US7008871B2 (en) * 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
JP4209287B2 (ja) * 2003-08-25 2009-01-14 パナソニック株式会社 半導体装置の製造方法
CN1312745C (zh) 2003-12-16 2007-04-25 上海华虹（集团）有限公司 一种去除铜籽晶表面氧化膜及增强铜层黏附力的前处理方法
US7332422B2 (en) * 2005-01-05 2008-02-19 Chartered Semiconductor Manufacturing, Ltd. Method for CuO reduction by using two step nitrogen oxygen and reducing plasma treatment
US20060205204A1 (en) * 2005-03-14 2006-09-14 Michael Beck Method of making a semiconductor interconnect with a metal cap
KR100729126B1 (ko) * 2005-11-15 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 그 형성 방법
US20070228571A1 (en) * 2006-04-04 2007-10-04 Chen-Hua Yu Interconnect structure having a silicide/germanide cap layer
US20070249156A1 (en) * 2006-04-20 2007-10-25 Griselda Bonilla Method for enabling hard mask free integration of ultra low-k materials and structures produced thereby

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013204071A (ja) * 2012-03-27 2013-10-07 Tokyo Electron Ltd めっき処理方法、めっき処理システムおよび記憶媒体
JP2019531604A (ja) * 2016-10-02 2019-10-31 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ
JP6998945B2 (ja) 2016-10-02 2022-01-18 アプライド マテリアルズ インコーポレイテッド ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ
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