KR100895865B1 - 구리 라인 캡 형성 개선 프로세스 - Google Patents

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Abstract

집적회로가 반도체 기판, 반도체 기판상의 저 유전율 유전층, 저 유전율 유전층 상의 제 1 개구(opening), 및 제 1 개구에 있는 저 유전율 유전층을 덮고 있는 제 1 확산 방지층을 포함하며, 제 1 확산 방지층은 측벽 영역과 연결된 바닥 영역을 가지며, 측벽 영역은 저 유전율 유전층의 상부 표면에 인접한 상부 표면을 갖는다. 본 집적 회로는 제 1 개구를 채우며, 확산 방지층의 측벽 영역의 상부 표면보다 낮은 상부 표면을 가지는 도전성 라인 및 도전성 라인 상에 직접적으로 위치하는 영역 상의 금속 캡을 더 포함한다.
확산 방지층, 금속 캡, 구리 라인, CMP 스톱층, 개구

Description

구리 라인 캡 형성 개선 프로세스{Process for Improving Copper Line Cap Formation}
본 발명의 이해를 돕기 위하여, 다음 도면들과 관련하여 상세한 설명이 이루어진다.
도 1은 금속 캡들이 각 확산 방지층들의 상부 경계 상으로 연장 형성된 종래의 연결 구조물.
도 2 내지 도 7C는 본 발명의 바람직한 실시 예에 따른 제조과정을 설명하기 위한 단면도들.
도 8은 본 발명의 일실시 예에 따른 듀얼 다마신 구조물(dual damascene structure)을 설명하는 도면.
본 발명은 일반적으로 집적 회로의 금속화(metallization)에 관한 것으로, 보다 상세하게는 연결 구조물들(interconnect structures)의 형성 방법에 관한 것이다.
종래의 집적 회로는 배선간 스페이싱(inter-wiring spacing)들에 의해 분리 된 다수의 금속 라인 패턴과, 버스 라인, 비트 라인, 워드 라인 및 로직 연결 라인과 같은 다수의 연결 라인들을 포함한다. 전형적으로, 수직으로 배치된 금속층의 금속 패턴들은 비아(via)를 통해 전기적으로 연결된다. 트렌치(trench) 같은 개구들에 형성된 금속 라인들은 반도체 기판과 실질적으로 나란하게 연장 형성된다. 현재 기술에 따르면 이러한 형태의 반도체 장치들은 장치 기하학적 구조(device geometry) 및 초소형화 요청들을 만족시키기 위하여 8개 이상의 금속화 레벨들을 포함할 수 있다.
금속 라인들을 형성하는 일반적인 방법으로 다마신(damascene) 공정이 알려져 있다. 일반적으로 이러한 과정은 수직으로 공간을 차지하고 있는 금속화층을 분리하는 층간 절연막(dieletric interlayer)에서 개구(opening)를 형성하는 것과 관련된다. 개구는 종래의 리소그래픽 및 에칭 기술들을 사용하여 형성되는 것이 일반적이다. 개구가 형성된 후에, 개구는 구리 또는 구리 합금들로 채워져서, 금속 라인 및/또는 비아(via)를 형성한다. 층간 절연막의 표면에 있는 잉여 금속 물질은 그 후에 화학 기계적 연마(chemical mechanical polish, CMP) 공정에 의해 제거된다. 비록 구리가 낮은 저항(resistivity)과 높은 신뢰도(reliability)를 갖지만, 지속적인 구조 축소 및 전류 밀도 증가 등에 따른 전자 이동(electro-migration, EM) 및 응력 이동 신뢰성(stress-migration, SM)이 문제될 수 있다. 이러한 문제들을 해결하기 위한 다양한 방법들이 시도되고 있다.
도 1은 종래의 연결 구조물을 나타낸다. 두 개의 구리 라인들(2, 4)은 각각 서로 인접하여 형성되며 확산 방지층들(6, 8)에 의해 저 유전율 유전층(14)로부터 절연된다. 전자 이동(EM) 영향이 적은 물질들로 형성되는 금속 캡들(10, 12)은 각각 구리 라인들(2, 4) 상에 형성된다. 금속 캡들의 형성은 구리 라인들의 표면 이동(surface migration)을 감소시켜서 집적 회로의 신뢰도를 크게 향상시킨다. 스트레스 상태 하에서 상기 설명된 연결 구조물의 평균 고장 시간(mean time to failure, MTTF)은 어떠한 금속 캡들도 갖지 않는 연결 구조물의 평균 고장 시간보다 10배 더 길다. 개선 이유 중 일부는 전자 이동의 감소 때문이다. 금속 캡들에 의해, 공극(void) 형성 또한 상당히 감소된다.
그러나 금속 캡들의 도입은 또 다른 문제를 야기한다. 금속 캡들은 일반적으로 구리 라인들 상에 형성되며 그러므로 도전성 물질들의 높이를 증가시킨다. 예를 들면, 금속 캡들(10, 12)의 형성은 도전성 물질들의 높이를 H'로부터 H로 증가시킨다. 구리 라인들(2, 4)(뿐만 아니라 구리 라인들(2, 4)을 둘러싸는 도전물질들) 사이의 기생 캐패시턴스는 기생 캐패시터를 형성한다. 그 캐패시턴스는 구리 라인들(2, 4)의 단면적에 비례한다. 그러므로 금속 캡들의 형성은 금속 캡들이 형성되지 않았을 때의 캐패시턴스보다 기생 캐패시턴스가 H/H' 배가 되게 한다. 그 결과, 집적회로의 RC 지연이 증가된다.
금속 캡들(10, 12)의 형성에 기인하는 부가적인 영향은 누설 전류의 증가이다. 종래에는 금속 캡들(10, 12)은 구리 라인들(2, 4)로부터 확산 방지층(6, 8)의 상부 경계상으로 연장 형성된다. 이것은 금속 캡들(10, 12)사이의 전류 누설을 증가시킨다. 이는 확산 방지층들(6, 8)의 도전성과 비교하여 금속 캡들(10, 12)의 도전성이 부분적으로 더 높기 때문이다.
따라서, 주변 도전체와의 누설 전류 기생 캐패시턴스를 감소시키기 위하여, 새로운 연결 구조물 형성 방법이 요청된다.
본 발명의 목적은 기생 캐패시턴스 및 누설 전류를 감소시킬 수 있는 연결 구조물의 구리 라인 캡 형성 개선 프로세스를 제공하는 데 있다.
본 발명의 일실시 예에 따르면, 집적 회로를 형성하는 방법은 반도체 기판을 마련하는 단계, 상기 반도체 기판상에 저 유전율 유전층을 형성하는 단계, 상기 저 유전율 유전층의 상부 표면으로부터 저 유전율 유전층까지 이어지는 개구(opening)를 형성하는 단계, 상기 개구에 있는 저 유전율 유전층을 덮고 있으며 상기 저 유전율 유전층의 상부 표면과 실질적으로 동일면 상에 위치한 상부 경계를 가지는 확산 방지층을 형성하는 단계, 구리 라인을 상기 개구 내에 채우는 단계, 상기 구리 라인의 상부 표면에 오목한 곳을 만드는(recess) 단계, 및 선택적 적층 방법을 이용하여, 상기 구리 라인 상에 직접적으로 위치하는 영역 내에 금속 캡을 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따르면, 집적 회로를 형성하는 방법은 반도체 기판을 마련하는 단계, 반도체 기판상에 저 유전율 유전층을 형성하는 단계, 상기 저 유전율 유전층의 상부 표면으로부터 저 유전율 유전층까지 이어지는 개구(opening)를 형성하는 단계, 상기 개구에서 확산 방지층을 형성하여 저 유전율 유전층을 덮는 단계, 구리를 상기 개구 내에 채우는 단계, 상기 구리를 평탄화하여 구리 라인 을 형성하는 단계, 구리 라인의 상부층을 산화하여 구리 산화물층을 형성하는 단계, 구리 산화물층을 제거하는 단계, 및 상기 구리 라인 상에 금속캡을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른, 집적 회로는 반도체 기판, 상기 반도체 기판상의 저 유전율 유전층, 상기 저 유전율 유전층 상의 제 1 개구, 및 상기 제 1 개구에 있는 저 유전율 유전층을 덮고 있는 제 1 확산 방지층을 포함하며, 상기 제 1 확산 방지층은 측벽 영역과 연결된 바닥 영역을 가지며, 상기 측벽 영역은 상기 저 유전율 유전층의 상부 표면에 인접한 상부 표면을 갖는다. 본 집적 회로는 상기 제 1 개구를 채우며, 확산 방지층의 측벽 영역의 상부 표면보다 낮은 상부 표면을 가지는 도전성 라인 및 도전성 라인 상에 직접적으로 위치하는 영역 상의 금속 캡을 더 포함한다.
본 발명의 또 다른 실시 예에 따른, 집적 회로는 반도체 기판, 상기 반도체 기판상의 저 유전율 유전층, 확산 방지층, 금속 캡, 저 유전율 유전층 상의 구리 라인을 포함하며, 상기 구리 라인은 확산 방지층에 의해 측면 및 바닥 면이 둘러싸여 있으며 금속캡에 의해 상부 면이 둘러싸여 있다. 상기 구리 라인은 상기 확산 방지층의 상부 경계보다 낮은 상부 표면을 갖는다. 상기 금속 캡은 상기 구리 라인 상에 직접적으로 위치한 영역에만 한정되며 확산 방지층 상부 경계 상에 직접적으로 위치한 영역까지 연장 형성되지는 않는다.
본 발명의 또 다른 실시 예에 따른, 집적 회로는 반도체 기판, 상기 반도체 기판상의 저 유전율 유전층, 상기 저 유전율 유전층에 있는 제 1 구리 라인, 및 측 면 및 바닥 면이 제 1 구리 라인 및 상기 저 유전율 유전층을 분리하는 제 1 확산 방지층을 포함하며, 상기 제 1 구리 라인의 상부 표면은 상기 제 1 확산 방지층의 상부 경계로부터 움푹 들어가서 제 1 리세스(recess)를 형성한다. 집적 회로는 상기 제 1 리세스의 적어도 일부분을 채우며 덮고 있는 제 1 금속 캡, 상기 저 유전율 유전층 상의 제 2 구리 라인, 측면과 바닥면이 상기 저 유전율 유전층과 제 2 구리 라인을 격리시키는 제 2 확산 방지층을 포함한다. 여기서 상기 제 1 금속 캡은 상기 제 1 구리 라인상의 영역내에 실질적으로 위치하며, 상기 제 2 구리 라인의 상부 표면은 제 2 확산 방지층의 상부 경계로부터 움푹 들어가서 제 2 리세스를 형성하며, 제 1 및 제 2 확산 방지층들은 공간을 가진다. 또한 본 집적회로는 제 2 리세스의 적어도 일부분을 채우며 덮고 있는 제 2 금속캡을 포함한다. 제 2 금속캡은 제 2 구리 라인 상의 영역 내에 직접적으로 위치한다.
본 발명에 따르면 감소된 기생 캐패시턴스 및 감소된 누설 전류를 가지게 된다.
본 발명의 바람직한 실시 예들은 아래에서 자세히 설명된다. 그러나 본 발명은 폭넓게 다양한 명세서 내용들로 실시될 수 있는 많은 적용가능한 발명 개념들을 제공하도록 이해되어야 한다. 본 명세서에 기재된 실시 예들은 발명을 구성하고 이용할 수 있는 다양한 방법들에 관한 설명이며, 발명의 범위를 제한하지 않는다.
도 2 내지 도 7C는 본 발명의 바람직한 실시 예에 따른 제조 과정을 나타내는 단면도들이다. 도 2에 따르면, 유전층(20) 상에 트렌치(22, 24)들이 형성된다. 바람직한 실시 예에서, 유전층(20)은 대략 3.5 보다 낮은 유전 상수(k값)를 갖는 금속간 유전체(inter-metal dielectric, IMD)층이다. 저 유전율 유전층(20)은 바람직하게 질소, 탄소, 수소, 산소, 불소 및 그 조합으로 이루어질 수 있다. 또한 바람직하게는, USG(un-doped silicate glass), FSG(fluorinated silica glass) 등으로 이루어질 수 있다. 또한 저 유전율 유전층(20)의 k값은 대략 2.5보다 낮아질 수 있다.(그러므로 극단적인 저 유전율 유전층으로 언급될 수 있다.)
화학 기계 연마 스톱 층(CMP stop layer)으로 동작하는 유전층(21)은 유전층(20)에 형성된다. 바람직하게, CMP 스톱층(21)은 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 산화물(oxides), 탄소 도핑된 산화물(carbon-doped oxides), TEOS(tetra-ethyl-ortho-silicate), 및 그 조합으로부터 선택된 물질로 이루어질 수 있다. 바람직한 형성 방법은 플라즈마 화학 증착법(plasma enhanced chemical vapor deposition, PECVD)이다. 그러나 HDPCVD(high-density plasma CVD), ALCVD(atomic layer CVD) 등과 같은 일반적으로 사용되는 방법들이 이용될 수도 있다. 바람직한 실시 예에서 CMP 스톱 층(21)은 실리콘 질화물(silicon nitride) 또는 실리콘 탄화물(silicon carbide)을 포함하며, 그 형성은 실레인(SiH4) 및 암모니아(NH3)와 같은 가스 상태의 프리커서(precuesor)들이 화학 반응을 위해 유입된 챔버(chamber) 내에서 수행된다.
도 3은 확산 방지층(28)이 트렌치(22, 24)의 바닥면 및 측면을 덮은, 즉 블랜킷을 형성한 상태를 나타낸다. 확산 방지층(28)은 바람직하게 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 루테늄, 루테늄 질화물, 티타늄 혼합물, 탄탈룸 혼 합물, 및 그 조합물로 형성되는 것이 바람직하다. 바람직한 형성 방법들은 물리 증착(Physical vapor deposition, PVD), 원자층 적층(atomic layer deposition, ALD), 및 다른 일반적인 방법들이 사용될 수 있다.
다음으로 도 4와 같이, 구리 또는 구리합금들로 구성될 수 있는 씨드 레이어(seed layer : 미도시)가 확산 방지층(28) 상에 형성된다. 그리고 나서, 도전성 물질(30)이 도금 방식으로 트렌치(22, 24)로 채워질 수 있다. 알루미늄, 텅스텐, 은, 및 그 조합과 같은 다른 물질들이 또한 사용될 수 있지만, 바람직하게는 구리 또는 구리 합금들이 도전성 물질(30)로 사용될 수 있다.
다음으로 도 5와 같이, 화학 기계적 연마(CMP)가 잉여 물질들을 제거하기 위하여 수행되어, 도전성 물질(30)의 상부 표면이 저 유전율 유전층(20)의 상부 표면 수준(즉 만약 CMP 스톱층이 존재한다면 CMP 스톱층(21)의 상부 표면)까지 감소된다. CMP 스톱층(21)이 존재하는 경우에, 화학 기계적 연마(CMP)는 CMP 스톱층(21)에서 멈춘다. 그 결과, 확산 방지층(40, 42) 및 도전성 라인들(32, 34)이 형성된다. 비록 다른 도전성 물질들로 구성될 수도 있지만, 본 명세서에서는 도전성 라인들(32, 34)은 구리 라인(32, 34)으로 명명한다.
다음으로 도 6과 같이, 구리 라인들(32, 34)은 움푹하게 들어가서 리세스(44, 46)를 형성한다. 리세스(44, 46)는 바람직하게 대략 100Å 및 대략 300Å 사이의 깊이(depth)를 가지며, 더 바람직하게는 대략 100Å 및 대략 200Å 사이의 깊이를 갖는다. 화학 기계적 연마(CMP) 과정 후에, 구리 라인(32, 34)의 상부 표면은 산소 포함 환경에 노출되기 때문에 자연적으로 구리 산화물층(38, 도 5를 참조) 이 형성되는 경향이 있다. 구리 산화물층(38)은 산을 이용하여 제거됨에 따라 리세스(44, 46)가 형성된다. 그러나 자연적으로 형성된 표면 구리 산화물층(38)의 두께는 원하는 리세스들의 깊이보다 크거나 또는 작을 수 있다. 구리 산화물층(38)의 두께가 원하는 깊이보다 작다면, 이 두께는 산소 포함 환경, 가령, 산소 플라즈마 또는 다운스트림(downstream) 플라즈마를 사용하는 플라즈마 챔버에서 금속 라인(32, 34)을 산화시킴으로써 바람직하게 증가 된다. 구리 산화물층(38)은 그 후에 가령 H2SO4, 구연산(citric acid), 및 습윤제(wetting agent) 등을 이용하는 습식 세정 공정(wet cleaning process)에서 제거된다. 이러한 실시 예(구리 산화물층(38)을 형성하고 그 후 제거하는)는 리세스들을 형성하기 위하여 금속 라인들(32, 34)을 직접적으로 에칭하는 방법보다 유리하다. 그 이유는 산화물층의 두께 제어가 용이하기 때문이다. 즉 소정 두께를 갖는 산화물층이 형성된 후에, 밑에 있는 금속 라인들(32, 34)이 추가 산화되는 속도는 산소 원자들/이온들이 금속 라인들(32, 34)에 도달하기 전에 산화물층을 관통할 필요가 있다는 사실 때문에 낮아질 것이므로 두께 제어가 용이해진다.
반면, 만약 구리 산화물층(38)의 두께가 원하는 것보다 두껍다면, 구리 산화물층(38)의 상층부만 제거된다. 구리 산화물층(38)의 하층부는 구리로 환원된다. 환원 과정은 자연적으로 형성된 구리 산화물을 제거하는 클리닝 공정(cleaning process)에 의해 수행될 수 있다. 종래 기술에서 알려진 것처럼, 구리 라인들(32, 34)의 표면 저항(sheet resistance)은 그 높이들에 비례한다. 그러므로, 구리 라인 들(32, 34)을 너무 많이 축소시키는 것은 표면 저항을 축속시키기 때문에 바람직하지 않다. 따라서 남아있는 산화물을 구리로 환원시키기 위해 환원 반응(reduction reaction)이 수행된다. 환원 반응은 무전해(electroless) 방법 또는 전해(electrolytic) 방법 중 어느 하나를 사용하여 환원 용액에서 수행된다.
무전해 환원을 위하여, 환원 용액은 사이클릭 보레인(cyclic borane) 혼합물을 포함하는 것이 바람직하다. 그러한 사이클릭 보레인(cyclic borane) 혼합물들의 예들은 몰폴린(molpholine) 보레인, 피페리딘(piperidine) 보레인, 피리딘(pyridine) 보레인, 피페라진(piperazine) 보레인, 2,6-루티딘(2,6-lutidine) 보레인, N,N-디에틸아닐린(N,N-diethylaniline) 보레인, 4-메틸몰폴린(4-methylmorpholine) 보레인, 1,4-옥사티안(1,4-oxathiane) 보레인, 및 그 조합들을 포함한다. 다른 실시 예들에서, 환원 용액들은 디메틸아미노보레인(dimethylaminoborane, DMAB), 디에틸아미노보레인(diethylaminoborane), 몰폴린 보레인(morpholine borane), 및 그 조합을 포함할 수 있으며, 이에 한정되지 않는다. 다른 실시 예들에서는, 환원 용액들은 암모늄(ammonium), 알칼리(alkali), 알칼리 토금속 보로하이드라이드(alkaline earth metal borohydrides), 하이포아인산염(hypophosphites), 아황산염(sulfites), 중아황산염(bisulfites), 하이드로설파이트(hydrosulfites), 메타중아황산염(metabisulfites), 디티온산염(dithionates), 테트라티오네이트(tetrathionates), 티오황산염(thiosulfates), 티오요소(thioureas), 히드라진(hydrazines), 히드록실아민(hydroxylamines), 알데하이드(aldehydes)[포름알데히드(formaldehyde) 및 글리옥살(glyoxal)을 포함], 글리옥 실산(glyoxylic acid), 환원당(reducing sugars), 및 그 조합들을 포함한다.
또는 환원 과정은 전류를 인가하는 전해(electrolytic) 방법을 이용함으로써 수행될 수 있으며, 상기 구리 산화물의 금속성 구리로의 환원은 가령 LiOH 또는 KOH를 포함하는 알카리성 용액을 이용하여 수행된다.
도 7A는 도전성 라인들(32, 34)상에 형성된 각각의 금속 캡들(48, 50)을 설명한다. 금속 캡들(48, 50)은 바람직하게 코발트, 니켈, 텅스텐, 몰리브덴, 실리콘, 아연, 크롬, 붕소, 인, 질소, 및 그 조합들과 같은 물질들을 포함한다. 금속 캡들(48, 50)은 또한 하나 이상의 층을 포함하는 합성 층들이 될 수 있으며, 상기 층들의 각각은 상기 논의된 물질들 중 하나 이상을 포함한다. 금속 캡들(48, 50)의 바람직한 두께는 대략 25Å 및 대략 250Å 사이가 바람직하며, 더 바람직하게는 대략 100Å 및 대략 200Å 사이가 된다.
바람직한 실시 예에서, 각각의 금속 캡들(48, 50)은 무전해 도금(electroless plating)에 의해 형성되어, 구리 라인들(32, 34)의 노출된 표면 상에만 선택적으로 형성된다. 금속 캡들(48, 50)의 선택적 형성은 금속 캡들(48, 50)의 상부 표면이 각각의 설계에 따라 확산 방지층들(40, 42) 보다 높거나 또는 낮은 레벨로 적층될 수 있다는 점에서 유리하다. 무전해 도금은 가령 환원제로서의 알킬아민 보레인(alkylamine borane)과, 코발트 이온들 , 복합제(complexing agent), pH 완충용액(pH buffer), pH조절제(pH adjusting agent)를 포함하는 도금 액체를 사용하여 수행하는 것이 바람직하다. 금속 캡들(48, 50)의 조성물에 따라, 도금 액체는 텅스턴 이온들 또는 몰리브덴 이온들과 같은 용해하기 어려운(높은 녹 는점을 가지는) 금속들을 더 포함할 수도 있다. 도금 액체에 포함된 코발트 이온들은 가령 코발트 황산염(cobalt sulfate), 코발트 염화물(cobalt chloride) 또는 코발트 아세트산염(cobalt acetate)과 같은 코발트 염으로부터 공급될 수 있다. 금속 캡들(48, 50)의 성분들은 이온들의 형태로 도금 액체에 포함될 수 있다. 이전에 논의된 단계들에서 형성된 구조물은 도금 액체에서 물에 잠기어 도금되며, 이때의 도금 액체의 온도는 바람직하게 대략 30℃ 및 대략 90℃ 사이의 범위에 있다.
바람직한 실시 예에서, 금속 캡들(48, 50)은 각각의 구리 라인들(32, 34)에 선택적으로 형성되는 확산 방지층들(40, 42) 및 유전층(20)의 상부 경계면에는 형성되지 않는다. 이것은 비 팔라듐 촉매(non-paladium catalyst)를 사용함에 의해 달성될 수 있으며, 그 결과 직접 무전해 도금을 가능하게 한다. 다른 실시 예들에서, 금속 캡들(48, 50)은 물리 증착(PVD), 스퍼터링(sputtering), 및 원자층 적층(atomic layer deposition, ALD)과 같은 일반적인 기술들을 사용하여 금속 캡층을 적층한 후 식각하는 방식으로 형성될 수 있다.
금속 캡들(48, 50)의 형성 동안에 프로세스 차이(process variation)로 인해 소량의 금속 캡 물질들이 확산 방지층들(40, 42)의 상부 경계상에 예기치 않게 형성될 수 있다. 이에 따라 이러한 예기치 못한 부분을 제거하기 위한 후속 캡 클리닝(post-cap cleaning)이 수행된다. 예를 들어, 확산 방지층(40, 42)에 있는 금속 캡들(48, 50)의 일부분을 제거하기 위해 에칭 과정은 수행될 수 있으며, 그 결과 리세스(recess)들에 있는 부분들만 남겨진다. 또는, 화학 기계 연마(CMP) 과정이 수행될 수도 있다.
바람직한 실시 예에서, 최적 결과들을 달성하기 위하여, 금속 캡들(48, 50)의 상부 표면들이 확산 방지층(40, 42) 및 화학 기계 연마(CMP) 스톱층(21)의 상부 경계들(만약 CMP 스톱층(21)이 형성되지 않는다면 저 유전율 유전층(20)의 상부 표면)과 같은 수준이 된다. 그러나 도 7B 및 도 7C에 도시된 바와 같이, 금속 캡들(48, 50)의 상부 표면들은 확산 방지층(40, 42)의 상부 표면들보다 높거나 또는 낮을 수 있다. 그 차이 D'는 대략 50Å 보다 작은 것이 바람직하다.
종래 기술에서 알려진 것처럼, 구리 라인들이 서로 인접할 때 누설 전류들 및 기생 캐패시턴스가 중요한 문제가 된다. 그러므로 밀도 패턴들을 위해 바람직하게 이용된다. 예를 들면, 도 7A에서의 간격(S2)이 대략 0.9㎛보다 작은 경우, 바람직하게는 대략 0.4㎛보다 작은 경우, 심지어 더욱 바람직하게는 대략 0.2㎛보다 작은 경우, 본 발명의 실시 예가 적용될 수 있다. 또는 바람직한 실시 예를 적용할지 여부에 대한 결정은 상대적인 스페이싱(spacing)에 의해 결정된다. 만약 구리 라인(확산 방지층(40)을 포함하는)의 너비 W 에 대한 간격(S2)의 비율이 대략 10보다 작다면, 바람직한 실시 예가 적용되는 것이 바람직하다. 만약 그 비율이 대략 1보다 작다면, 바람직한 실시 예는 적용된다. 반면에, 만약 그 비율이 대략 10보다 크다면, 본 발명의 과정을 적용할지 여부는 설계 결정이며, 비용과 같은 다른 요소들이 고려될 수 있다.
상술한 실시 예들에서, 싱글 다마신 프로세스(single damascene process)가 바람직한 실시 예의 개념들을 설명하게 위하여 논의되었다. 당업자는 듀얼 다마신 프로세스들에 대해 손쉽게 이용가능할 것이다. 도 8은 듀얼 다마신 구조물들을 포 함하는 연결 구조물을 설명한다. 유사하게, 이러한 실시 예에서, 금속 캡들(60, 62)은 확산 방지층들(66, 68)이 아닌, 각각의 구리 라인들(64, 67)에만 형성되는 것이 바람직하다. 당업자는 대응하는 형성 단계들을 이해할 것이다.
본 발명의 바람직한 실시 예들에 의하여, 연결 구조물의 기생 캐패시턴스들 및 누설 전류들은 감소될 수 있다.
비록 본 발명 및 그 이점들은 상세하게 설명되었지만, 부가되는 청구항들에 의해 정의된 것처럼 다양한 변화들, 대체물들 및 변경들이 본 발명의 사상 및 범위로부터 벗어나지 않게 만들어질 수 있다. 또한 본 발명의 범위는 과정, 기계, 제조, 및 물질의 구성들, 수단들, 상세한 설명에서 설명된 방법들 및 단계들의 특별한 실시 예들로 제한되는 것은 아니다. 본 발명의 내용으로부터 당업자가 손쉽게 이해할 수 있는 범위에서, 본 발명 실시 예들과 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일할 결과를 달성할 수 있는, 현재 존재하거나 또는 나중에 개발될 과정들, 기계들, 제조, 물질의 구성, 수단들, 방법들 또는 단계들도 적용될 수 있다. 따라서 부가되는 청구항들은 그러한 과정들, 기계들, 제조, 물질의 구성들, 수단들, 방법들 또는 단계들의 범위들 내에 포함되도록 의도된 것이다.

Claims (11)

  1. 집적 회로를 형성하는 방법에 있어서,
    반도체 기판을 마련하는 단계;
    상기 반도체 기판상에 저 유전율 유전층을 형성하는 단계;
    상기 저 유전율 유전층 상에 CMP 스톱층을 형성하는 단계;
    상기 CMP 스톱층의 상부 표면으로부터 상기 저 유전율 유전층까지 이어지는 개구(opening)를 형성하는 단계;
    상기 개구 내에서 상기 저 유전율 유전층을 덮고 있으며 상기 CMP 스톱층의 상부 표면과 실질적으로 동일면 상에 위치한 상부 경계를 가지는 확산 방지층을 형성하는 단계;
    구리를 상기 개구 내에 채우는 단계;
    상기 구리를 평탄화하여 상부 표면이 상기 CMP 스톱층의 상부 표면과 실질적으로 동일한 상부 표면을 갖는 구리 라인을 형성하는 단계;
    상기 구리 라인의 상기 상부 표면에 오목한 곳을 만드는(recess) 단계;및
    선택적 적층 방법을 이용하여 상기 구리 라인 상에 직접적으로 위치하는 영역 내에 금속 캡을 형성하는 단계;를 포함하며,
    상기 구리 라인의 상부 표면에 오목한 곳을 만드는 단계는
    상기 구리 라인의 상부 표면을 산화시켜 구리 산화물층을 형성하는 단계; 및
    상기 구리 라인의 상부 표면으로부터 상기 구리 산화물층을 제거하는 단계를 포함하는 방법.
  2. 제 1 항의 방법에 있어서,
    상기 금속 캡은 상기 확산 방지층의 상부 경계보다 높거나 또는 낮은 상부 표면을 갖는 방법.
  3. 삭제
  4. 제 1 항의 방법에 있어서,
    상기 구리 라인의 상부 표면을 산화하는 단계는 산소 플라즈마 산화를 포함하는 방법.
  5. 제 1 항의 방법에 있어서,
    상기 구리 산화물층의 두께는 상기 구리 라인의 상부 표면의 오목한 곳의 깊이보다 두꺼우며, 상기 구리 산화물층의 일부분(portion)이 제거되며,
    상기 구리 라인의 상부 표면에 있는 상기 구리 산화물층을 구리로 환원하는 단계를 더 포함하는 방법.
  6. 제 5 항의 방법에 있어서,
    상기 환원하는 단계는
    몰폴린(molpholine) 보레인, 피페리딘(piperidine) 보레인, 피리딘(pyridine) 보레인, 피페라진(piperazine) 보레인, 2,6-루티딘(2,6-lutidine) 보레인, N,N-디에틸아닐린(N,N-diethylaniline) 보레인, 4-메틸몰폴린(4-methylmorpholine) 보레인 및 1,4-옥사티안(1,4-oxathiane) 보레인을 필수적으로 포함하는 그룹 및 그 조합들로부터 선택된 사이클릭 보레인 혼합물을 포함하는 환원용액에서 수행되며
    상기 환원 용액은 디메틸아미노보레인(dimethylaminoborane, DMAB), 디에틸아미노보레인(diethylaminoborane), 몰폴린 보레인(morpholine borane), 및 그 조합들을 필수적으로 포함하는 그룹으로부터 선택된 환원제를 더 포함하는 방법.
  7. 제 5 항의 방법에 있어서,
    상기 환원하는 단계는
    암모늄(ammonium), 알칼리(alkali), 알칼리 토금속 보로하이드라이드(alkaline earth metal borohydrides), 하이포아인산염(hypophosphites), 아황산염(sulfites), 중아황산염(bisulfites), 하이드로설파이트(hydrosulfites), 메타중아황산염(metabisulfites), 디티온산염(dithionates), 테트라티오네이트(tetrathionates), 티오황산염(thiosulfates), 티오요소(thioureas), 히드라진(hydrazines), 히드록실아민(hydroxylamines), 알데하이드(aldehydes)[포름알데히드(formaldehyde) 및 글리옥살(glyoxal)을 포함], 글리옥실산(glyoxylic acid), 환원당(reducing sugars), 및 그 조합들을 필수적으로 포함하는 그룹으로부터 선택된 환원제를 포함하는 환원용액에서 수행되는 방법.
  8. 제 5 항의 방법에 있어서,
    환원하는 단계는 알칼리성 용액에 전류를 인가함에 의해 수행되는 방법.
  9. 제 1 항의 방법에 있어서,
    상기 금속 캡을 형성하는 단계는 무전해 도금을 이용하여 수행되는 방법.
  10. 제 9 항의 방법에 있어서,
    상기 무전해 도금은 팔라듐 촉매가 제거된 것인 방법.
  11. 제 1 항의 방법에 있어서,
    상기 확산 방지층은 이웃하는 구리 라인의 또 다른 확산 방지층과 간격(spacing)을 가지며, 상기 구리 라인 및 상기 확산 방지층의 너비 합에 대한 상기 간격(spacing)의 비율이 1 보다 작은 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209073B2 (en) 2013-03-12 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cap apparatus and method

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4836092B2 (ja) * 2008-03-19 2011-12-14 国立大学法人東北大学 半導体装置の形成方法
US7846841B2 (en) * 2008-09-30 2010-12-07 Tokyo Electron Limited Method for forming cobalt nitride cap layers
JP2010177393A (ja) * 2009-01-29 2010-08-12 Sony Corp 半導体記憶装置およびその製造方法
CN102044475A (zh) * 2009-10-13 2011-05-04 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
CN102064098B (zh) * 2009-11-17 2012-10-24 台湾积体电路制造股份有限公司 从填充有中间层的沟槽生长ⅲ-ⅴ化合物半导体
US8304906B2 (en) * 2010-05-28 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Partial air gap formation for providing interconnect isolation in integrated circuits
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
JP5857615B2 (ja) * 2011-10-17 2016-02-10 富士通株式会社 電子装置およびその製造方法
JP6054049B2 (ja) * 2012-03-27 2016-12-27 東京エレクトロン株式会社 めっき処理方法、めっき処理システムおよび記憶媒体
US8669176B1 (en) * 2012-08-28 2014-03-11 Globalfoundries Inc. BEOL integration scheme for copper CMP to prevent dendrite formation
US8896090B2 (en) * 2013-02-22 2014-11-25 International Business Machines Corporation Electrical fuses and methods of making electrical fuses
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US8860229B1 (en) 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9087821B2 (en) 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9299640B2 (en) 2013-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (TSV)
US9929050B2 (en) * 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US9349636B2 (en) * 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
US20150206798A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure And Method of Forming
CN103904025A (zh) * 2014-03-24 2014-07-02 上海华力微电子有限公司 提高金属连线电迁移可靠性的方法
US9324650B2 (en) * 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
CN107004633B (zh) * 2014-12-22 2020-10-30 英特尔公司 使用交替硬掩模和密闭性蚀刻停止衬垫方案使紧密间距导电层与引导通孔接触的方法和结构
CN109216267A (zh) * 2014-12-23 2019-01-15 英特尔公司 解耦过孔填充
US9633941B2 (en) 2015-08-21 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9893120B2 (en) * 2016-04-15 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
KR102662612B1 (ko) 2016-10-02 2024-05-03 어플라이드 머티어리얼스, 인코포레이티드 루테늄 라이너로 구리 전자 이동을 개선하기 위한 도핑된 선택적 금속 캡
US10109524B2 (en) * 2017-01-24 2018-10-23 Globalfoundries Inc. Recessing of liner and conductor for via formation
US10832946B1 (en) 2019-04-24 2020-11-10 International Business Machines Corporation Recessed interconnet line having a low-oxygen cap for facilitating a robust planarization process and protecting the interconnect line from downstream etch operations
US11227833B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
US11222843B2 (en) * 2019-09-16 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
CN112582336A (zh) * 2019-09-29 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
US20220084948A1 (en) * 2020-09-17 2022-03-17 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000044554A (ko) * 1998-12-30 2000-07-15 김영환 연마정지막을 이용한 폴리실리콘 플러그 형성 방법
KR20030095189A (ko) * 2002-06-07 2003-12-18 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
US6670274B1 (en) 2002-10-01 2003-12-30 Taiwan Semiconductor Manufacturing Company Method of forming a copper damascene structure comprising a recessed copper-oxide-free initial copper structure
US20050001325A1 (en) * 2003-07-03 2005-01-06 International Business Machines Corporation Selective capping of copper wiring

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5382447A (en) * 1993-12-02 1995-01-17 International Business Machines Corporation Process for fabricating improved multilayer interconnect systems
US5753309A (en) * 1995-12-19 1998-05-19 Surface Tek Specialty Products, Inc. Composition and method for reducing copper oxide to metallic copper
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US7338908B1 (en) * 2003-10-20 2008-03-04 Novellus Systems, Inc. Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage
US6214728B1 (en) * 1998-11-20 2001-04-10 Chartered Semiconductor Manufacturing, Ltd. Method to encapsulate copper plug for interconnect metallization
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
US6259160B1 (en) * 1999-04-21 2001-07-10 Advanced Micro Devices, Inc. Apparatus and method of encapsulated copper (Cu) Interconnect formation
US6323128B1 (en) * 1999-05-26 2001-11-27 International Business Machines Corporation Method for forming Co-W-P-Au films
US6395607B1 (en) * 1999-06-09 2002-05-28 Alliedsignal Inc. Integrated circuit fabrication method for self-aligned copper diffusion barrier
US6130157A (en) * 1999-07-16 2000-10-10 Taiwan Semiconductor Manufacturing Company Method to form an encapsulation layer over copper interconnects
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US6153935A (en) * 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
US6329701B1 (en) * 1999-10-04 2001-12-11 Advanced Micro Devices, Inc. Semiconductor device comprising copper interconnects with reduced in-line diffusion
US6274499B1 (en) * 1999-11-19 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to avoid copper contamination during copper etching and CMP
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
US6207552B1 (en) * 2000-02-01 2001-03-27 Advanced Micro Devices, Inc. Forming and filling a recess in interconnect for encapsulation to minimize electromigration
TW486801B (en) * 2000-04-07 2002-05-11 Taiwan Semiconductor Mfg Method of fabricating dual damascene structure
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
DE10054544A1 (de) 2000-11-01 2002-05-08 Atotech Deutschland Gmbh Verfahren zum chemischen Metallisieren von Oberflächen
EP1209253A3 (en) * 2000-11-28 2004-02-25 Shipley Co. L.L.C. Process for treating adhesion promoted metal surfaces with epoxy resins
US6709874B2 (en) * 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation
US6717189B2 (en) * 2001-06-01 2004-04-06 Ebara Corporation Electroless plating liquid and semiconductor device
US6573606B2 (en) * 2001-06-14 2003-06-03 International Business Machines Corporation Chip to wiring interface with single metal alloy layer applied to surface of copper interconnect
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
US6706625B1 (en) * 2002-12-06 2004-03-16 Chartered Semiconductor Manufacturing Ltd. Copper recess formation using chemical process for fabricating barrier cap for lines and vias
US6962873B1 (en) * 2002-12-10 2005-11-08 Novellus Systems, Inc. Nitridation of electrolessly deposited cobalt
US7825516B2 (en) * 2002-12-11 2010-11-02 International Business Machines Corporation Formation of aligned capped metal lines and interconnections in multilevel semiconductor structures
US6975032B2 (en) * 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US20040121583A1 (en) * 2002-12-19 2004-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming capping barrier layer over copper feature
US6858527B2 (en) * 2003-04-14 2005-02-22 Intel Corporation Method to increase electromigration resistance of copper using self-assembled organic thiolate monolayers
US6844258B1 (en) * 2003-05-09 2005-01-18 Novellus Systems, Inc. Selective refractory metal and nitride capping
JP4209287B2 (ja) * 2003-08-25 2009-01-14 パナソニック株式会社 半導体装置の製造方法
CN1312745C (zh) 2003-12-16 2007-04-25 上海华虹（集团）有限公司 一种去除铜籽晶表面氧化膜及增强铜层黏附力的前处理方法
US7332422B2 (en) * 2005-01-05 2008-02-19 Chartered Semiconductor Manufacturing, Ltd. Method for CuO reduction by using two step nitrogen oxygen and reducing plasma treatment
US20060205204A1 (en) * 2005-03-14 2006-09-14 Michael Beck Method of making a semiconductor interconnect with a metal cap
KR100729126B1 (ko) * 2005-11-15 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 그 형성 방법
US20070228571A1 (en) * 2006-04-04 2007-10-04 Chen-Hua Yu Interconnect structure having a silicide/germanide cap layer
US20070249156A1 (en) * 2006-04-20 2007-10-25 Griselda Bonilla Method for enabling hard mask free integration of ultra low-k materials and structures produced thereby

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000044554A (ko) * 1998-12-30 2000-07-15 김영환 연마정지막을 이용한 폴리실리콘 플러그 형성 방법
KR20030095189A (ko) * 2002-06-07 2003-12-18 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
US6670274B1 (en) 2002-10-01 2003-12-30 Taiwan Semiconductor Manufacturing Company Method of forming a copper damascene structure comprising a recessed copper-oxide-free initial copper structure
US20050001325A1 (en) * 2003-07-03 2005-01-06 International Business Machines Corporation Selective capping of copper wiring

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209073B2 (en) 2013-03-12 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cap apparatus and method
KR101577867B1 (ko) * 2013-03-12 2015-12-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 캡 장치 및 방법
US9786604B2 (en) 2013-03-12 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cap apparatus and method

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