CN116153854A - 半导体结构及其形成方法 - Google Patents

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CN116153854A CN202111392098.6A CN202111392098A CN116153854A CN 116153854 A CN116153854 A CN 116153854A CN 202111392098 A CN202111392098 A CN 202111392098A CN 116153854 A CN116153854 A CN 116153854A
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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，所述基底包括第一介电层，所述第一介电层中形成有贯穿所述第一介电层的第一互连结构；在所述第一互连结构的顶部形成盖帽层；形成所述盖帽层之后，在所述第一介电层和盖帽层的顶部形成应力缓冲层；在所述应力缓冲层的顶部形成第二介电层；形成所述第二介电层之后，在所述第一互连结构的顶部形成贯穿所述第二介电层、应力缓冲层和盖帽层的第二互连结构，所述第二互连结构的底部与所述第一互连结构的顶部电连接。所述应力缓冲层降低了所述第一互连结构和盖帽层、与所述第二介电层之间出现分层或者出现空隙的概率，进而提高了所述半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end ofline，BEOL)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括第一介电层；第一互连结构，位于所述第一介电层中，且贯穿所述第一介电层；盖帽层，位于所述第一互连结构的顶部，且所述盖帽层露出所述第一互连结构的部分顶部；应力缓冲层，位于所述第一介电层和盖帽层的顶部；第二介电层，位于所述应力缓冲层的顶部；第二互连结构，位于所述盖帽层露出的所述第一互连结构的顶部，且所述第二互连结构贯穿所述第二介电层和缓冲层，所述第二互连结构的底部与所述第一互连结构的顶部电连接。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一介电层，所述第一介电层中形成有贯穿所述第一介电层的第一互连结构；在所述第一互连结构的顶部形成盖帽层；形成所述盖帽层之后，在所述第一介电层和盖帽层的顶部形成应力缓冲层；在所述应力缓冲层的顶部形成第二介电层；形成所述第二介电层之后，在所述第一互连结构的顶部形成贯穿所述第二介电层、应力缓冲层和盖帽层的第二互连结构，所述第二互连结构的底部与所述第一互连结构的顶部电连接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，在所述第一互连结构的顶部形成盖帽层之后，在所述第一介电层和盖帽层的顶部形成应力缓冲层，然后在所述应力缓冲层的顶部形成第二介电层，使得所述应力缓冲层位于所述第一互连结构和盖帽层、以及所述第二介电层之间，在后续形成所述第二介电层的工艺制程中会使用到退火工艺，通过在所述第一互连结构和盖帽层、以及所述第二介电层之间形成应力缓冲层，所述应力缓冲层能够释放或者抵消所述第一互连结构和盖帽层、与所述第二介电层之间产生的热应力，从而对所述第一互连结构和盖帽层、与所述第二介电层之间产生的热应力起到缓冲作用，相应的，降低了所述第一互连结构和盖帽层、与所述第二介电层之间出现分层或者出现空隙的概率，进而提高了所述半导体结构的性能。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7是本发明半导体结构一实施例的结构示意图；
图8至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法，分析半导体结构的性能有待提高的原因。
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括第一介电层10，所述第一介电层10中形成有贯穿所述第一介电层的第一互连结构12，所述第一互连结构12的顶部形成有盖帽层11。
参考图2，在所述第二介电层10和所述盖帽层11的顶部形成刻蚀停止层13。
参考图3，在所述刻蚀停止层13的顶部形成金属层间介电层15。
其中，所述金属层间介电层15和所述刻蚀停止层13构成第二介电层30。
参考图4，在所述金属层间介电层15的顶部形成图形化的硬掩膜层17，对所述硬掩膜层17露出的所述金属层间介电层15、刻蚀停止层13和盖帽层11进行图形化，在所述第一互连结构12的顶部形成互连开口20。
参考图5，在所述互连开口20中形成导电材料层21，所述导电材料层21还覆盖所述硬掩膜层17的顶部。
参考图6，以所述金属层间介电层15的顶部作为刻蚀停止层，对高于所述金属层间介电层15顶部的导电材料层21进行平坦化处理，位于所述互连开口中剩余的所述导电材料层21作为第二互连结构21，所述第二互连结构21与所述第一互连结构12电连接。
经研究发现，所述第一互连结构12和盖帽层11均为金属材料，所述第二介电层30的材料为介电材料，所述第一互连结构12和盖帽层11材料的热膨胀系数、与所述第二介电层30的热膨胀系数相差较大，在形成金属层间介电层15的工艺过程中会使用到退火工艺，由于所述第一互连结构12和盖帽层11材料的热膨胀系数、与所述第二介电层30的热膨胀系数相差较大，所述第一互连结构12和盖帽层11、与所述第二介电层30之间会产生较大的热应力，在较大的热应力作用下，增大了所述第一互连结构12和盖帽层11、与所述第二介电层30之间出现分层或者出现空隙16(如图3所示)的概率，提高了所述第二互连结构21产生漏电流的概率，从而影响了半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一介电层，所述第一介电层中形成有贯穿所述第一介电层的第一互连结构；在所述第一互连结构的顶部形成盖帽层；形成所述盖帽层之后，在所述第一介电层和盖帽层的顶部形成应力缓冲层；在所述应力缓冲层的顶部形成第二介电层；形成所述第二介电层之后，在所述第一互连结构的顶部形成贯穿所述第二介电层、应力缓冲层和盖帽层的第二互连结构，所述第二互连结构的底部与所述第一互连结构的顶部电连接。
本发明实施例提供的形成方法中，在所述第一互连结构的顶部形成盖帽层之后，在所述第一介电层和盖帽层的顶部形成应力缓冲层，然后在所述应力缓冲层的顶部形成第二介电层，使得所述应力缓冲层位于所述第一互连结构和盖帽层、以及所述第二介电层之间，在后续形成所述第二介电层的工艺制程中会使用到退火工艺，通过在所述第一互连结构和盖帽层、以及所述第二介电层之间形成应力缓冲层，所述应力缓冲层能够释放或者抵消所述第一互连结构和盖帽层、与所述第二介电层之间产生的热应力，从而对所述第一互连结构和盖帽层、与所述第二介电层之间产生的热应力起到缓冲作用，相应的，降低了所述第一互连结构和盖帽层、与所述第二介电层之间出现分层或者出现空隙的概率，进而提高了所述半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7是本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括第一介电层200；第一互连结构202，位于所述第一介电层200中，且贯穿所述第一介电层200；盖帽层201，位于所述第一互连结构202的顶部，且所述盖帽层201露出所述第一互连结构202的部分顶部；应力缓冲层203，位于所述第一介电层200和盖帽层203的顶部；第二介电层290，位于所述应力缓冲层203的顶部；第二互连结构212，位于所述盖帽层201露出的所述第一互连结构202的部分顶部，且所述第二互连结构212贯穿所述第二介电层290、缓冲层203和盖帽层201，所述第二互连结构212的底部与所述第一互连结构202的顶部电连接。
本实施例中，通过在所述第一介电层200和盖帽层201的顶部、与所述第二介电层290之间设置应力缓冲层203，所述应力缓冲层203能够释放或者抵消所述第一互连结构202和盖帽层201、与所述第二介电层290之间产生的热应力，从而对所述第一互连结构202和盖帽层201、与所述第二介电层290之间产生的热应力起到缓冲作用，相应的，降低了所述第一互连结构202和盖帽层201、与所述第二介电层290之间出现分层或者出现空隙的概率，进而提高了所述半导体结构的性能。
所述基底为所述半导体结构的形成工艺提供工艺操作基础。
本实施例中，根据实际工艺情况，所述基底包括衬底以及形成于所述衬底上的功能结构，例如：所述功能结构可以包括MOS场效应晶体管等半导体器件、电阻结构等。
所述第一介电层200用于电隔离所述第一互连结构202。
所述第一介电层200的材料为绝缘材料，所述第一介电层200的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一介电层200的材料为氧化硅。
本实施例中，所述第一互连结构202用于与第二互连结构212实现电连接。
本实施例中，以所述第一互连结构202为第一层间金属结构(即为M1layer)为例进行说明。
在其他实施例中，当所述基底内形成有层间金属结构时，所述第一互连结构还用于与所述基底内的层间金属结构实现电连接。例如：当所述基底内形成有第一层间金属结构时，所述第一互连结构相应为第二层间金属结构(即M2layer)。
本实施例中，所述第一互连结构202的材料为铜。具体地，铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一互连结构202的电阻，相应降低了功耗。在其他实施例中，所述第一互连结构的材料还可以为钌或钴。
所述第一互连结构202在强电流通过的情况下，所述第一互连结构202的顶面容易产生空洞，增大了所述第一互连结构202发生断裂的概率，所述盖帽层201与所述第一互连结构202的顶面紧密贴合，降低了所述第一互连结构202的顶面产生空洞的概率。
具体地，所述盖帽层201位于所述第二互连结构212露出的第一互连结构202顶面。
需要说明的是，所述盖帽层201的厚度不宜过大，也不宜过小。如果所述盖帽层201的厚度过大，由于所述第一互连结构202和盖帽层201的热膨胀系数、以及与第二介电层290的热膨胀系数相差较大，在所述第二介电层290的形成工艺中，所述第一互连结构202和盖帽层201、以及与第二介电层290之间会产生较大的热应力，增大了所述第一互连结构202和盖帽层201、以及与第二介电层290之间出现分层或者出现空隙的概率；如果所述盖帽层201的厚度过小，导致所述盖帽层201与所述第一互连结构202的顶面贴合度较差，增大了所述第一互连结构202的顶面产生空洞的概率，从而影响了半导体结构的性能。为此，本实施例中，所述盖帽层201的厚度为1纳米至5纳米。
本实施例中，所述盖帽层201的材料为Co、Ru、W和CoW中的一种或多种。
具体地，一方面，Co、Ru、W和CoW材料与第二介电层290、以及所述第一互连结构202的粘附性较好，降低了所述第一互连结构202和盖帽层201、与第二介电层290之间出现分层或者出现空隙的概率，另一方面，Co、Ru、W和CoW均为金属材料，能够降低所述第一互连结构202与所述第二互连结构212之间产生的接触电阻，提高所述第一互连结构202与所述第二互连结构212之间的电连接性能。
本实施例中，所述应力缓冲层203的材料热膨胀系数，介于所述第二介电层290的材料热膨胀系数和所述盖帽层201的材料热膨胀系数之间，且还介于所述第二介电层290的材料热膨胀系数和所述第一互连结构202的材料热膨胀系数之间，所述应力缓冲层203能够释放或者抵消所述第一互连结构202和盖帽层201、与第二介电层290之间产生的热应力。
本实施例中，所述应力缓冲层203底部材料的热膨胀系数接近所述盖帽层201和第一互连结构202材料的热膨胀系数，所述应力缓冲层203顶部材料的热膨胀系数接近所述第二介电层290材料的热膨胀系数。
一方面，所述应力缓冲层203底部材料的热膨胀系数接近所述盖帽层201和第一互连结构202材料的热膨胀系数，即所述盖帽层201和第一互连结构202材料的热膨胀系数、与所述应力缓冲层203底部材料的热膨胀系数相差较小，所述盖帽层201和第一互连结构202、与所述应力缓冲层203之间产生的热应力较小；另一方面，所述应力缓冲层203顶部材料的热膨胀系数接近第二介电层290材料的热膨胀系数，即所述第二介电层290材料的热膨胀系数与所述应力缓冲层103顶部材料的热膨胀系数相差较小，所述第二介电层290与所述应力缓冲层203之间产生的热应力较小，综上，通过上述两个方面，使得所述应力缓冲层203能够释放或者抵消所述第一互连结构202和盖帽层201、与所述第二介电层290之间产生的热应力，从而对所述第一互连结构202和盖帽层201、与所述第二介电层290之间产生的热应力起到缓冲作用。
需要说明的是，所述应力缓冲层203材料的热膨胀系数不宜过大，也不宜过小。如果所述应力缓冲层203材料的热膨胀系数过大或过小，均容易对所述第一互连结构202和盖帽层201、与所述第二介电层290之间产生的热应力起到的缓冲作用效果下降。为此，本实施例中，所述应力缓冲层203材料的热膨胀系数介于3.0x10-6/K至9.8x10-6/K之间。
本实施例中，所述应力缓冲层203的材料中含有金属元素和非金属元素，且沿所述应力缓冲层203的底部指向顶部的方向上，所述金属元素和非金属元素的原子含量比值线性降低。
通过调整应力缓冲层203中的金属元素与非金属元素的原子含量比值，来达到控制所述应力缓冲层203的热膨胀系数。
具体地，所述盖帽层201和第一互连结构202的材料均为金属元素，所述第二介电层290的材料为非金属元素，或，金属元素与非金属元素的混合物。所述盖帽层201和第一互连结构202、与所述应力缓冲层203的底部相接触，所述应力缓冲层103的顶部与所述第二介电层290相接触，为了使所述应力缓冲层203底部材料的热膨胀系数接近所述盖帽层201和第一互连结构202材料的热膨胀系数，所述应力缓冲层203顶部材料的热膨胀系数接近所述第二介电层290材料的热膨胀系数，在沿所述应力缓冲层203的底部指向顶部的方向上，所述应力缓冲层203底部的金属元素与非金属元素的原子含量比值大于所述应力缓冲层203顶部的金属元素与非金属元素的原子含量比值。
同时，沿所述应力缓冲层203的底部指向顶部的方向上，所述金属元素和非金属元素的原子含量比值呈线性降低，使得所述应力缓冲层203起到的释放或者抵消热应力的作用更好，从而提高了所述半导体结构的性能。
因此，本实施例中，所述应力缓冲层203为单层膜层，通过调整所述金属元素和非金属元素的原子含量比值来调整其热膨胀系数。通过形成单层的应力缓冲层203，仅调节其原子含量比值，从而有利于简化形成应力缓冲层203的工艺步骤。
所述应力缓冲层203的材料包括AlN、Al2O3、TiO2和ZnO2中的一种或多种。具体地，所述应力缓冲层203的材料均为金属元素和非金属元素组合而成，相应的，在形成所述应力缓冲层203的过程中，易于调整所述金属元素和非金属元素的原子含量比值，来达到控制所述应力缓冲层103的热膨胀系数的要求。作为一种示例，所述应力缓冲层203的材料为AlN。在其他实施例中，所述应力缓冲层的材料还可以为Al2O3、TiO2和ZnO2。
需要说明的是，所述应力缓冲层203的厚度不宜过大，也不宜过小。如果所述应力缓冲层203的厚度过大，则容易导致所述第一互连结构202与所述第二互连结构212之间的寄生电容过高，从而降低了所述第一互连结构202与所述第二互连结构212之间的电连接性能；如果所述应力缓冲层203的厚度过小，则容易导致所述应力缓冲层203用于释放或者抵消所述第一互连结构202和盖帽层201、与第二介电层290之间产生的热应力的效果不佳，从而减弱了对所述第一互连结构202和盖帽层201、与所述第二介电层290之间产生的热应力起到的缓冲作用，相应的，增大了所述第一互连结构202和盖帽层201、与第二介电层290之间出现分层或者出现空隙的概率，从而影响了半导体结构的性能。为此，本实施例中，所述应力缓冲层203的厚度为1纳米至3纳米。
还需要说明的是，在其他实施例中，也可以通过选取具有合适热膨胀系数的多层膜层，通过膜层堆叠的方式，最终获得满足热膨胀系数变化趋势的应力缓冲层，也即该应力缓冲层为叠层结构。
所述第二介电层290用于使所述第二互连结构212之间相互绝缘，也用于为所述第二互连结构212的形成工艺提供工艺平台。
本实施例中，所述第二介电层290包括刻蚀停止层205和金属层间介电层206，所述刻蚀停止层位于所述应力缓冲层的顶部。
具体地，在所述第二互连结构212的形成工艺中，需要形成贯穿所述金属层间介电层206、刻蚀停止层205、应力缓冲层203和盖帽层201的互连开口，所述刻蚀停止层205作为刻蚀金属层间介电层206的刻蚀停止处，利于再同时刻蚀所述应力缓冲层203、刻蚀停止层205和盖帽层201，使得在所述第一互连结构102的顶部形成的互连开口的深度一致。
本实施例中，所述刻蚀停止层205的材料为介电材料。具体地，所述刻蚀停止层205的材料包括SiCN、SiOC、SiN、SiON、AlN和AI2O3中的一种或多种。
本实施例中，所述金属层间介电层206位于所述刻蚀停止层205的顶部。
所述金属层间介电层206用于电隔离所述第二互连结构212。
本实施例中，所述金属层间介电层206的材料为介电材料。具体地，所述金属层间介电层206的材料包括SiO2、SiN、SiCN、SiCHN和SiON中的一种或多种。
需要说明的是，所述金属层间介电层206的厚度不宜过大，也不宜过小。如果所述金属层间介电层206的厚度过大，在形成第二互连结构212的过程中，增大了去除所述金属层间介电层206的刻蚀难度；如果所述金属层间介电层206的厚度过小，容易导致形成的第二互连结构212的纵向尺寸不能满足工艺要求，影响了所述第二互连结构212的电性要求，从而影响了半导体结构的性能。为此，本实施例中，所述金属层间介电层206的厚度为5纳米至200纳米。例如，所述金属层间介电层206的厚度为50纳米或100纳米。
所述第二互连结构212的底部与所述第一互连结构202的顶部电连接，用于使所述第一互连结构202能够与外部其他电路相电连接。
本实施例中，所述第二互连结构212包括第一子互连结构2121和第二子互连结构2122，所述第一子互连结构2121的顶部与所述第二子互连结构2122的底部相连通，所述第一子互连结构2121的顶部线宽尺寸小于所述第二子互连结构2122的底部线宽尺寸。
需要说明的是，以与所述第二互连结构212延伸方向相垂直的方向为横向，所述线宽尺寸指的是：所述第一子互连结构2121和第二子互连结构2122的横向尺寸。
所述第二互连结构212的材料包括Cu、Co和Ru中的一种或多种。
具体地，Cu、Co和Ru具有良好的导电性能，并且还具有较好的金属填充能力，电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第二互连结构212的电阻，相应降低了功耗。
本实施例中，所述半导体结构还包括：扩散阻挡层209，位于所述第二互连结构212与第二介电层290之间。
在所述导电材料层210的形成工艺中，所述扩散阻挡层209用于防止所述导电材料层210中的材料的扩散。
本实施例中，所述扩散阻挡层209的材料包括TiN、TaN、Ti和Ta中的一种或多种。
图8至图17是本发明半导体结构的制作方法一实施例中各步骤对应的结构示意图。
参考图8，提供基底，所述基底包括第一介电层100，所述第一介电层100中形成有贯穿所述第一介电层100的第一互连结构102。
所述基底用于为后续制程工艺提供工艺平台。
本实施例中，根据实际工艺情况，所述基底包括衬底以及形成于所述衬底上的功能结构，例如：所述功能结构可以包括MOS场效应晶体管等半导体器件、电阻结构等。
所述第一介电层100用于电隔离所述第一互连结构102。
所述第一介电层100的材料为绝缘材料，所述第一介电层100的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一介电层100的材料为氧化硅。
本实施例中，所述第一互连结构102用于与待形成的第二互连结构实现电连接。
本实施例中，以所述第一互连结构102为第一层间金属结构(即为M1layer)为例进行说明。
在其他实施例中，当所述基底内形成有层间金属结构时，所述第一互连结构还用于与所述基底内的层间金属结构实现电连接。例如：当所述基底内形成有第一层间金属结构时，所述第一互连结构相应为第二层间金属结构(即M2layer)。
本实施例中，所述第一互连结构102的材料为铜。具体地，铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一互连结构102的电阻，相应降低了功耗。在其他实施例中，所述第一互连结构的材料还可以为钨或钌。
参考图9，在所述第一互连结构102的顶部形成盖帽层101。
具体地，所述第一互连结构102在强电流通过的情况下，所述第一互连结构102的顶面容易产生空洞，增大了所述第一互连结构102发生断裂的概率。
为此，在所述第一互连结构102的顶部形成盖帽层101，所述盖帽层101与所述第一互连结构102的顶面紧密贴合，降低了所述第一互连结构102的顶面产生空洞的概率。
本实施例中，在所述第一互连结构102的顶部形成盖帽层101的工艺包括选择性沉积(area-selective-deposition，ASD)工艺。
本实施例中，在所述选择性沉积工艺中，所述盖帽层101在所述第一介电层100表面的沉积难度大于在所述第一互连结构102表面的沉积难度，从而选择性地在所述第一互连结构102的顶部形成盖帽层101。
具体地，所述选择性沉积工艺的步骤包括：对所述第一介电层100的表面进行钝化处理；在所述钝化处理后，选择性地在所述第一互连结构102的顶部沉积盖帽层101。
本实施例中，采用NH3或者H2等离子体对所述第一介电层100的表面进行钝化处理，使得所述第一介电层100的表面改性为悬挂键(O-H)，从而在形成所述盖帽层101的过程中，所述悬挂键能够抑制与沉积工艺采用的前驱物发生反应，也就是说，所述盖帽层101难以和沉积工艺采用的前驱物发生反应，从而增大了所述盖帽层101在被钝化处理过的第一介电层100的表面沉积的难度。
所述选择性沉积工艺具有沉积灵活性等特征，其在不同材料上的沉积速率不同，从而满足所需要的工艺要求，能够直接将盖帽层101形成在目标位置处，而无需进行图形化处理(例如，刻蚀处理)，从而减少了工艺步骤，降低了工艺成本。
需要说明的是，所述盖帽层101的厚度不宜过大，也不宜过小。如果所述盖帽层101的厚度过大，由于所述第一互连结构102和盖帽层101的热膨胀系数、与后续形成的第二介电层的热膨胀系数相差较大，在后续形成第二介电层的过程中，所述第一互连结构102和盖帽层101、与第二介电层之间会产生较大的热应力，增大了所述第一互连结构102和盖帽层101、与第二介电层之间出现分层或者出现空隙的概率；如果所述盖帽层101的厚度过小，导致所述盖帽层101与所述第一互连结构101的顶面贴合度较差，增大了所述第一互连结构102的顶面产生空洞的概率，从而影响了半导体结构的性能。为此，本实施例中，所述盖帽层101的厚度为1纳米至5纳米。
本实施例中，所述盖帽层101的材料为Co、Ru、W和CoW中的一种或多种。
具体地，Co、Ru、W和CoW均为金属材料，一方面，Co、Ru、W和CoW材料与后续形成的第二介电层、以及所述第一互连结构102的粘附性较好，降低了所述第一互连结构102和盖帽层101、与第二介电层之间出现分层或者出现空隙的概率，另一方面，Co、Ru、W和CoW均为金属材料，能够降低所述第一互连结构102与后续形成的第二互连结构之间产生的接触电阻，提高所述第一互连结构102与所述第二互连结构之间的电连接性能。
参考图10，形成所述盖帽层101之后，在所述第一介电层100和盖帽层101的顶部形成应力缓冲层103。
具体地，通过在所述第一介电层100和盖帽层101的顶部形成应力缓冲层103，所述应力缓冲层103能够释放或者抵消所述第一互连结构102和盖帽层101、与后续形成的第二介电层之间产生的热应力，从而对所述第一互连结构102和盖帽层101、与第二介电层之间产生的热应力起到缓冲作用，相应的，降低了所述第一互连结构102和盖帽层101、与所述第二介电层之间出现分层或者出现空隙的概率，进而提高了所述半导体结构的性能。
本实施例中，所述应力缓冲层103的材料热膨胀系数，介于所述第一介电层100的材料热膨胀系数和所述盖帽层101的材料热膨胀系数之间，且还介于所述第一介电层100的材料热膨胀系数和所述第一互连结构102的材料热膨胀系数之间，所述应力缓冲层103能够释放或者抵消所述第一互连结构102和盖帽层101、与第二介电层之间产生的热应力。
本实施例中，所述应力缓冲层103底部材料的热膨胀系数接近所述盖帽层101和第一互连结构102材料的热膨胀系数，所述应力缓冲层103顶部材料的热膨胀系数接近后续形成的第二介电层材料的热膨胀系数。
一方面，所述应力缓冲层103底部材料的热膨胀系数接近所述盖帽层101和第一互连结构102材料的热膨胀系数，即所述盖帽层101和第一互连结构102材料的热膨胀系数、与所述应力缓冲层103底部材料的热膨胀系数相差较小，所述盖帽层101和第一互连结构102、与所述应力缓冲层103之间产生的热应力较小；另一方面，所述应力缓冲层103顶部材料的热膨胀系数接近后续形成的第二介电层材料的热膨胀系数，即所述第二介电层材料的热膨胀系数与所述应力缓冲层103顶部材料的热膨胀系数相差较小，所述第二介电层与所述应力缓冲层103之间产生的热应力较小，综上，通过上述两个方面，使得所述应力缓冲层103能够释放或者抵消所述第一互连结构102和盖帽层101、与所述第二介电层之间产生的热应力，从而对所述第一互连结构102和盖帽层101、与所述第二介电层之间产生的热应力起到缓冲作用。
本实施例中，所述应力缓冲层103的材料中含有金属元素和非金属元素，且沿所述应力缓冲层103的底部指向顶部的方向上，所述金属元素和非金属元素的原子含量比值线性降低。
金属元素的热膨胀系数与非金属元素的热膨胀系数相差较大，通过调整应力缓冲层103中的金属元素与非金属元素的原子含量比值，来达到控制所述应力缓冲层103的热膨胀系数。
具体地，所述盖帽层101和第一互连结构102的材料均为金属元素，后续形成的第二介电层的材料为非金属元素，或，金属元素与非金属元素的混合物。所述盖帽层101和第一互连结构102、与所述应力缓冲层103的底部相接触，所述应力缓冲层103的顶部与后续形成的第二介电层相接触，为了使所述应力缓冲层103底部材料的热膨胀系数接近所述盖帽层101和第一互连结构102材料的热膨胀系数，所述应力缓冲层103顶部材料的热膨胀系数接近后续形成的第二介电层材料的热膨胀系数，在沿所述应力缓冲层103的底部指向顶部的方向上，所述应力缓冲层103底部的金属元素与非金属元素的原子含量比值大于所述应力缓冲层103顶部的金属元素与非金属元素的原子含量比值。
同时，沿所述应力缓冲层103的底部指向顶部的方向上，所述金属元素和非金属元素的原子含量比值呈线性降低，使得所述应力缓冲层103起到的释放或者抵消热应力的作用更好，从而提高了所述半导体结构的性能。
本实施例中，采用沉积工艺形成所述应力缓冲层103，所述沉积工艺的反应气体包括用于提供金属元素的第一反应气体、以及用于提供非金属元素的第二反应气体，且在沉积过程中，所述第二反应气体和第一反应气体的气体流量的比值随沉积时间递增。
具体地，由前述可知，在沿所述应力缓冲层103的底部指向顶部的方向上，所述应力缓冲层103底部的金属元素与非金属元素的原子含量比值大于所述应力缓冲层103顶部的金属元素与非金属元素的原子含量比值，且所述金属元素和非金属元素的原子含量比值呈线性降低，因此，在采用沉积工艺形成所述应力缓冲层103的过程中，随着沉积工艺时间的逐渐递增，逐渐增大用于提供非金属元素的第二反应气体的气体流量，逐渐减小用于提供金属元素的第一反应气体的气体流量，从而使所述第二反应气体和第一反应气体的气体流量的比值随沉积时间递增。
本实施例中，采用化学气相沉积工艺形成所述应力缓冲层103。
具体地，以采用化学气相沉积工艺来形成材料AlN的应力缓冲层103为例，所述第一反应气体为TMA，所述第二反应气体为NH3。在其他实施例中，所述第一反应气体还可以为TDMAT，所述第二反应气体还可以为O2。
在其他实施例中，还可以采用原子层沉积工艺或物理气相沉积工艺形成所述应力缓冲层。需要说明的是，原子层沉积工艺包括进行多次的原子层沉积循环，具有良好的阶梯覆盖能力，有利于提高应力缓冲层103的厚度均一性，并使应力缓冲层103能够覆盖在在所述第一介电层100和盖帽层101的顶部。
所述应力缓冲层103的材料包括AlN、Al2O3、TiO2和ZnO2中的一种或多种。具体地，所述应力缓冲层103的材料均为金属元素和非金属元素组合而成，相应的，在形成所述应力缓冲层103的过程中，易于调整所述金属元素和非金属元素的原子含量比值，来达到控制所述应力缓冲层103的热膨胀系数的要求。作为一种示例，所述应力缓冲层103的材料为AlN。在其他实施例中，所述应力缓冲层的材料还可以为Al2O3、TiO2和ZnO2。
还需要说明的是，所述应力缓冲层103的厚度不宜过大，也不宜过小。如果所述应力缓冲层103的厚度过大，则容易导致所述第一互连结构102与后续形成的第二互连结构之间的寄生电容过高，从而影响所述第一互连结构102与第二互连结构之间的电连接性能；如果所述应力缓冲层103的厚度过小，则容易导致所述应力缓冲层103不能完全释放或者抵消所述第一互连结构102和盖帽层101、与后续形成的第二介电层之间产生的热应力，从而减弱了对所述第一互连结构102和盖帽层101、与所述第二介电层之间产生的热应力起到的缓冲作用，相应的，增大了所述第一互连结构102和盖帽层101、与第二介电层之间出现分层或者出现空隙的概率，从而影响了半导体结构的性能。为此，本实施例中，所述应力缓冲层103的厚度为1纳米至3纳米。
在其他实施例中，所述应力缓冲层还可以由多个膜层叠加构成，所述多个膜层沿应力缓冲层的底部指向顶部的方向上，金属元素和非金属元素的原子含量比值呈线性降低。
参考图11至图12，在所述应力缓冲层103的顶部形成第二介电层190。
所述第二介电层190用于使后续形成的第二互连结构之间相互绝缘，也用于为后续形成第二互连结构提供工艺平台。
本实施例中，在所述应力缓冲层103的顶部形成第二介电层190的步骤包括：如图11所示，在所述应力缓冲层103的顶部形成刻蚀停止层105；如图12所示，在所述刻蚀停止层105的顶部形成金属层间介电层106，所述金属层间介电层106和所述刻蚀停止层105构成所述第二介电层190。
具体地，所述刻蚀停止层105作为后续刻蚀金属层间介电层的刻蚀停止处，利于后续再同时刻蚀所述应力缓冲层103和盖帽层101，使得后续在所述第一互连结构102的顶部形成的互连开口的深度一致。
本实施例中，所述刻蚀停止层105的材料为介电材料。具体地，所述刻蚀停止层105的材料包括SiCN、SiOC、SiN、SiON、AlN和AI2O3中的一种或多种。
本实施例中，形成所述刻蚀停止层105的工艺包括原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺。
所述金属层间介电层106用于电隔离后续形成的第二互连结构。
本实施例中，所述金属层间介电层106的材料为介电材料。具体地，所述金属层间介电层106的材料包括SiO2、SiN、SiCN、SiCHN和SiON中的一种或多种。
需要说明的是，所述金属层间介电层106的厚度不宜过大，也不宜过小。如果所述金属层间介电层106的厚度过大，在后续形成互连开口的过程中，增大了去除所述金属层间介电层106的刻蚀难度；如果所述金属层间介电层106的厚度过小，容易导致后续形成的互连开口深度过小，相应的，导致后续在所述互连开口中形成的第二互连结构的纵向尺寸不能满足工艺要求，影响了所述第二互连结构的电性要求，从而影响了半导体结构的性能。为此，本实施例中，所述金属层间介电层106的厚度为5纳米至200纳米。例如，所述金属层间介电层106的厚度为50纳米或100纳米。
参考图13至图17，形成所述第二介电层190之后，在所述第一互连结构102的顶部形成贯穿所述第二介电层190、应力缓冲层103和盖帽层101的第二互连结构112，所述第二互连结构112的底部与所述第一互连结构102的顶部电连接。
具体地，所述第二互连结构112的底部与所述第一互连结构102的顶部电连接，用于使所述第一互连结构102能够与外部其他电路相电连接。
结合参考图13至图17，对在所述第一互连结构102的顶部形成贯穿所述第二介电层190、应力缓冲层103和盖帽层101的所述第二互连结构112的步骤做详细说明。
参考图13至图14，在所述第一互连结构102的顶部形成贯穿所述第二介电层190、应力缓冲层103和盖帽层101的互连开口108。
所述互连开口108为形成的第二互连结构112提供空间位置。
本实施例中，所述互连开口108包括沟槽1081和通孔1082，所述沟槽1081的底部和所述通孔1082的顶部相连通，所述通孔1082的顶部线宽尺寸小于所述沟槽1081的底部线宽尺寸。
需要说明的是，以与所述互连开口108延伸方向相垂直的方向为横向，所述线宽尺寸指的是以与所述第一互连结构102延伸方向相垂直的方向为横向，所述沟槽1081和通孔1082的顶部横向尺寸。
本实施例中，通过双大马士革(Dual Damascene)工艺刻蚀所述第二介电层190、应力缓冲层103、刻蚀停止层105和盖帽层101形成所述互连开口108。
本实施例中，在形成所述互连开口108之前，所述金属层间介电层106的顶部形成图形化的硬掩膜层107。
所述硬掩膜层107用于在图形化所述第二介电层190、应力缓冲层103和盖帽层101的过程中起到刻蚀掩膜的作用。
本实施例中，所述硬掩膜层107的材料包括TiN、WC、Al2O3、SiO2、SiN、SiOC和SiON中的一种或多种，即所述硬掩膜层107可以为单层结构或叠层结构。作为一种示例，所述硬掩膜层107的材料为TiN，即所述硬掩膜层107为单层结构的TiN层。
具体地，采用物理气相沉积工艺，在所述金属层间介电层106上形成硬掩膜层107。
参考图15至图16，在所述互连开口108中形成导电材料层110，所述导电材料层110还覆盖所述第二介电层190的顶部。
具体地，所述导电材料层110为形成的第二互连结构112提供工艺基础。
本实施例中，所述导电材料层110的材料包括Co、Ru和Cu中的一种或多种。
具体地，Co、Ru和Cu具有良好的导电性能，并且还具有较好的金属填充能力，电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第二互连结构112的电阻，相应降低了功耗。
本实施例中，形成所述导电材料层110的工艺包括化学气相沉积工艺或物理气相沉积工艺。
参考图15，在形成所述导电材料层110之前，还包括：在所述互连开口108的底部和侧壁、以及所述硬掩膜层107的顶部形成扩散阻挡层109。
具体地，在形成所述导电材料层110的过程中，所述扩散阻挡层109用于防止所述导电材料层110中的材料的扩散。
本实施例中，采用物理气相沉积工艺或原子层沉积工艺形成所述扩散阻挡层109。
本实施例中，所述扩散阻挡层109的材料包括TiN、TaN、Ti和Ta中的一种或多种。
参考图17，以所述第二介电层190的顶部作为停止位置，对高于所述第二介电层190顶部的所述导电材料层110进行平坦化处理，在所述互连开口108中剩余的所述导电材料层110作为所述第二互连结构112。
具体地，对高于所述第二介电层190顶部的所述导电材料层110进行平坦化处理，使所述第二互连结构112和所述第二介电层190的顶部平整度较高，为后续的形成工艺提供了较好的工艺基础。
本实施例中，采用化学机械研磨工艺对高于所述第二介电层190顶部的所述导电材料层110进行平坦化处理。
需要说明的是，对高于所述第二介电层190顶部的所述导电材料层110进行平坦化处理的过程中，还包括：去除高于所述第二介电层190顶部的扩散阻挡层109。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一介电层；
第一互连结构，位于所述第一介电层中，且贯穿所述第一介电层；
盖帽层，位于所述第一互连结构的顶部，且所述盖帽层露出所述第一互连结构的部分顶部；
应力缓冲层，位于所述第一介电层和盖帽层的顶部；
第二介电层，位于所述应力缓冲层的顶部；
第二互连结构，位于所述盖帽层露出的所述第一互连结构的部分顶部，且所述第二互连结构贯穿所述第二介电层和缓冲层，所述第二互连结构的底部与所述第一互连结构的顶部电连接。
2.如权利要求1所述的半导体结构，其特征在于，所述第二介电层包括刻蚀停止层、以及位于所述刻蚀停止层顶部的金属层间介电层。
3.如权利要求1所述的半导体结构，其特征在于，所述第二互连结构包括第一子互连结构和第二子互连结构，所述第一子互连结构的顶部与所述第二子互连结构的底部相连，所述第一子互连结构的顶部线宽尺寸小于所述第二子互连结构的底部线宽尺寸。
4.如权利要求1所述的半导体结构，其特征在于，所述应力缓冲层的材料热膨胀系数，介于所述第二介电层的材料热膨胀系数和所述盖帽层的材料热膨胀系数之间，且还介于所述第二介电层的材料热膨胀系数和所述第一互连结构的材料热膨胀系数之间。
5.如权利要求1所述的半导体结构，其特征在于，所述应力缓冲层底部材料的热膨胀系数更接近所述盖帽层和第一互连结构材料的热膨胀系数，所述应力缓冲层顶部材料的热膨胀系数更接近所述第一介电层材料的热膨胀系数。
6.如权利要求5所述的半导体结构，其特征在于，所述应力缓冲层的材料中含有金属元素和非金属元素，且沿所述应力缓冲层的底部指向顶部的方向上，所述金属元素和非金属元素的原子含量比值线性降低。
7.如权利要求1所述的半导体结构，其特征在于，所述应力缓冲层材料的热膨胀系数介于3.0x10-6/K至9.8x10-6/K之间。
8.如权利要求1所述的半导体结构，其特征在于，所述应力缓冲层的材料包括AlN、Al2O3、TiO2和ZnO2中的一种或多种。
9.如权利要求1所述的半导体结构，其特征在于，所述应力缓冲层的厚度为1纳米至3纳米。
10.如权利要求2所述的半导体结构，其特征在于，所述刻蚀停止层的材料包括SiCN、SiOC、SiN、SiON、AlN和AI2O3中的一种或多种；所述第二介电层的材料包括SiO2、SiN、SiCHN、SiCN和SiON中的一种或多种。
11.如权利要求1所述的半导体结构，其特征在于，所述第一互连结构的材料包括Cu、Co和Ru中的一种或多种。
12.如权利要求1所述的半导体结构，其特征在于，所述盖帽层的材料包括Co、Ru、CoW和W中的一种或多种。
13.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一介电层，所述第一介电层中形成有贯穿所述第一介电层的第一互连结构；
在所述第一互连结构的顶部形成盖帽层；
形成所述盖帽层之后，在所述第一介电层和盖帽层的顶部形成应力缓冲层；
在所述应力缓冲层的顶部形成第二介电层；
形成所述第二介电层之后，在所述第一互连结构的顶部形成贯穿所述第二介电层、应力缓冲层和盖帽层的第二互连结构，所述第二互连结构的底部与所述第一互连结构的顶部电连接。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述应力缓冲层的材料热膨胀系数，介于所述第二介电层的材料热膨胀系数和所述盖帽层的材料热膨胀系数之间，且还介于所述第二介电层的材料热膨胀系数和所述第一互连结构的材料热膨胀系数之间。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述应力缓冲层底部材料的热膨胀系数更接近所述盖帽层和第一互连结构材料的热膨胀系数，所述应力缓冲层顶部材料的热膨胀系数更接近所述第二介电层材料的热膨胀系数。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述应力缓冲层的材料中含有金属元素和非金属元素，且沿所述应力缓冲层的底部指向顶部的方向上，所述金属元素和非金属元素的原子含量比值线性降低。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，采用沉积工艺形成所述应力缓冲层，所述沉积工艺的反应气体包括用于提供金属元素的第一反应气体、以及用于提供非金属元素的第二反应气体，且在沉积的过程中，所述第二反应气体和第一反应气体的气体流量的比值随沉积时间递增。
18.如权利要求13或17所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述应力缓冲层。
19.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述应力缓冲层的顶部形成第二介电层的步骤包括：在所述应力缓冲层的顶部形成刻蚀停止层；在所述刻蚀停止层的顶部形成金属层间介电层，所述金属层间介电层和所述刻蚀停止层构成所述第二介电层。
20.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述第一互连结构的顶部形成盖帽层的工艺包括选择性沉积工艺。
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