CN104347476B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，其中所述制造方法包括：提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层和层间介电层；在所述层间介电层中形成铜金属互连结构；在所述铜金属互连结构中形成铜金属层；以及在所述铜金属层的顶部形成自下而上层叠的钴金属层和AlN层。根据本发明，在所述铜金属互连结构中的铜金属层的顶部形成自下而上层叠的钴金属层和AlN层，可以有效抑制由所述铜金属层中的铜向上层层间介电层中的扩散所引发的电迁移，同时可以显著改善所述铜金属层与后续形成在其上的上层蚀刻停止层之间的附着性，避免层离现象的出现。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种改善半导体器件的电迁移特性的方法。
背景技术
在半导体器件特征尺寸不断减小、电流密度不断增大的同时，半导体器件中用于填充铜金属的互连结构抵御电迁移（EM）诱导损伤的能力不断下降，因此，电迁移特性成为衡量半导体器件可靠性的主要指标之一。
对于半导体器件中的逻辑电路而言，铜金属互连结构的层数达到数层乃至十数层，所有的铜金属互连结构均形成于由具有低介电常数的材料构成的层间介电层中，层间介电层的层数与铜金属互连结构的层数是一致的。由于具有低介电常数的材料的机械强度较低，同时位于各层层间介电层之间的用于蚀刻层间介电层以在其中形成铜金属互连结构的蚀刻停止层与铜金属互连结构中的铜金属之间的附着性较差，因此，在蚀刻停止层与铜金属互连结构中的铜金属之间容易产生层离现象，导致由铜金属向层间介电层中的扩散所引起的电迁移的加剧，进而造成半导体器件的电学性能的大幅下降。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层和层间介电层；在所述层间介电层中形成铜金属互连结构；在所述铜金属互连结构中形成铜金属层；以及在所述铜金属层的顶部形成自下而上层叠的钴金属层和AlN层。
进一步，采用选择性化学气相沉积工艺形成所述钴金属层。
进一步，所述钴金属层的厚度为1-20埃。
进一步，所述沉积钴金属层的工艺条件为：温度为小于400℃，压力为0.01-20Torr，载气为氦气或氩气。
进一步，所述沉积钴金属层所使用的前驱物为仅选择性沉积在金属表面的有机钴化合物。
进一步，所述有机钴化合物为二羰基环戊二烯基钴。
进一步，形成所述AlN层的工艺步骤包括：在所述钴金属层上形成铝金属层；使用含氮气体对所述铝金属层实施等离子体处理，使其转化为所述AlN层。
进一步，采用选择性化学气相沉积工艺形成所述铝金属层。
进一步，所述铝金属层的厚度为1-20埃。
进一步，所述沉积铝金属层的工艺条件为：温度为小于400℃，压力为0.01-20Torr，载气为氦气或氩气。
进一步，所述沉积铝金属层所使用的前驱物为仅选择性沉积在金属表面的有机铝化合物。
进一步，所述有机铝化合物为二甲基乙基胺配铝烷。
进一步，所述等离子体处理的工艺条件为：温度为10-400℃，压力为0.001-7.0Torr，功率为100-2000W，所述含氮气体的流量为100-2000sccm。
进一步，所述含氮气体为氮气或氨气。
进一步，在形成所述铜金属互连结构之后，还包括去除通过所述铜金属互连结构露出的蚀刻停止层以及实施蚀刻后处理的步骤。
进一步，形成所述铜金属层之前，还包括在所述铜金属互连结构的底部和侧壁上依次形成铜金属扩散阻挡层和铜金属种子层的步骤。
进一步，所述铜金属扩散阻挡层的材料为金属、金属氮化物或者其组合。
进一步，所述蚀刻停止层的材料为SiCN、SiC或SiN。
进一步，所述层间介电层的材料为具有低介电常数的材料。
本发明还提供一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底上的自下而上层叠的蚀刻停止层和层间介电层；
形成在所述层间介电层中的铜金属互连结构；
形成在所述铜金属互连结构中的铜金属层；以及
形成在所述铜金属层上的自下而上层叠的钴金属层和AlN层
根据本发明，在所述铜金属互连结构中的铜金属层的顶部形成自下而上层叠的钴金属层和AlN层，可以有效抑制由所述铜金属层中的铜向上层层间介电层中的扩散所引发的电迁移，同时可以显著改善所述铜金属层与后续形成在其上的上层蚀刻停止层之间的附着性，避免层离现象的出现。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1E为根据现有技术形成铜金属互连结构所依次实施的步骤所分别获得的器件的示意性剖面图；
图1F-图1J为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例的方法以改善半导体器件的电迁移特性的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的改善半导体器件的电迁移特性的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图1A-图1J和图2来描述根据本发明示例性实施例的方法以改善半导体器件的电迁移特性的详细步骤。
参照图1A-图1E，其中示出了根据现有技术形成铜金属互连结构所依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，采用化学气相沉积工艺在半导体衬底100上依次形成蚀刻停止层101、层间介电层102、缓冲层103和硬掩膜层104。
在半导体衬底100上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指实施半导体器件的后端制造工艺（BEOL）之前形成的器件，在此并不对前端器件的具体结构进行限定。所述前端器件包括栅极结构，作为一个示例，栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。在栅极结构的两侧形成有侧壁结构，在侧壁结构两侧的半导体衬底100中形成有源/漏区，在源/漏区之间是沟道区；在栅极结构的顶部以及源/漏区上形成有自对准硅化物。
蚀刻停止层101的材料优选SiCN、SiC或SiN，其作为后续蚀刻层间介电层102以形成上层铜金属互连结构的蚀刻停止层的同时，可以防止下层铜金属互连线中的铜扩散到上层的层间介电层中。
层间介电层102的构成材料可以选自本领域常见的各种低介电常数（k值）材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSPTM（Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料）以及k值为2.65的SiLKTM（Dow Chemical公司制造的一种低介电常数材料）等等。通常采用超低k材料构成层间介电层102，所述超低k材料是指k值小于2的材料。
缓冲层103包括自下而上依次堆叠的过渡材料层103a和TEOS（正硅酸乙酯）层103b，过渡材料层103a的作用是增加超低k材料和TEOS之间的附着力，TEOS层103b的作用是在后续研磨填充的铜互连金属时避免机械应力对超低k材料的多孔化结构造成损伤。过渡材料层103a的构成材料包括SiN、SiC或SiOC。
硬掩膜层104包括自下而上依次堆叠的金属硬掩膜层104a和氧化物硬掩膜层104b，这种双层硬掩膜层的结构能够保证双重图形化或者多重图形化的工艺精度，保证于硬掩膜层104中所需形成的全部沟槽图形的深度及侧壁轮廓的一致性，即先将具有不同特征尺寸的沟槽图案形成在氧化物硬掩膜层104b中，再以氧化物硬掩膜层104b为掩膜蚀刻金属硬掩膜层104a于硬掩膜层104中制作所需形成的沟槽图形。金属硬掩膜层104a的构成材料包括TiN、BN或者其组合，优选TiN；氧化物硬掩膜层104b的构成材料包括SiO2、SiON等，且要求其相对于金属硬掩膜层104a的构成材料具有较好的蚀刻选择比。
接着，如图1B所示，在硬掩膜层104中形成第一开口105，以露出下方的缓冲层103。所述第一开口105用作铜金属互连结构中的沟槽的图案，其可以包括多个具有不同特征尺寸的图形。
根据所需形成的图形的情况，需两次或多次实施所述沟槽图案的构图过程，每次实施均包括以下步骤：在氧化物硬掩膜层104b上依次形成ODL层（有机介质层）、BARC层（底部抗反射涂层）和PR层（光刻胶层）；对PR层进行光刻、显影处理，以在PR层中形成沟槽图案；以图案化的PR层为掩膜，依次蚀刻BARC层、ODL层和氧化物硬掩膜层104b，在氧化物硬掩膜层104b中形成沟槽图案；采用灰化等工艺去除图案化的PR层、BARC层和ODL层。最后，以在其中形成全部所需沟槽图案的氧化物硬掩膜层104b为掩膜，蚀刻金属硬掩膜层104a，完成第一开口105的制作。
接着，如图1C所示，在缓冲层103和层间介电层102中形成第二开口106，所述第二开口106用作铜金属互连结构中的通孔的图案，其也可以包括多个具有不同特征尺寸的图形。
根据所需形成的图形的情况，需两次或多次实施所述通孔图案的构图过程，每次实施均包括以下步骤：在半导体衬底100上依次形成ODL层、BARC层和PR层，覆盖第一开口105；对PR层进行光刻、显影处理，以在PR层中形成通孔图案；以图案化的PR层为掩膜，依次蚀刻BARC层、ODL层、缓冲层103和部分层间介电层102，在缓冲层103和层间介电层102中形成通孔图案；采用灰化等工艺去除图案化的PR层、BARC层和ODL层。
接着，如图1D所示，以硬掩膜层104为掩膜，采用一体化蚀刻（All-in-one Etch）的方法同步蚀刻缓冲层103和层间介电层102，以在低k介电层102中形成铜金属互连结构107，即同步形成铜金属互连结构107中的沟槽和通孔。所述一体化蚀刻于露出蚀刻停止层101时终止。
接着，如图1E所示，去除通过铜金属互连结构107露出的蚀刻停止层101，以使铜金属互连结构107与形成于半导体衬底100上的前端器件连通。在本实施例中，采用干法蚀刻工艺实施所述蚀刻停止层101的去除。然后，在铜金属互连结构107中填充铜金属之前，执行一蚀刻后处理过程，以去除前述蚀刻过程所产生的残留物和杂质，保证后续沉积铜金属扩散阻挡层和铜金属种子层时二者的沉积质量。实施所述蚀刻后处理可以采用常规的湿法清洗工艺。在实施所述蚀刻后处理的过程中，氧化物硬掩膜层104b一同被去除，以降低后续填充铜金属时的深宽比。
上述形成铜金属互连结构107的工艺过程仅是大马士革工艺中的一种，本领域技术人员应当知晓的是，采用大马士革工艺中的其它实施方式同样可以形成铜金属互连结构107，例如先形成铜金属互连结构107的通孔部分再形成铜金属互连结构107的沟槽部分，在此不再赘述其详细的实施步骤。
接下来，参照图1F-图1J，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
如图1F所示，在铜金属互连结构107中形成铜金属层108。形成铜金属层108可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如物理气相沉积工艺或者电镀工艺。
形成铜金属层108之前，需在铜金属互连结构107的底部和侧壁上依次形成铜金属扩散阻挡层109和铜金属种子层110，铜金属扩散阻挡层109可以防止铜金属层108中的铜向层间介电层102中的扩散，铜金属种子层110可以增强铜金属层108与铜金属扩散阻挡层109之间的附着性。形成铜金属扩散阻挡层109和铜金属种子层110可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如，采用物理气相沉积工艺形成铜金属扩散阻挡层109，采用溅射工艺或者化学气相沉积工艺形成铜金属种子层110。铜金属扩散阻挡层109的材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。
接着，如图1G所示，执行化学机械研磨工艺，直至露出层间介电层102。在此过程中，金属硬掩膜层104a和缓冲层103均被去除。
接着，如图1H所示，在铜金属层108的顶部形成钴金属层111，其厚度为1-20埃。在本实施例中，采用选择性化学气相沉积工艺形成钴金属层111，其工艺条件为：温度为小于400℃，压力为0.01-20Torr（毫米汞柱），载气为氦气（He）或氩气（Ar），前驱物为任意能够选择性沉积在金属表面的有机钴化合物，优选二羰基环戊二烯基钴（分子式为C7H5CoO2）。所述选择性沉积是指沉积工艺所使用的前驱物仅沉积在金属的表面而不沉积在非金属的表面，因此，在铜金属种子层110的顶部也形成有钴金属层111。由于钴金属层111的存在，由铜扩散行为所引发的电迁移现象显著减弱。
接着，如图1I所示，在钴金属层111上形成铝金属层112，其厚度为1-20埃。在本实施例中，采用选择性化学气相沉积工艺形成铝金属层112，其工艺条件为：温度为小于400℃，压力为0.01-20Torr，载气为氦气或氩气，前驱物为任意能够选择性沉积在金属表面的有机铝化合物，优选二甲基乙基胺配铝烷（分子式为AlH3·（N（CH3）2C2H5））。所述选择性沉积是指沉积工艺所使用的前驱物仅沉积在金属的表面而不沉积在非金属的表面。相比铜金属层108和后续形成在其上的另一蚀刻停止层之间的附着性而言，铝金属层112和铜金属层108之间的附着性显著增强。
接着，如图1J所示，使用含氮气体对铝金属层112实施等离子体处理，使其转化为AlN层113。所述等离子体处理的工艺条件为：温度为10-400℃，压力为0.001-7.0Torr，功率为100-2000W，含氮气体的流量为100-2000sccm（立方厘米/分钟）。所述含氮气体优选氮气（N2）或氨气（NH3）。AlN层113与后续形成的另一蚀刻停止层之间存在良好的附着性。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，包括形成覆盖层间介电层102以及由钴金属层111和AlN层113构成的叠层结构的上层蚀刻停止层、形成覆盖所述上层蚀刻停止层的上层层间介电层、以及在所述上层层间介电层中形成连通铜金属互连结构107中的铜金属层108的上层铜金属互连结构及其中的铜金属层等步骤。
参照图2，其中示出了根据本发明示例性实施例的方法以改善半导体器件的电迁移特性的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上依次形成蚀刻停止层和层间介电层；
在步骤202中，在层间介电层中形成铜金属互连结构；
在步骤203中，在铜金属互连结构中形成铜金属层；
在步骤204中，在铜金属层的顶部形成自下而上层叠的钴金属层和AlN层。
根据本发明，在铜金属互连结构107中的铜金属层108的顶部形成自下而上层叠的钴金属层111和AlN层113，可以有效抑制由铜金属层108向上层层间介电层中的扩散所引发的电迁移，同时可以改善铜金属层108与后续形成在其上的上层蚀刻停止层之间的附着性，避免层离现象的出现。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (15)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层和层间介电层；
在所述层间介电层中形成铜金属互连结构；
在所述铜金属互连结构中形成铜金属层；以及
在所述铜金属层的顶部形成自下而上层叠的钴金属层和AlN层，由所述钴金属层和所述AlN层构成的层叠结构未覆盖所述层间介电层，所述AlN层与后续形成的另一蚀刻停止层之间存在良好的附着性。
2.根据权利要求1所述的方法，其特征在于，采用选择性化学气相沉积工艺形成所述钴金属层，所述钴金属层的厚度为1-20埃。
3.根据权利要求2所述的方法，其特征在于，所述沉积钴金属层的工艺条件为：温度为小于400℃，压力为0.01-20Torr，载气为氦气或氩气，所使用的前驱物为仅选择性沉积在金属表面的有机钴化合物。
4.根据权利要求3所述的方法，其特征在于，所述有机钴化合物为二羰基环戊二烯基钴。
5.根据权利要求1所述的方法，其特征在于，形成所述AlN层的工艺步骤包括：在所述钴金属层上形成铝金属层；使用含氮气体对所述铝金属层实施等离子体处理，使其转化为所述AlN层。
6.根据权利要求5所述的方法，其特征在于，采用选择性化学气相沉积工艺形成所述铝金属层，所述铝金属层的厚度为1-20埃。
7.根据权利要求6所述的方法，其特征在于，所述沉积铝金属层的工艺条件为：温度为小于400℃，压力为0.01-20Torr，载气为氦气或氩气，所使用的前驱物为仅选择性沉积在金属表面的有机铝化合物。
8.根据权利要求7所述的方法，其特征在于，所述有机铝化合物为二甲基乙基胺配铝烷。
9.根据权利要求5所述的方法，其特征在于，所述等离子体处理的工艺条件为：温度为10-400℃，压力为0.001-7.0Torr，功率为100-2000W，所述含氮气体的流量为100-2000sccm。
10.根据权利要求5所述的方法，其特征在于，所述含氮气体为氮气或氨气。
11.根据权利要求1所述的方法，其特征在于，在形成所述铜金属互连结构之后，还包括去除通过所述铜金属互连结构露出的蚀刻停止层以及实施蚀刻后处理的步骤。
12.根据权利要求1所述的方法，其特征在于，形成所述铜金属层之前，还包括在所述铜金属互连结构的底部和侧壁上依次形成铜金属扩散阻挡层和铜金属种子层的步骤。
13.根据权利要求12所述的方法，其特征在于，所述铜金属扩散阻挡层的材料为金属、金属氮化物或者其组合。
14.根据权利要求1所述的方法，其特征在于，所述蚀刻停止层的材料为SiCN、SiC或SiN，所述层间介电层的材料为具有低介电常数的材料。
15.一种采用如权利要求1-14中的任一方法制备的半导体器件，包括：
半导体衬底；
形成在所述半导体衬底上的自下而上层叠的蚀刻停止层和层间介电层；
形成在所述层间介电层中的铜金属互连结构；
形成在所述铜金属互连结构中的铜金属层；以及
形成在所述铜金属层上的自下而上层叠的钴金属层和AlN层，由所述钴金属层和所述AlN层构成的层叠结构未覆盖所述层间介电层。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI661072B (zh) * 2014-02-04 2019-06-01 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沈積
US9601431B2 (en) * 2014-02-05 2017-03-21 Applied Materials, Inc. Dielectric/metal barrier integration to prevent copper diffusion
CN104795358B (zh) * 2015-04-13 2018-06-22 上海华力微电子有限公司 钴阻挡层的形成方法和金属互连工艺
CN105118842A (zh) * 2015-07-22 2015-12-02 上海华力微电子有限公司 解决双型有源区图形晶圆上硬掩膜层氮化硅残留的方法
US9633896B1 (en) 2015-10-09 2017-04-25 Lam Research Corporation Methods for formation of low-k aluminum-containing etch stop films
WO2018063815A1 (en) * 2016-10-02 2018-04-05 Applied Materials, Inc. Doped selective metal caps to improve copper electromigration with ruthenium liner
TWI742167B (zh) * 2016-12-14 2021-10-11 台灣積體電路製造股份有限公司 半導體結構與其製作方法
US11031279B2 (en) * 2016-12-14 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced trench loading effect
US10707165B2 (en) * 2017-04-20 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having an extra low-k dielectric layer and method of forming the same
US10347529B2 (en) 2017-10-04 2019-07-09 Globalfoundries Inc. Interconnect structures
CN113539943B (zh) * 2020-04-16 2023-10-13 联华电子股份有限公司 半导体元件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1783478A (zh) * 2004-12-01 2006-06-07 台湾积体电路制造股份有限公司 改善电子迁移的半导体元件与半导体元件的形成方法
CN101484951A (zh) * 2006-06-28 2009-07-15 朗姆研究公司 用于无电铜沉积的电镀液
CN102007573A (zh) * 2008-04-29 2011-04-06 应用材料公司 在铜表面上选择性钴沉积

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269878B1 (ko) * 1997-08-22 2000-12-01 윤종용 반도체소자의금속배선형성방법
US7061111B2 (en) * 2000-04-11 2006-06-13 Micron Technology, Inc. Interconnect structure for use in an integrated circuit
KR20040019170A (ko) * 2002-08-26 2004-03-05 삼성전자주식회사 알루미늄 콘택의 형성 방법
US8241701B2 (en) * 2005-08-31 2012-08-14 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition
KR100698088B1 (ko) * 2005-12-29 2007-03-23 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US8993442B2 (en) * 2013-08-23 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1783478A (zh) * 2004-12-01 2006-06-07 台湾积体电路制造股份有限公司 改善电子迁移的半导体元件与半导体元件的形成方法
CN101484951A (zh) * 2006-06-28 2009-07-15 朗姆研究公司 用于无电铜沉积的电镀液
CN102007573A (zh) * 2008-04-29 2011-04-06 应用材料公司 在铜表面上选择性钴沉积

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