CN104733378B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种用于形成集成电路(IC)结构的方法。该方法包括提供包括导电部件的衬底；在导电部件上形成含铝(Al)介电层；在含Al介电层上形成低k介电层；以及蚀刻低k介电层以形成与导电部件对准的接触沟槽。接触沟槽的底部位于含Al介电层的表面上。本发明还涉及半导体结构及其制造方法。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)产业已经经历了快速增长。IC材料和设计中的技术进步已经产生了数代IC，且与前一代IC相比，每一代IC均具有更小并且更复杂的电路。然而，这些进步已经增加了加工和制造IC的复杂度，并且为了实现这些进步，需要IC加工和制造中的相似的发展。在IC的演变过程中，通常功能密度(即，每一芯片面积上互连器件的数目)已经增大，而几何尺寸(即，可以使用制造工艺产生的最小的组件(或线))已经减小。这种按比例缩小工艺通常通过增大生产效率并减小相关成本来提供益处。
在半导体技术中，可以使用包括光刻工艺、离子注入、沉积和蚀刻的各种工艺在衬底上形成集成电路图案。可以利用镶嵌工艺以形成包括垂直互连通孔和水平互连金属线的多层铜互连件。在镶嵌工艺期间，在介电材料层中形成沟槽，将铜或钨填充在沟槽中，然后施加化学机械抛光(CMP)工艺以去除介电材料层上的过量金属并且平坦化顶面。已经进行了学习和研究以探索新的导电、介电材料和新的工艺集成方案以便更好的集成。新的互连材料，诸如代替传统的铝的集成铜冶金可以用于减少RC时间延迟的电阻组件。可以施加比现在的二氧化硅具有更低的介电常数(k)的新绝缘材料以减少电容组件以及导线之间的串扰以使时间延迟和功率损耗最小化。此外，可以使用金属覆盖或硅覆盖以克服由尺寸按比例缩小引起的可靠性问题。
尽管现有的方法已经大体满足它们预期目的，但是它们并没有在所有方面都完全满意。此外，需要包括覆盖层的半导体结构及其制造方法。
发明内容
为了解决现有技术中的问题，本发明提供了一种用于形成集成电路(IC)结构的方法，包括：提供包括导电部件的衬底；在所述导电部件上形成含铝(Al)介电层；在所述含Al介电层上形成低k介电层；以及蚀刻所述低k介电层以形成与所述导电部件对准的接触沟槽，其中，所述接触沟槽的底部位于所述含Al介电层的表面上。
在上述方法中，还包括：在所述导电部件和所述含Al介电层之间形成覆盖层，所述覆盖层的宽度基本上类似于所述导电部件的宽度。
在上述方法中，还包括：在所述导电部件和所述含Al介电层之间形成覆盖层，所述覆盖层的宽度基本上类似于所述导电部件的宽度；其中，形成所述覆盖层包括选择性地沉积Co、Mn、Ni、Ru或Ti中的至少一层以与所述导电部件对准。
在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽。
在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽；其中，形成所述ESL包括使用等离子气体沉积包括N掺杂的SiC层或O掺杂的SiC层中的至少一层，所述等离子气体包括CO2或NO2中的至少一种。
在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽；其中，形成所述ESL包括使用硅烷(SiH4)和NH3等离子体来沉积包括N掺杂的SiC层或Si3N4层中的至少一层。
在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽；其中，蚀刻所述低k介电层包括使用含氟蚀刻剂的干蚀刻工艺，以及其中，蚀刻所述ESL包括停止在所述含Al介电层的湿蚀刻工艺。
在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽；还包括：在所述ESL和所述低k介电层之间形成介电层；以及蚀刻所述介电层以形成所述接触沟槽。
在上述方法中，其中，形成所述含Al介电层包括：实施NH3等离子体处理；导入含Al有机前体；以及沉积包括Al、N和O的含Al介电层。
在上述方法中，其中，形成所述含Al介电层包括：实施NH3等离子体处理；导入含Al有机前体；以及沉积包括Al、N和O的含Al介电层；其中，使用选自由化学汽相沉积(CVD)、原子层沉积(ALD)和它们的组合组成的组中的工艺来形成所述含Al介电层。
在上述方法中，其中，形成所述含Al介电层包括：实施NH3等离子体处理；导入含Al有机前体；以及沉积包括Al、N和O的含Al介电层；其中，使用选自由化学汽相沉积(CVD)、原子层沉积(ALD)和它们的组合组成的组中的工艺来形成所述含Al介电层；其中，形成所述含Al介电层包括：使用在从约0.1托至约100托的范围内的室压力来沉积所述含Al介电层。
在上述方法中，其中，形成所述含Al介电层包括：实施NH3等离子体处理；导入含Al有机前体；以及沉积包括Al、N和O的含Al介电层；其中，使用选自由化学汽相沉积(CVD)、原子层沉积(ALD)和它们的组合组成的组中的工艺来形成所述含Al介电层；其中，形成所述含Al介电层包括：使用在从约10W至约1000W的范围内的RF功率来沉积所述含Al介电层。
在上述方法中，其中，形成所述含Al介电层包括：实施NH3等离子体处理；导入含Al有机前体；以及沉积包括Al、N和O的含Al介电层；其中，使用选自由化学汽相沉积(CVD)、原子层沉积(ALD)和它们的组合组成的组中的工艺来形成所述含Al介电层；其中，形成所述含Al介电层包括：在从约150℃至约400℃的范围内的温度下沉积所述含Al介电层。
在上述方法中，其中，形成所述含Al介电层包括：实施NH3等离子体处理；导入含Al有机前体；以及沉积包括Al、N和O的含Al介电层；其中，使用选自由化学汽相沉积(CVD)、原子层沉积(ALD)和它们的组合组成的组中的工艺来形成所述含Al介电层；其中，形成所述含Al介电层包括：使用流量在从约50sccm至约5000sccm的范围内的NH3等离子体来沉积所述含Al介电层。
根据本发明的另一个方面，提供了一种用于形成集成电路(IC)结构的方法，包括：提供包括导电部件的衬底；在所述导电部件上形成覆盖层，所述覆盖层的宽度基本上类似于所述导电部件的宽度；在所述覆盖层上形成含铝(Al)介电层；在所述含Al介电层上形成蚀刻停止层(ESL)；在所述ESL上形成低k介电层；以及蚀刻所述低k介电层和所述ESL以形成与所述导电部件对准的接触沟槽，其中，所述接触沟槽的底部位于所述含Al介电层的表面上。
在上述方法中，其中，蚀刻所述低k介电层和所述ESL包括：使用含氟蚀刻剂干蚀刻所述低k介电层，以及使用热磷酸(H3PO4)湿蚀刻所述ESL，其中，湿蚀刻所述ESL停止于所述含Al介电层。
根据本发明的又一个方面，提供了一种集成电路(IC)结构，包括：衬底，包括第一导电部件；覆盖层，在所述第一导电部件上形成并且与所述第一导电部件对准，所述覆盖层的宽度基本上类似于所述第一导电部件的宽度；含铝(Al)介电层，设置在所述覆盖层上，所述含Al介电层形成为覆盖所述覆盖层和所述衬底；蚀刻停止层(ESL)，设置在所述含Al介电层上；低k介电层，设置在所述ESL上；以及第二导电部件，填充穿过所述低k介电层和所述ESL形成的接触沟槽，所述第二导电部件与所述第一导电部件对准，其中，所述含Al介电层形成在所述第一导电部件上的所述覆盖层和所述第二导电部件之间。
在上述IC结构中，其中，所述ESL的厚度在从约至约的范围内。
在上述IC结构中，其中，所述含Al介电层包括Al、N和O。
在上述IC结构中，其中，所述含Al介电层的厚度在从约至约的范围内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增大或减小。
图1示出了根据本发明的一些实施例的形成包括含铝(Al)介电层的集成电路(IC)结构的方法的流程图。
图2至图7是根据一个或多个实施例中的本发明的各个方面的构建的、使用图1的方法在各个制造阶段期间的包括含Al介电层的IC结构的截面图。
图8和图9是根据本发明的各个方面的图5的具有含Al介电层的IC结构的一些可选实施例。
图10比较了根据本发明一些实施例的暴露于N2O等离子体的具有不同的覆盖方案的IC结构中的Cu层的表面的反射率。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
图1示出了根据本发明的一些实施例的形成包括含铝(Al)介电层的集成电路(IC)结构的方法100的流程图。图2至图5是根据一个或多个实施例中的本发明的各个方面构建的、使用图1的方法100在各个制造阶段期间的包括含Al介电层的IC结构200的截面图。以下参照图1至图5共同地描述方法100和和IC结构200。对于该方法的额外的实施例，在方法100之前、期间和之后可以提供额外的步骤，并且可以替换或消除所描述的一些步骤。随后的讨论示出了可以根据图1的方法100制造的IC结构200的各个实施例。
参照图1和图2，方法100开始于步骤102，提供半导体衬底202。半导体衬底202可以包括硅(Si)。可选地或额外地，衬底202可以包括诸如锗(Ge)的其他元素半导体。衬底202也可以包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。衬底202可以包括诸如硅锗、碳化硅锗、磷砷化镓和磷化镓铟的合金半导体。在一些实施例中，衬底202包括外延层。例如，衬底202可以具有位于块状半导体上面的外延层。在一些实施例中，衬底202可以包括绝缘体上半导体(SIO)结构。例如，衬底202可以包括通过诸如注氧隔离的工艺或诸如晶圆接合和研磨的其他合适的技术形成的埋氧层。
衬底202也可以包括通过诸如离子注入和/扩散的工艺来实施的各种p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区(LDD)、重掺源极和漏极(S/D)和各种沟道掺杂轮廓，其配置为形成各种集成电路(IC)器件，诸如互补金属氧化物半导体场效应晶体管(CMOSFET)、图像传感器和/或发光二极管(LED)。衬底202还可以包括诸如形成在衬底中和衬底上的电阻器或电容器的其他功能部件。在一些实施例中，衬底202还可以包括横向隔离部件以用于将在衬底202中形成的各个器件分隔开。隔离部件可以包括浅沟槽隔离(STI)部件以限定和电隔离功能部件。在一些实例中，隔离区可以包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。隔离区可以通过任何合适的工艺形成。各个IC器件还可以包括其他部件，诸如设置在S/D上的硅化物和位于沟道上面的栅极堆叠件。
IC结构200也可以包括集成以形成配置为连接各个p型和n型掺杂区的互连结构的多个介电层和导电部件以及其他功能部件(诸如栅电极)，从而产生功能集成电路。在一些实施例中，衬底202可以包括互连结构的部分并且共同地被称为衬底202。
如上所述，IC结构200包括互连结构。互连结构包括多层互连(MLI)结构和与MLI结构集成的层间电介质(ILD)，从而提供电子布线以将衬底202中的各个器件连接至输入/输出电源和信号。互连结构包括各个金属线、接触件和通孔部件(或通孔插塞)。金属线提供水平的电子布线。接触件提供衬底202和金属线之间的垂直连接，而通孔部件提供不同的金属层中的金属线之间的垂直连接。
如图2中所示，IC结构200包括导电部件208。在一些实施例中，导电部件208可以包括金属接触件、金属通孔或金属线。在如图2中所示的一些实施例中，导电部件208还可以被阻挡层206围绕以防止扩散和/或提供材料粘附。在一些实例中，导电部件208可以包括铝(Al)、铜(Cu)或钨(W)。阻挡层206可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化硅钛(TiSiN)或氮化硅钽(TaSiN)。导电部件208和阻挡层206可以通过包括光刻、蚀刻和沉积的工序形成。在另一个实施例中，导电部件208包括电容器的电极、电阻器或电阻器的一部分。可选地，导电部件208包括掺杂区(诸如源极或漏极)或栅电极。在另一实例中，导电部件208包括设置在相应的源极、漏极或栅电极上的硅化物部件。硅化物部件可以通过自对准硅化物(自对准多晶硅化物)技术形成。
仍参照图1和图2，方法100进行至步骤104，在导电部件208上形成覆盖层210。在一些实施例中，导电部件208包括Cu，而覆盖层包括钴(Co)覆盖层。在一些可选实施例中，覆盖层包括锰(Mn)、镍(Ni)、钌(Ru)、钛(Ti)和/或它们的组合中的至少一层。可以使用诸如化学汽相沉积(CVD)或原子层沉积(ALD)的任何合适的方法来沉积覆盖层210。在一些实施例中，覆盖层210可以具有在从约至约范围内的厚度。在本实施例中，覆盖层210选择性地在导电部件208上生长，而不是在衬底202上生长，用于覆盖诸如Cu线的导电部件208。因此，如图2所示，覆盖层210与导电部件208是自对准的。覆盖层210可以使用诸如包括Co的前体的金属前体形成。在一些实施例中，包括Co的前体包括双(环戊二烯基)钴(II)(Co(C5H5)2)、双(乙基环戊二烯基)钴(II)(C14H18Co)、双(五甲基环戊二烯)钴(Ⅱ)(C20H30Co)、二羰基环戊二烯钴(I)(C5H5Co(CO)2)、羧基钴(Co2(CO)8)中的至少一种。覆盖层210可以有效地降低接触电阻并且避免互连结构的不同层之间的电迁移。覆盖层210也可以提供导电部件208和在导电部件上形成的随后的层(诸如蚀刻停止层(ESL))之间的良好的内在粘附，以便可以改进IC结构200的材料集成性。
参照图1和图3，方法100进行至步骤106，在覆盖层210上形成含铝(Al)介电层212。如图3所示，可以形成含Al介电层212以覆盖覆盖层210和衬底202的未被覆盖层210覆盖的部分。在一些实施例中，含Al介电层212可以包括铝(Al)、氧(O)、氮(N)和/或它们的组合。在一些实施例中，含Al介电层212包括具有在从约5wt％至约20wt％的范围内的组分的Al。在一些实施例中，含Al介电层212包括具有在从约60wt％至约80wt％的范围内的组分的O。在一些实施例中，含Al介电层212包括具有在从约10wt％至约30wt％的范围内的组分的N。在优选实施例中，含Al介电层212包括约10wt％的Al、约70wt％的O和约20wt％的N。可以控制含Al介电层212的厚度以在等离子体蚀刻工艺期间相对于低k介电层具有足够高的蚀刻选择性，以及在湿蚀刻工艺期间对ESL具有足够高的蚀刻选择性。同时，也可以控制含Al介电层212的厚度以具有足够低的接触电阻。在一些实施例中，含Al介电层212可以具有在从约至约的范围内的厚度。
在一些实施例中，含Al介电层212可以使用CVD和ALD工艺形成。用于形成含Al介电层的前体包括诸如三甲基铝(TMA)的包括Al的有机化学物质。在一些实施例中，含Al介电层212的形成开始于使用NH3等离子体的前处理工艺，其中沉积室变为包括N自由基的还原环境。然后，输入包括Al的前体并且来自前体的Al可以与N接合。来自前体的Al也可以吸附附接至覆盖层210的表面的氧(O)，诸如Co覆盖层的表面氧化层。在一些实施例中，将NH3等离子体处理和包括Al的前体的输入实施不止一个循环以用于沉积包括Al、O、N的含Al介电层212。
在一些实施例中，在含Al介电层的沉积期间，室压力在从约0.1托至约100托的范围内。射频(RF)功率在从约10W至约1000W的范围内。NH3的流量在从约50sccm至约5000sccm的范围内。沉积温度在从约150℃至约400℃的范围内。在一些优选实施例中，在从约1托至约10托的范围内的室压力下沉积本发明的含Al介电层212。在一些实施例中，用于沉积的RF功率在从约200W至约1000W的范围内。在一些实施例中，NH3气体的流量在从约100sccm至约1000sccm的范围内。在一些实施例中，沉积温度在从约200℃至约400℃的范围内。在本发明的优选实施例中，在约3托的室压力、约600W的RF功率、约500sccm的NH3气体的流量和约350℃的沉积温度下来沉积含Al介电层。在一些实施例中，使用CVD或ALD工艺形成的含Al介电层212具有低密度的多孔结构。在一些实施例中，含Al介电层的反射系数(RI)在从约1.76至约1.80的范围内。
在一些实施例中，在等离子体蚀刻工艺期间含Al介电层212相对于低k介电层具有高蚀刻选择性以形成接触沟槽。含Al介电层212在湿蚀刻工艺期间也可以相对于ESL具有高蚀刻选择性以蚀刻接触区中的ESL。含Al介电层212的多孔结构可以使得两个邻近的互连层级之间的导电部件(例如，Cu)的扩散和/或电子隧穿成为可能，以便含Al介电层可以降低IC结构的接触电阻。此外，含Al介电层212可以有效地防止覆盖层210和/或导电部件208在随后的工艺中被包括氧的等离子体氧化。
参照图1和图4，方法100进行至步骤108，在含Al介电层212上形成蚀刻停止层(ESL)214。在一些实施例中，ESL 214包括介电材料，介电材料选择为在随后的工艺中具有用于适当的蚀刻工艺的蚀刻选择性以形成接触沟槽。在一些实施例中，ESL 214可以使用任何合适的技术来沉积，诸如CVD、物理汽相沉积(PVD)、ALD或外延生长工艺。在一些实施例中，ESL 214包括氮化硅(Si3N4)层、氮(N)掺杂的碳化硅(SiC)层和/或它们的组合。ESL 214具有在从约至约的范围内的厚度。在一些实施例中，使用包括硅烷(SiH4)和氨(NH3)等离子体的材料形成ESL214。在一些实施例中，ESL 214可以具有大于约5.5的介电常数(k)。ESL214可以具有比含Al介电层更高的密度。ESL 214在低k介电层的蚀刻工艺期间也可以具有比含Al介电层212更低的蚀刻选择性以形成如在下面的工艺中随后讨论的接触沟槽。在一些实施例中，可以形成ESL 214以覆盖如图3所示的含Al介电层212。
在一些实施例中，在本发明中形成含Al介电层212的情况下，ESL 215(图8的)可以包括具有小于约5的介电常数(k)的介电材料。在一些实施例中，ESL 215包括氮(N)掺杂的碳化硅(SiC)、氧(O)掺杂的SiC和/或它们的组合。在一些实施例中，可以使用硅烷(SiH4)和包括CO2、N2O或它们的组合的等离子体气体来形成ESL 215。在一些实施例中，如随后参照本发明中的图8所讨论的，ESL 215的厚度在从约至约的范围内。在一些可选实施例中，在IC结构200中形成含Al介电层212的情况下，可以不需要ESL，这将随后参照本发明中的图9来讨论。
仍参照图1和图4，方法100可以进行至可选的步骤110，在ESL 214上形成介电层216。在一些实施例中，介电层216可以包括氧化硅(SiO2)层，氧化硅(SiO2)层配置为阻挡由ESL 214生成的气体与用于图案化随后的层的光刻胶材料接触。因为ESL 214可以包括氮(N)，因此在除气期间，ESL 214可以生成NH3气体，并且NH3气体可以扩散至光刻胶层以与光刻胶层反应，导致光刻胶层在光刻工艺期间对光子不敏感。因此，SiO2层216可以用于阻挡将与光刻胶层接触的NH3从ESL 214除气。在一些可选实施例中，不需要介电层216，这将随后参照本发明中的图8和图9来讨论。
仍参照图1和图4，方法100可以进行至步骤112，在含Al介电层212上方形成低k介电层218。在一些实施例中，低k介电层218可以包括选自由氟化硅玻璃(FSG)、碳掺杂的氧化硅、Black(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定型氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根州米兰德陶氏化学)、聚酰亚胺、其他合适的材料和它们的组合组成的组中的一种或多种材料。在一些实施例中，低k介电层218包括极低k介电材料(XLK)。在一些实施例中，低k介电层218包括称为FOX(可流动氧化物)的多孔式现有陶氏康宁介电材料，其基于氢倍半硅氧烷。形成低k介电层218的工艺可以利用旋转涂覆或CVD。在一些实施例中，化学机械抛光(CMP)可以用于进一步平坦化低k介电层218的顶面。
参照图1和图5，方法100进行至步骤114，蚀刻低k介电层218以形成接触沟槽220。在一些实施例中，接触沟槽220可以通过光刻工艺和包括一个或多个蚀刻步骤的蚀刻工艺形成。光刻工艺用于图案化低k介电层218，并且应用蚀刻工艺以蚀刻低k介电层218从而暴露接触区。在一些实施例中，蚀刻工艺包括使用等离子体蚀刻(使用诸如含氟蚀刻剂的合适的蚀刻剂)的蚀刻步骤，以选择性地蚀刻低k介电层218而不损坏导电部件208。在一些可选实施例中，蚀刻工艺包括第一蚀刻步骤，第一蚀刻步骤使用干蚀刻工艺(利用二氟甲烷(CH2F2)等离子体)去除接触区中的低k介电层218。第一蚀刻步骤可以停止在ESL 214处，从而使得ESL 214可以保护衬底202、导电部件208和覆盖层210在第一蚀刻步骤期间不被损坏。然后使用第二蚀刻步骤以选择性地去除接触区中的ESL 214，第二蚀刻步骤使用湿蚀刻，该湿蚀刻利用诸如热磷酸(H3PO4)的合适的蚀刻剂。第二蚀刻步骤可以停止在含Al介电层212，从而使得含Al介电层212可以保护衬底212或下级互连部件(包括导电部件208或覆盖层210)在第二蚀刻步骤期间不被损坏。在一些实施例中，含Al介电层212包括在第二蚀刻步骤中相对于ESL 214具有高选择性的介电材料。因此，含Al介电层212的形成可以有效地降低或消除对下级互连部件(诸如接触部件208)的损坏。
参照图1和图6，方法100进行至步骤116，沿着接触沟槽220的壁形成阻挡层222。阻挡层222也可以形成在含Al介电层212的暴露在接触沟槽220中的顶面上。在一些实施例中，阻挡层222包括金属并且是导电的但不允许低k介电层218和将被填充在接触沟槽220中的金属层之间的互相扩散和反应。阻挡层222可以包括难熔金属和它们的氮化物。在各个实例中，阻挡层222包括选自由TiN、TaN、Co、WN、TiSiN、TaSiN和它们的组合组成的组中的一种或多种材料。在一些实施例中，阻挡层222可以包括多层膜。例如，Ti和TiN膜可以用作阻挡层222。在一些实施例中，阻挡层222可以通过PVD、CVD、金属有机化学汽相沉积(MOCVD)、ALD、其他合适的技术或它们的组合来沉积。
仍参照图1和图6，方法100进行至步骤118，在阻挡层222上沉积金属层224以填充接触沟槽220。在一些实施例中，金属层224可以包括铜(Cu)、铝(Al)、钨(W)或其他合适的导电材料。在一些实施例中，金属层224也可以包括Cu或Cu合金，诸如铜锰(CuMn)、铜铝(CuAl)或铜硅(CuSi)。在一些实施例中，金属层224可以通过PVD沉积。在一些实例中，金属层224可以包括Cu，并且可以通过使用PVD沉积Cu晶种层并且然后通过镀来形成块状Cu层来形成Cu层224。在一些实施例中，金属层224可以包括金属接触件、金属通孔或金属线。在沉积金属层224之后，可以实施化学机械抛光(CMP)工艺以去除过量的金属层224。金属层224和低k介电层218的顶面基本上是共平面的。
参照图1和图6，方法100进行至步骤120，在金属层224上形成上覆盖层226。步骤120的方法和在步骤120形成的上覆盖层226可以基本上类似于步骤104的方法和覆盖层。参照图1和图7，方法100进行至步骤122，在上覆盖层226上形成上含Al介电层228。步骤122的方法和在步骤122形成的上含Al介电层228可以基本上类似于步骤106的方法和含Al介电层。
图8和图9示出了根据本发明的各个方面的具有图5的含Al介电层的IC结构200的一些可选实施例。在如图8中所示的一些实施例中，ESL 215可以包括具有低于约5的介电常数的材料，诸如N掺杂的SiC和/或O掺杂的SiC。ESL 215的厚度可以在从约至约的范围内，并且介电层216可以不必在IC结构200中。ESL 215的形成可以包括使用CO2或N2O等离子体。CO2或N2O等离子体可以氧化覆盖层210和/或导电部件208。在一些实施例中，图8的IC结构200中的接触沟槽的形成可以包括蚀刻工艺(包括不止一个步骤)。例如，蚀刻工艺包括第一蚀刻步骤以蚀刻接触区中的低k介电层218。第一蚀刻步骤可以包括使用二氟甲烷(CH2F2)等离子体的干蚀刻，并且第一蚀刻步骤停止在ESL 215。然后第二蚀刻步骤用于选择性地去除接触区中的ESL 215，第二蚀刻步骤使用湿蚀刻，该湿蚀刻利用诸如热磷酸(H3PO4)的合适的蚀刻剂。第二蚀刻步骤选择性地去除接触区中的ESL 215并且停止在含Al介电层212。因此，含Al介电层212可以保护衬底202或下级互连部件(包括导电部件208或覆盖层210)在接触沟槽蚀刻工艺期间不被损坏。如在本发明的前文所讨论的，含Al介电层212可以有效地防止覆盖层210和/或导电部件208被CO2或N2O等离子体氧化。
在如图9中所示的一些可选实施例中，当IC结构包括含Al介电层212时，ESL 215或介电层216都不必在IC结构200中。在一些实施例中，图9的IC结构200中的接触沟槽的形成可以包括一步蚀刻工艺以选择性地蚀刻接触区中的低k介电层218而不损坏含Al介电层212或导电部件208，一步蚀刻工艺使用等离子体蚀刻，该等离子体蚀刻使用诸如含氟蚀刻剂的合适的蚀刻剂。这是由于含Al介电层212相对于低k介电层218的高蚀刻选择性，从而接触沟槽蚀刻工艺可以停止在含Al介电层212。此外，含Al介电层212可以有效地防止覆盖层210和/或导电部件208被氧化。在一些可选实施例中，包括含Al介电层的IC结构也可以消除覆盖层210，保留含Al介电层212作为上级互连结构和下级互连结构之间的界面层。
图10比较了根据本发明一些实施例的当暴露于N2O等离子体时具有不同的覆盖方案的IC结构中的Cu层的表面的反射率。如图10所示，不具有任何覆盖层的纯Cu或仅具有Co覆盖层的Cu显示明显的氧化作用，如通过Cu层的表面的降低的反射率所证明的。通过在Cu层的表面上形成铜氧化层可以引起反射率降低。如本发明中所讨论的(例如，图7、图8或图9)当Cu层覆盖有含Al介电层212时，Cu层保持其如图10所示的高反射率。图10示出含Al介电层的有效的抗氧化能力，其可以防止Cu层的表面被包括氧的等离子体(例如，CO2或NO2)氧化。
不具有含Al介电层的IC结构可以导致过蚀刻问题。过蚀刻可以导致从互连结构中的上级到下级的接触电阻增加，并且可以影响IC结构和最终器件的可靠性性能。尽管不旨在限制，但是本发明提供一个或多个益处。由于含Al电介质的高蚀刻选择性，因此如本发明所讨论的包括在IC结构中的含Al介电层可以在接触沟槽蚀刻工艺期间有效地防止过蚀刻。随着IC结构的尺寸按比例缩小，含Al介电层也可以有效地降低电容并且提供改进的可靠性性能。
本发明提供了一种用于形成集成电路(IC)结构的方法。该方法包括提供包括导电部件的衬底；在导电部件上形成含铝(Al)介电层；在含Al介电层上形成低k介电层；以及蚀刻低k介电层以形成与导电部件对准的接触沟槽。接触沟槽的底部位于含Al介电层的表面上。
在一些实施例中，该方法还包括在导电部件和含Al介电层之间形成覆盖层。覆盖层的宽度基本上类似于导电部件的宽度。形成覆盖层可以包括选择性地沉积Co、Mn、Ni、Ru或Ti中的至少一层以与导电部件对准。
在一些实施例中，该方法还包括在含Al介电层和低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻ESL以形成接触沟槽。形成ESL可以包括使用等离子气体来沉积包括N掺杂的SiC层或O掺杂的SiC层中的至少一层的层，该等离子气体包括CO2或N2O中的至少一种。形成ESL可以包括使用硅烷(SiH4)和NH3等离子体来沉积包括N掺杂的SiC层或Si3N4层中的至少一层的层。蚀刻低k介电层可以包括使用含氟蚀刻剂的干蚀刻工艺。蚀刻ESL可以包括停止于含Al介电层的湿蚀刻工艺。在一些实施例中，该方法还包括在ESL和低k介电层之间形成介电层；以及蚀刻该介电层以形成接触沟槽。
在一些实施例中，形成含Al介电层包括实施NH3等离子体处理；输入含Al有机前体；以及沉积包括Al、N和O的含Al介电层。使用选自由化学汽相沉积(CVD)、原子层沉积(ALD)和它们的组合组成的组的工艺来形成含Al介电层。形成含Al介电层可以包括使用在从约0.1托至约100托的范围内的室压力来沉积含Al介电层。形成含Al介电层可以包括使用在从约10W至约1000W的范围内的RF功率来沉积含Al介电层。形成含Al介电层可以包括在从约150℃至约400℃的范围内的温度下沉积含Al介电层。形成含Al介电层可以包括使用在从约50sccm至约5000sccm的范围内的NH3等离子体的流量来沉积含Al介电层。
本发明也提供了一种用于形成集成电路(IC)结构的方法。该方法包括提供包括导电部件的衬底；在导电部件上形成覆盖层；在覆盖层上形成含铝(Al)介电层；在含Al介电层上形成蚀刻停止层(ESL)；在ESL上形成低k介电层；以及蚀刻低k介电层和ESL以形成与导电部件对准的接触沟槽。接触沟槽的底部位于含Al介电层的表面上。
在一些实施例中，蚀刻低k介电层和ESL包括使用含氟蚀刻剂来干蚀刻低k介电层，以及使用热磷酸(H3PO4)湿蚀刻ESL。湿蚀刻ESL停止于含Al介电层。
本发明也提供了集成电路(IC)结构的又一实施例。IC结构包括具有第一导电部件的衬底；形成在第一导电部件上并且与第一导电部件对准的覆盖层；设置在覆盖层上的含铝(Al)介电层；设置在含Al介电层上的蚀刻停止层(ESL)；设置在ESL上的低k介电层；以及填充穿过低k介电层和ESL形成的接触沟槽的第二导电部件。第二导电部件与第一导电部件对准。含Al介电层插入在第一导电部件上的覆盖层和第二导电部件之间。覆盖层的宽度基本上类似于第一导电部件的宽度。形成含Al介电层以覆盖覆盖层和衬底。
在一些实施例中，ESL的厚度在从约至约的范围内。含Al介电层可以包括Al、N和O。含Al介电层的厚度在从约至约的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以对本发明做出多种变化、替换以及改变。

Claims (18)

1.一种用于形成集成电路(IC)结构的方法，包括：
提供包括导电部件的衬底；
在所述导电部件上形成覆盖层，所述覆盖层的宽度类似于所述导电部件的宽度；
在所述覆盖层上形成含铝(Al)介电层，其中，所述含铝介电层水平地延伸超出所述覆盖层和所述导电部件，并且所述含铝介电层包括具有在从5wt％至20wt％的范围内的组分的Al，在从60wt％至80wt％的范围内的组分的O和在从10wt％至30wt％的范围内的组分的N；
在所述含铝介电层上形成低k介电层；以及
蚀刻所述低k介电层以形成与所述导电部件对准的接触沟槽，
其中，所述接触沟槽的底部位于所述含铝介电层的表面上。
2.根据权利要求1所述的方法，其中，形成所述覆盖层包括选择性地沉积Co、Mn、Ni、Ru或Ti中的至少一层以与所述导电部件对准。
3.根据权利要求1所述的方法，还包括：
在所述含铝介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及
蚀刻所述蚀刻停止层以形成所述接触沟槽。
4.根据权利要求3所述的方法，其中，形成所述蚀刻停止层包括使用等离子气体沉积包括N掺杂的SiC层或O掺杂的SiC层中的至少一层，所述等离子气体包括CO2或NO2中的至少一种。
5.根据权利要求3所述的方法，其中，形成所述蚀刻停止层包括使用硅烷(SiH4)和NH3等离子体来沉积包括N掺杂的SiC层或Si3N4层中的至少一层。
6.根据权利要求3所述的方法，其中，蚀刻所述低k介电层包括使用含氟蚀刻剂的干蚀刻工艺，以及
其中，蚀刻所述蚀刻停止层包括停止在所述含铝介电层的湿蚀刻工艺。
7.根据权利要求3所述的方法，还包括：
在所述蚀刻停止层和所述低k介电层之间形成介电层；以及
蚀刻所述介电层以形成所述接触沟槽。
8.根据权利要求1所述的方法，其中，形成所述含铝介电层包括：
实施NH3等离子体处理；
导入含Al有机前体；以及
沉积包括Al、N和O的含Al介电层。
9.根据权利要求8所述的方法，其中，使用选自由化学汽相沉积(CVD)、原子层沉积(ALD)和它们的组合组成的组中的工艺来形成所述含铝介电层。
10.根据权利要求9所述的方法，其中，形成所述含铝介电层包括：
使用在从0.1托至100托的范围内的室压力来沉积所述含铝介电层。
11.根据权利要求9所述的方法，其中，形成所述含铝介电层包括：
使用在从10W至1000W的范围内的RF功率来沉积所述含铝介电层。
12.根据权利要求9所述的方法，其中，形成所述含铝介电层包括：
在从150℃至400℃的范围内的温度下沉积所述含铝介电层。
13.根据权利要求9所述的方法，其中，形成所述含铝介电层包括：
使用流量在从50sccm至5000sccm的范围内的NH3等离子体来沉积所述含铝介电层。
14.一种用于形成集成电路(IC)结构的方法，包括：
提供包括导电部件的衬底；在所述导电部件上形成覆盖层，所述覆盖层的宽度类似于所述导电部件的宽度；
在所述覆盖层上形成含铝(Al)介电层，其中，所述含铝介电层水平地延伸超出所述覆盖层和所述导电部件，并且所述含铝介电层包括具有在从5wt％至20wt％的范围内的组分的Al，在从60wt％至80wt％的范围内的组分的O和在从10wt％至30wt％的范围内的组分的N；
在所述含铝介电层上形成蚀刻停止层(ESL)；
在所述蚀刻停止层上形成低k介电层；以及
蚀刻所述低k介电层和所述蚀刻停止层以形成与所述导电部件对准的接触沟槽，
其中，所述接触沟槽的底部位于所述含铝介电层的表面上。
15.根据权利要求14所述的方法，其中，蚀刻所述低k介电层和所述蚀刻停止层包括：
使用含氟蚀刻剂干蚀刻所述低k介电层，以及
使用热磷酸(H3PO4)湿蚀刻所述蚀刻停止层，
其中，湿蚀刻所述蚀刻停止层停止于所述含铝介电层。
16.一种集成电路(IC)结构，包括：
衬底，包括第一导电部件；
覆盖层，在所述第一导电部件上形成并且与所述第一导电部件对准，所述覆盖层的宽度类似于所述第一导电部件的宽度；
含铝(Al)介电层，设置在所述覆盖层上，所述含铝介电层形成为覆盖所述覆盖层和所述衬底，其中，所述含铝介电层水平地延伸超出所述覆盖层和所述第一导电部件，并且所述含铝介电层包括具有在从5wt％至20wt％的范围内的组分的Al，在从60wt％至80wt％的范围内的组分的O和在从10wt％至30wt％的范围内的组分的N；
蚀刻停止层(ESL)，设置在所述含铝介电层上；
低k介电层，设置在所述蚀刻停止层上；以及
第二导电部件，填充穿过所述低k介电层和所述蚀刻停止层形成的接触沟槽，所述第二导电部件与所述第一导电部件对准，
其中，所述含铝介电层形成在所述第一导电部件上的所述覆盖层和所述第二导电部件之间。
17.根据权利要求16所述的集成电路结构，其中，所述蚀刻停止层的厚度在从至的范围内。
18.根据权利要求16所述的集成电路结构，其中，所述含铝介电层的厚度在从至的范围内。
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