CN106558535A - 形成金属互连件的方法 - Google Patents

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Abstract

本发明涉及形成金属互连件的方法。具体的，本发明揭示一种制造半导体装置的方法。所述方法包含在衬底上形成第一传导特征，在所述第一传导特征上形成介电层，在所述介电层中形成通路沟槽，在所述通路沟槽中形成第一势垒层。因此，所述第一势垒具有安置于所述介电层上的第一部分和安置于所述第一传导特征上的第二部分，应用热处理以将所述势垒层的所述第一部分转换到第二势垒层，且在将所述第二势垒层的一部分安置在所述介电层上时暴露所述通路沟槽中的所述第一传导特征。

Description

形成金属互连件的方法
技术领域
本发明涉及半导体领域，更具体的，涉及形成金属互连件的方法。
背景技术
半导体集成电路(IC)产业已经历快速成长。IC设计和材料的技术进展已生产数代IC，其中每一代具有比先前数代小且复杂的电路。在IC的演进过程中，功能密度(即，每芯片区域的互连装置的数目)已大体上增加，而几何形状大小(即，可使用制造工艺创造的最小组件(或线路)已减小。
此按比例缩小过程通常藉由增加生产效率和降低相关联成本来提供益处。此按比例缩小还增加了IC加工和制造的复杂性。为了实现这些进展，需要IC加工和制造的类似发展。一个区域是晶体管与其它装置之间的布线或互连。尽管制造IC装置的现有方法大体上对于其意欲用途已足够，但其尚未在所有方面完全令人满意。举例而言，引起了开发用于形成具有低电阻的金属互连件的稳固工艺的难题。
发明内容
根据本发明一实施例的方法包括：在衬底上形成第一传导特征；在第一传导特征上形成介电层；在介电层中形成通路沟槽，其中第一传导特征暴露于通路沟槽内；在通路沟槽中形成第一势垒层，其中第一势垒具有安置在介电层上的第一部分和安置在第一传导特征上的第二部分；应用热处理以将势垒层的第一部分转换到第二势垒层；以及在将第二势垒层的一部分安置在介电层上时，暴露通路沟槽中的第一传导特征。
根据本发明另一实施例的方法，其中在应用热处理以将第一部分转换到第二势垒层后，第一势垒层的第二部分保持相同，使得第二势垒层由与第一势垒层的第二部分不同的材料形成；暴露通路沟槽中的第一传导特征包含去除第一势垒层的第二部分；应用热处理以将第一部分转换到第二势垒层包含将热处理应用到第一势垒层的第二部分以形成不同于第二势垒层的第三势垒层；暴露通路沟槽中的第一传导特征包含去除第三势垒层；本发明另一实施例的方法进一步包括在暴露通路沟槽中的第一传导特征后，在通路沟槽中形成第二传导特征；其中在通路沟槽中形成第一势垒层包含在通路沟槽中形成氮化锰(MnN)层；其中应用热处理以将势垒层的第一部分转换到第二势垒层包含将MnN层转换到MnSixOyNz层，其中，x表示按原子百分比计的Si组成，y表示按原子百分比计的氧组成，且z表示按原子百分比计的氮组成。
根据本发明又一实施例的方法包括：在安置在衬底上的第一传导特征上形成介电层；在介电层中形成沟槽，其中第一传导特征暴露于沟槽内；在沟槽中形成第一势垒层，其中第一势垒的第一部分沿着由介电层界定的沟槽的侧壁表面形成，且第一势垒层的第二部分沿着由第一传导特征界定的沟槽的底表面形成；将第一势垒层的第一部分转换成第二势垒层，其中第二势垒层由与第一势垒层不同的材料形成；在将第二势垒层的一部分安置在介电层上时，暴露沟槽中的第一传导特征；以及在沟槽中形成第二传导特征。
本发明又一实施例还提供装置，其包括：第一传导特征，其安置在衬底上；第二传导特征，其安置在第一传导特征上，其中第二传导特征的底部与第一传导特征的顶部部分物理接触；第一势垒层，其沿着第二传导特征的侧壁安置；以及介电层，其沿着第一势垒层安置，其中介电层与第一势垒层的背向第二传导特征的一侧物理接触。
附图说明
当结合附图阅读时，自以下详细描述最佳理解本发明的方面。应注意，根据行业中的标准实践，图式中的各种特征未按比例绘制。实际上，出于论述的清晰起见，可任意增大或减小所说明的特征的尺寸。
图1为用于制造根据一些实施例建构的半导体装置的实例方法的流程图。
图2、3、4、5、6、7、8A和8B为根据一些实施例的例示性半导体装置的横截面图。
具体实施方式
以下揭示内容提供用于实施本发明的不同特征的许多不同实施例或实例。以下描述组件和布置的特定实例以简化本发明。当然，这些只是实例且并不意欲为限制性。例如，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。此外，本发明可在各种实例中重复参考数字和/或字母。此重复是出于简化和清晰的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，例如“在……下”、“在……下方”、“下部”、“在……上方”、“上部”及类似者的空间相对术语本文中为易于描述而使用，以描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，空间相对术语意欲涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述词可相应地进行解释。
图1说明根据一些实施例的制造一或多个半导体装置的流程图100。以下参照在图2中展示的半导体装置200的初始结构205详细论述方法100。图3、4、5、6、7、8A和8B说明在一个或多个实施例中的在各种制造阶段和根据本发明的各种方面建构的半导体装置200的截面图。以下参看图1到8A和8B共同描述方法100和半导体装置200。可在方法100前、期间及后提供额外步骤，且对于所述方法的额外实施例，描述的步骤中的一些可被替换或消除。接下来的论述说明可根据图1的方法100制造的半导体装置200的各种实施例。
参看图1和2，方法100开始于在步骤102提供初始结构205。初始结构205包括衬底210，其可包含硅。替代地或另外，衬底210可包含其它元素半导体，例如，锗。衬底210还可包含化合物半导体，例如，碳化硅、砷化镓、砷化铟和磷化铟。衬底210可包含合金半导体，例如，硅锗、碳化硅锗、磷化镓砷和磷化镓铟。在一个实施例中，衬底210包含外延层。例如，衬底可具有上覆块状半导体的外延层。此外，衬底210可包含绝缘体上半导体(SOI)结构。例如，衬底210可包含通过例如注入氧分离(SIMOX)的工艺或其它合适的技术(例如，晶片结合和研磨)形成的内埋氧化物(BOX)层。
衬底210还包含各种由例如离子注入和/或扩散的工艺实施的p型掺杂区及/或n型掺杂区。那些掺杂区包含n阱、p阱、光掺杂区(LDD)、重掺杂源极和汲极(S/D)，和经配置以形式各种集成电路(IC)装置(诸如，互补金属氧化物半导体场效应晶体管(CMOSFET)、成像传感器和/或发光二极管(LED))的各种通道掺杂分布。衬底210可进一步包含其它功能特征，例如，在衬底中和上形成的电阻器或电容器。衬底210可进一步包含经提供以分开衬底210中形成的各种装置的侧向隔离特征。在一个实施例中，将浅沟槽隔离(STI)特征用于侧向隔离。各种IC装置可进一步包含其它特征，例如，安置在S/D上的硅化物和上覆通道的栅极堆叠。
初始结构205还可包含多个介电层和传导特征，所述多个介电层和传导特征经集成以形成经配置以将各种p型和n型掺杂区与其他功能特征(例如，栅极电极)耦合的互连结构，从而产生功能集成电路。在一个实例中，初始结构205可包含互连结构的一部分，且共同地被称作衬底210。稍后进一步描述互连结构。
如上所指出，衬底210包含互连结构。互连结构包含多层互连(MLI)结构和与MLI结构集成的层间介电质(ILD)，从而提供电布线以将衬底210中的各种装置耦合到输入/输出电力和信号。互连结构包含各种金属线、接点和通路特征(或通路插塞)。金属线提供水平电布线。接点在硅衬底与金属线之间提供垂直连接，而通路特征在不同金属层中的金属线之间提供垂直连接。
图2中展示例示性传导特征214以供说明。在一个实施例中，传导特征214包含互连结构的一部分。举例而言，传导特征214包含接点、金属通路和/或金属线。传导特征214可包含铝(Al)、铜(Cu)和/或钨(W)。在另一实施例中，传导特征214包含电容器的电极、电阻器或电阻器的一部分。替代地，传导特征214包含掺杂区(例如，源极或汲极)，或栅极电极。在另一实例中，传导特征214为安置在各别源极、汲极或栅极电极上的硅化物特征。所述硅化物特征可通过自对准硅化物(自对准硅化物(salicide))技术形成。
在一些实施例中，传导特征214可进一步由势垒层216包围以防止扩散和/或提供材料粘着力。势垒层216可包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化硅钛(TiSiN)和/或氮化硅钽(TaSiN)。传导特征214和势垒层216可通过包含光刻、蚀刻和沉积的工序形成。实例光刻工艺可包含涂布、曝光、曝光后烘烤和显影工艺。蚀刻工艺可包含湿式蚀刻、干式蚀刻和/或其组合。沉积技术可包含物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)和原子层沉积(ALD)和/或其它合适的技术。
初始结构205还包含沉积在衬底210上(包括在传导特征214上)的介电层220。介电层220可为一个介电材料层，例如，氧化矽、氮化矽、具有低于热氧化矽的介电常数(k)的介电材料层(因此被称作低k介电材料层)或其它合适的介电材料层。在各种实例中，作为实例，低k介电材料可包含氟化二氧化硅玻璃(FSG)、掺杂碳的氧化硅、Black(圣克拉拉涂覆材料，加利福尼亚)、干凝胶、气凝胶、非晶形氟化碳、聚对二甲苯基、BCB(双-苯并环丁烯)、SiLK(唐氏化学，米德兰，密歇根)、聚酰亚胺和/或其它材料。在另一实例中，低k介电材料可包含极低k介电材料(XLK)。在另一实例中，低k介电材料层包含叫作FOX(可流动氧化物)的现有道康宁介电材料的多孔型式，其基于三氧化硅烷。形成第一介电材料层220的工艺可利用旋涂式涂布或CVD。在一个实例中，化学机械抛光(CMP)工艺可用以进一步使第一介电材料层220的顶表面平面化。
参看图1和3，一旦接收到初始结构205，方法100继续进行到步骤104，在介电层220上形成经图案化硬掩模(HM)310。经图案化HM 310包含界定用于通路的介电层220的部分且暴露那些部分以用于随后蚀刻的各种开口320。如所展示，开口320与相应的传导特征214对准。
在一个实施例中，经图案化HM 310为通过包含涂布、曝露、曝光、曝光后烘烤和显影的工序形成的经图案化光致抗蚀剂层。在另一实施例中，第二HM 310是通过在介电层220上沉积子HM层、在子HM层上沉积光致抗蚀剂层、图案化光致抗蚀剂层、接着通过经图案化光致抗蚀剂层蚀刻子HM层以图案化子HM层且接着通过经图案化子HM层蚀刻第二HM 310以在第二HM 310中形成第一开口320来形成。
参看图1和4，方法100继续进行到步骤106，将经图案化HM 310用作蚀刻掩模通过开口320蚀刻介电层220，从而产生一或多个通路410。如所展示，通路410延伸穿过介电层220以暴露相应的传导特征214。通路蚀刻可包含选择性湿式蚀刻、选择性干式蚀刻和/或其组合。作为实例，通路蚀刻包含使用基于氟的化学(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)的等离子干式蚀刻工艺。可借助于各种蚀刻参数(例如，使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻剂流动速率和/或其它合适参数)来调谐相应的蚀刻工艺。
在形成通路410后，通过蚀刻工艺去除经图案化HM 310。在第二HM 310为光致抗蚀剂图案的一个实例中，其通过湿式剥离和/或等离子灰化来去除。
参看图1和5，方法100继续进行到步骤108，在通路410中以及在介电层220的顶部上沉积第一势垒层510。在一些实施例中，第一势垒层510包含导电但不准许介电层220与待在通路410中填充的金属层之间的层间扩散和反应的金属。第一势垒层510可包含锰(Mn)、氮化锰(MnN)、钛(Ti)、钽(Ta)、钴(Co)、钴钨(CoW)、钼(Mo)和/或其它合适传导材料。第一势垒层510可通过ALD、PVD、CVD、MOCVD和/或电镀来沉积。在一些实施例中，第一势垒510通过ALD沉积以达成具有相当薄厚度的良好步阶覆盖。作为实例，第一势垒层510包含通过ALD沉积的MnN层。
在本实施例中，第一势垒层510沿着通路410的侧壁415和底部416一致地沉积且实体接触通路410的侧壁415和底部416。因此，第一势垒层510的沿着侧壁415延伸的第一部分实体上接触介电层220，而第一势垒层510的沿着通路的底部延伸的第二部分实体上接触传导特征214。为清晰且简单起见，用参考标号510D标明第一部分，而用参考标号510M标明第二部分。
沉积在通路410的底部上的底部势垒层的电阻通常比在通路410中沉积在此底部势垒层上的金属层的电阻高得多。因此，底部势垒层的电阻比由底部势垒层和金属层的组合形成的传导互连件的电阻占优势。此电阻被称作通路电阻。在本实施例中，方法100提供无底部势垒方案。
参看图1和6，方法100继续进行到步骤110，执行热处理以将第一部分510D和第二部分510M变换(或转换)成不同势垒层。在一些实施例中，在热处理期间，第一部分510D与介电层220反应以由此变换成第二势垒层610，而第二部分510M与传导特征214反应以由此变换成第三势垒层620(或底部势垒层)。在此实施例中，第二势垒层610由与第三势垒层620不同的材料形成。
替代地，在一些实施例中，在执行热处理以将第一部分510D变换(或转换)成第二势垒610期间，第二部分510M保持完好且第三势垒层620由与第一势垒510相同的材料形成。
在本实施例中，相较于随后蚀刻中的第三势垒层620，第二势垒层610具有实质上不同的蚀刻选择率。第一势垒层510和介电层220经选择使得第二势垒610形成有防止介电层220与待在通路410中填充的金属层之间的层间扩散和反应的能力。作为实例，第一势垒层510包含MnN，而介电层220包含氧化硅。在热处理后，第一部分510D转换到MnSixOyNz，而第二部分510M几乎不具有与传导特征214的反应，且因此第三势垒层620保持作为MnN层510M。此处，x表示按原子百分比计的Si组成，y表示按原子百分比计的氧组成，且z表示按原子百分比计的氮组成。
通过热处理，第二势垒层610和第三势垒层620形成有自选择性形成本质，其提供工艺简单性且放松工艺约束。尤其，通过热处理的转换，第二势垒层610可承载第一势垒层510的薄膜特性(例如，在薄厚度内的良好步阶覆盖)，其提供针对待在通路410中填充的金属层的良好侧壁保护且避免悬垂物的形成。
热处理可包括迅速热退火(RTA)、激光退火、锅炉退火和/或闪光灯退火。作为实例，通过使用例如氦(He)、氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)和氮(N2)的惰性气体来执行热处理，温度范围从100℃到400℃。作为另一实例，在真空环境中执行热处理。
参看图1和7，方法100继续进行到步骤112，去除第三势垒层620。在本实施例中，执行选择性蚀刻，使得所述蚀刻工艺蚀刻第三势垒层620，而不实质上蚀刻第二势垒层610和传导特征214。选择性蚀刻工艺提供工艺简单性且放松工艺约束。选择性蚀刻可包含选择性湿式蚀刻、选择性干式蚀刻和/或其组合。如上文所论述，在一些实施例中，第三势垒层620由与第一势垒层510相同的材料(即，MnN)形成，而第二势垒层610为MnSixOyNz，且第一传导特征为Cu。在此实施例中，不实质上蚀刻MnSixOyNz势垒层610，通过用弱酸溶液(pH值小于7)的含水湿式清洁工艺去除MnN底部势垒层620。含水湿式清洁工艺将简单性添加至制造工艺，且还将对第一传导特征214的工艺诱发的损害最小化。
在本实施例中，在去除第三势垒层620后，传导特征214暴露于通路410内。第二势垒层610充当用于待填充于通路410中的金属层的势垒层。
参看图1和8A，方法100继续进行到步骤114，在通路410中沉积导电层710。导电层710可包含金属层，例如，Cu、Co、W、Ru、Ag、AU、CoW、CoF、CoSi或其它合适传导材料。传导层710可通过PVD、CVD、MOCVD和/或电镀来沉积。在一个实施例中，传导层710包含通过PVD沉积的铜层。在一个实施例中，传导层710包含通过PVD沉积的铜种子层和通过电镀沉积的块状铜层。在各种其它实例中，铜沉积可通过例如PVD、CVD、MOCVD或电镀的其它技术实施。可添加Cu回焊工艺以增强Cu填充分布。
如所展示，第二势垒层610沿着通路410的侧壁415将传导层710与介电层220分开，以充当势垒层。其通过限制与到底层介电层内的金属扩散相关联的电子迁移(EM)和时间相关介电击穿(TDDB)来改善装置可靠性。在通路410的底部416，传导层710沉积于传导特征214上且直接接触传导特征214。换句话说，传导层710形成有无底部势垒结构。
在一些实施例中，执行CMP工艺以去除过多第二导电层710，且通路410中的其余第二导电层710形成传导互连件720，如图8B中所展示。在介电层220上的第二势垒层610也是通过CMP工艺去除。在一个实施例中，传导互连件720为Cu互连件。在本实施例中，通过无底部势垒结构，传导互连件720的通路电阻减小，且通过将第二屏障610作为传导连接件720的侧壁势垒层，与EM和TDDB有关的装置可靠性得以改善。
可在方法100前、期间和后提供额外步骤，且可替换、消除，或围绕方法100的额外实施例移动所描述的一些步骤。
半导体装置200可包含可通过随后加工形成的额外特征。例如，各种通路/线和多层互连特征(例如，金属层和层间电介质)形成于衬底210上。例如，多层互连件包含垂直互连件(例如，习知通路或接点)和水平互连件(例如，金属线)。各种互连特征可实施包含铜、钨和/或硅化物的各种传导材料。在一个实例中，使用镶嵌和/或双重镶嵌工艺形成铜有关多层互连结构。
虽然并不希望为限制性，但本发明的一或多个实施例对半导体装置和其形成提供许多益处。基于上文，可见，本发明提供形成无底部势垒金属互连件以供达成低通路电阻的方法。所述方法使用将热处理应用于势垒层以将势垒层的一部分变换为与势垒层的另一部分不同。所述方法还使用选择性蚀刻去除势垒层的部分中的一者，例如，势垒层的底部部分。所述方法提供具有选择性形成和选择性蚀刻的稳固金属互连件形成工艺，以放松工艺约束且获得工艺简单性。
本发明提供制造半导体装置的许多不同实施例，所述实施例提供较之现有方法的一或多个改善。在一个实施例中，一种用于制造半导体装置的方法包含在衬底上形成第一传导特征，在第一传导特征上形成介电层，在介电层中形成通路沟槽。第一传导特征暴露于通路沟槽内。所述方法还包含在通路沟槽中形成第一势垒层。因此，第一势垒具有安置于介电层上的第一部分和安置于第一传导特征上的第二部分，应用热处理以将势垒层的第一部分转换到第二势垒层，且在将第二势垒层的一部分安置在介电层上时暴露通路沟槽中的第一传导特征。
在又一实施例中，一种方法包含在安置在衬底上的第一传导特征上形成介电层，在介电层中形成沟槽，其中第一传导特征暴露于在沟槽中形成第一势垒层的沟槽内。第一势垒的第一部分沿着由介电层界定的沟槽的侧壁表面形成，且第一势垒层的第二部分沿着由第一传导特征界定的沟槽的底表面形成。所述方法还包含将第一势垒层的第一部分转换成第二势垒层。第二势垒层由与第一势垒层不同的材料形成。所述方法还包含在将第二势垒层的一部分安置在介电层上时暴露在沟槽中的第一传导特征，和在沟槽中形成第二传导特征。
在又一实施例中，半导体装置包含安置在衬底上的第一传导特征、安置在第一传导特征上的第二传导特征。第二传导特征的底部与第一传导特征的顶部部分物理接触。装置还包含沿着第二传导特征的侧壁安置的第一势垒层和沿着第一势垒层安置的介电层，其中介电层与第一势垒层的背向第二传导特征的一侧物理接触。
前文概述若干实施例的特征，使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，其可以易于使用本发明作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。所属领域的技术人员也应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、取代和更改。

Claims (10)

1.一种方法，其包括：
在衬底上形成第一传导特征；
在所述第一传导特征上形成介电层；
在所述介电层中形成通路沟槽，其中所述第一传导特征暴露于所述通路沟槽内；
在所述通路沟槽中形成第一势垒层，其中所述第一势垒具有安置在所述介电层上的第一部分和安置在所述第一传导特征上的第二部分；
应用热处理以将所述势垒层的所述第一部分转换到第二势垒层；以及
在将所述第二势垒层的一部分安置在所述介电层上时，暴露所述通路沟槽中的所述第一传导特征。
2.根据权利要求1所述的方法，其中在应用所述热处理以将所述第一部分转换到所述第二势垒层后，所述第一势垒层的所述第二部分保持相同，使得所述第二势垒层由与所述第一势垒层的所述第二部分不同的材料形成。
3.根据权利要求1所述的方法，其中暴露所述通路沟槽中的所述第一传导特征包含去除所述第一势垒层的所述第二部分。
4.根据权利要求1所述的方法，其中应用所述热处理以将所述第一部分转换到所述第二势垒层包含将所述热处理应用到所述第一势垒层的所述第二部分以形成不同于所述第二势垒层的第三势垒层。
5.根据权利要求4所述的方法，其中暴露所述通路沟槽中的所述第一传导特征包含去除所述第三势垒层。
6.根据权利要求1所述的方法，其进一步包括在暴露所述通路沟槽中的所述第一传导特征后，在所述通路沟槽中形成第二传导特征。
7.根据权利要求1所述的方法，其中在所述通路沟槽中形成所述第一势垒层包含在所述通路沟槽中形成氮化锰(MnN)层。
8.根据权利要求6所述的方法，其中应用所述热处理以将所述势垒层的所述第一部分转换到所述第二势垒层包含将所述MnN层转换到MnSixOyNz层，其中，x表示按原子百分比计的Si组成，y表示按原子百分比计的氧组成，且z表示按原子百分比计的氮组成。
9.一种方法，其包括：
在安置在衬底上的第一传导特征上形成介电层；
在所述介电层中形成沟槽，其中所述第一传导特征暴露于所述沟槽内；
在所述沟槽中形成第一势垒层，其中所述第一势垒的第一部分沿着由所述介电层界定的所述沟槽的侧壁表面形成，且所述第一势垒层的第二部分沿着由所述第一传导特征界定的所述沟槽的底表面形成；
将所述第一势垒层的所述第一部分转换成第二势垒层，其中所述第二势垒层由与所述第一势垒层不同的材料形成；
在将所述第二势垒层的一部分安置在所述介电层上时，暴露所述沟槽中的所述第一传导特征；以及
在所述沟槽中形成第二传导特征。
10.一种装置，其包括：
第一传导特征，其安置在衬底上；
第二传导特征，其安置在所述第一传导特征上，其中所述第二传导特征的底部与所述第一传导特征的顶部部分物理接触；
第一势垒层，其沿着所述第二传导特征的侧壁安置；以及
介电层，其沿着所述第一势垒层安置，其中所述介电层与所述第一势垒层的背向所述第二传导特征的一侧物理接触。
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