JP4215546B2 - 軟金属導体およびその形成方法 - Google Patents

軟金属導体およびその形成方法 Download PDF

Info

Publication number
JP4215546B2
JP4215546B2 JP2003091887A JP2003091887A JP4215546B2 JP 4215546 B2 JP4215546 B2 JP 4215546B2 JP 2003091887 A JP2003091887 A JP 2003091887A JP 2003091887 A JP2003091887 A JP 2003091887A JP 4215546 B2 JP4215546 B2 JP 4215546B2
Authority
JP
Japan
Prior art keywords
layer
soft metal
metal conductor
semiconductor
soft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003091887A
Other languages
English (en)
Other versions
JP2004006768A (ja
Inventor
ラジブ・ヴァサント・ジョシー
マヌ・ジャムナダース・テジワーニー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2004006768A publication Critical patent/JP2004006768A/ja
Application granted granted Critical
Publication of JP4215546B2 publication Critical patent/JP4215546B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、一般的には、半導体素子に使用するための軟金属導体とこのような導体の形成方法に関し、より具体的には、半導体素子に使用するためにその表面層の硬度が改善され、その後の化学的機械的研磨ステップで研磨したときにほぼ擦り傷なしの表面が得られるように表面層が十分な大きさの粒子サイズを有する金属粒子から構成される軟金属導体に関する。
【0002】
【従来の技術】
半導体ウェハ上に形成した様々な構成要素をまとめて電気接続するために半導体製造時に金属薄膜が使用されてきた。たとえば、バイア、素子間結線、トレンチなどはこのような応用分野の例の一部にすぎない。このような応用分野には、従来、単体アルミニウムと、アルミニウム−銅などのアルミニウム合金が使用されてきた。アルミニウムとその合金を使用する利点としては、抵抗率の低さ、SiO2への付着力の強さ、パターン形成のしやすさ、純度の高さ、材料コストの低さなどがある。
【0003】
半導体技術に使用した場合、アルミニウムとアルミニウム合金に欠点がないわけではない。このような欠点のうちの2つは、材料が柔らかいために研磨しにくいことと、エレクトロマイグレーション現象により回路障害が発生することである。たとえば、まず絶縁体に事前にエッチングしたトラフ(バイア、溝などのくぼみ部)を金属で充填し、次にトラフ間に付着された金属を研磨(ポリシング)で除去することにより、埋め込み式(象眼式)プロセスで金属薄膜または金属導線が形成されるようなプロセスでは研磨の問題が見られる。軟金属、すなわち、アルミニウム、銅、またはアルミニウム−銅の合金を使用する場合、金属線の表面には研磨プロセスで擦り傷ができる可能性がある。研磨中に金属表面に擦り傷、ポケット、くぼみ、または浸食などの欠陥が形成されると、線抵抗が大幅に増加し、その結果、半導体製造プロセスの歩留まりが低下する。
【0004】
【発明が解決しようとする課題】
軟金属の研磨プロセスでできるこのような欠陥を避けるため、金属の表面層の耐摩耗性を改善するために硬質層によるキャッピングが試みられている。しかし、これは、線の厚さが増すにつれてキャパシタンスが高まるという犠牲を払って実施されている。研磨の処理ステップを必要とする軟金属の硬度を改善することは、本質的に困難である。研磨が不十分であると、線またはバイアの抵抗が変動する。
【0005】
したがって、本発明の一目的は、従来技術の導体および従来技術の方法の欠点を持たず、その最上部表面の硬度が改善された軟金属導体と、それを形成する方法を提供することにある。
【0006】
本発明の他の目的は、化学的機械的研磨プロセスで研磨した後でほぼ擦り傷なしの表面が得られるような、その最上部表面の硬度が改善された軟金属導体を提供することにある。
【0007】
本発明の他の目的は、軟金属用の付着プロセスの処理条件を変更するだけで、その最上部表面の硬度が改善された軟金属導体を提供することにある。
【0008】
本発明の他の目的は、その最上部層に粒子サイズが大きい金属粒子から構成される軟金属層を付着することにより、研磨後にほぼ擦り傷なしの表面を有する軟金属導体を提供することにある。
【0009】
本発明の他の目的は、導電性軟金属構造の最上部層に約200nm以上の軟金属粒子を付着することにより、研磨後にほぼ擦り傷なしの表面を有する導電性軟金属構造を提供することにある。
【0010】
本発明の他の目的は、導電性軟金属構造の最上部層に軟金属構造の厚さの約20%以上の粒子サイズを有する金属粒子を付着することにより、半導体素子に使用するための研磨後にほぼ擦り傷なしの表面を有する導電性軟金属構造を提供することにある。
【0011】
本発明の他の目的は、半導体素子に使用するための研磨後にほぼ擦り傷なしの表面を有し、その表面がそこに付着された大きい粒子サイズの金属粒子からなる厚さが少なくとも約100nmの層を有するような、導電性軟金属構造を提供することにある。
【0012】
本発明の他の目的は、物理的蒸着または化学的蒸着技法により、半導体素子に使用するための研磨後にほぼ擦り傷なしの表面を有する軟金属導体を作成する方法を提供することにある。
【0013】
【課題を解決するための手段】
本発明により、半導体素子に使用するための研磨後にほぼ擦り傷なしの最上部表面を有する軟金属導体とそれを作成する方法が提供される。
【0014】
好ましい実施例では、軟金属導体の厚さの約20%以上の粒子サイズを有する粒子から構成される導体の最上部層を付着することにより、軟金属導体が提供される。これは、たとえば、粒子サイズが200nm以上の軟金属の粒子によって100nm以上の厚さまで軟金属材料の最上部層を付着することによって実施される。粒子が大きいため、その後の化学的機械的研磨プロセスで研磨後にほぼ擦り傷なしの表面が得られるように、軟金属導体の最上部層の硬度が大幅に改善される。ほぼ擦り傷なしということは、1平方センチメートルの面積当たり5つ未満の擦り傷を有する表面が研磨後に得られることを意味する。
【0015】
代替実施例では、まず、より小さい粒子、すなわち、50nm以下の粒子サイズを有する軟金属の層が、600nm以上の厚さまで軟金属導体に付着され、次に、200nm以上の粒子サイズを有する大きい粒子の最上部層が小さい粒子の層の上に付着される。最上部層の粒子サイズが大きいため、研磨用に擦り傷なしの望ましい表面が得られ、小さい粒子の軟金属の中間層により、熱ボイド問題のない材料の層が得られる。
【0016】
別の代替実施例では、サイズが200nmより大きい粒子からなる金属の最下部層と最上部層との間に、サイズが50nm未満の小さい粒子を有する軟金属の層が挟まれる。
【0017】
別の代替実施例では、大きい粒子の軟金属を付着した後で、その軟金属の上に続いてTiの層が付着され、Ti層の上に軟金属が付着される。境界面に付着されたTi層は、その後、400℃で行われるアニール・プロセスでTi層をTiAl3層に転換した後で軟金属導体の耐エレクトロマイグレーション特性を改善するため30nm以下の厚さを有する。TiAl3層を通って電流が流れたとき軟金属の原子がTiAl3層を介して拡散し、軟金属のエレクトロマイグレーション抵抗を改善する。
【0018】
本発明は、複数ステップ付着プロセス、すなわち、まず450℃で10〜15秒間、次に400℃で2分間、続いて450℃で15〜20秒間スパッタリングすることにより、研磨後にほぼ擦り傷なしの表面を有する軟金属導体を作成する方法にも関する。最上部層の硬度が改善された軟金属導体が得られる。
【0019】
本発明は、擦り傷や浸食なしで最適のボリューム除去を得るため、所定の処理パラメータ関係式に従うことにより、軟金属を研磨する方法にも関する。
【0020】
本発明は、まず低い付着温度で軟金属層を付着し、次に金属の粒子サイズを大きくするためにより高い温度で軟金属層をアニールすることにより、軟金属導体上にほぼ擦り傷なしの表面を形成する方法にも関する。
【0021】
【発明の実施の形態】
本発明は、研磨能力が大幅に改善された大きい粒子と小さい粒子の複合構造を有する、半導体素子に使用するための改良された軟金属導体を提供する。研磨を施したときに軟金属が擦り傷や浸食を受けやすいことが分かっている。金属の表面層の粒子サイズを大きくすることにより、軟金属の耐摩耗性が大幅に改善される。この耐摩耗性の改善は、標準的な構造に比べ、少なくとも4〜5倍である。
【0022】
多層粒子構造は、スパッタリング付着プロセスにより達成することができる。たとえば、第1の層を高温で30秒未満の間、付着させ、続いて線またはバイアを充填するために低温で処理し、最後に高温で30秒未満の間、付着する。
【0023】
アルミニウム、アルミニウム−銅、銅などの軟質で抵抗率の低い金属の耐摩耗性を改善するための構造および方法を開示する。この方法は、1回の付着サイクルで多層粒子構造を達成する。積層順序は、(1)大きい粒子、(2)小さい粒子、(3)大きい粒子にすることができる。下部層と上部層は研磨止めとして機能するのに対し、低温で付着した中間層は熱ボイドの形成を防止するのに役立つ。材料は均質なので、抵抗の損失は発生しない。この構造は、1回の付着サイクルで達成される。すなわち、厚さが100〜200nmになるように高温で付着し、次に低温かつ低圧で700〜800nmを付着し、最後に高温で100〜200nmの厚さを付着する。付着の時間と温度は、熱量がボイド発生温度を十分下回るように調整することができる。また、多層粒子構造は、このような層の急速熱アニール(RTA)によって達成することもできる。たとえば、約100〜300℃で形成したより小さい粒子を、十分な長さの時間の間、400℃でアニールして、小さい粒子を200nmより大きい粒子サイズの粒子に成長させることができる。
【0024】
多層粒子構造は、2レベル(2段)の軟金属埋め込み構造および単一レベルの軟金属埋め込み構造においてPVDおよびCVDプロセスとその後のアニール技法を使用することにより、作成される。様々な構造とそれに関連する実験プロセスの例を以下に示す。
【0025】
例1
例1は、本発明の方法による2レベルの軟金属埋め込みバイア構造の形成を示している。まず、乾式エッチング法の1つである反応性イオン・エッチング(RIE)を使用して、アルミニウム−銅を付着する前に境界面をきれいにする。図1に示すように、半導体基板(図示せず)上に形成され、すでに反応性イオン・エッチングされた、図1にM1として示されている金属層の上に、バイア構造10が形成される。金属層M1は、下側のTi層、その上のAl−Cu層、その上のTi層22および上側のTiN層20からなる。酸化物層12またはその他の低誘電率無機または有機層を付着し、コロイド・シリカを使用する化学的機械的研磨によって平坦化する。追加の酸化物14を付着し、次に線およびバイア用のパターンを形成する。次に、RIE技法を使用して、金属層M1に対するバイア領域に開孔を形成する。RIE技法は、すでに形成したM1層の上のすべての非Al−Cu層を除去するための重要なステップである。次に、PVDプロセスを使用して、30nm未満のTiの層16と、Al−Cuの層18と、Ti/TiNの最終層(図示せず)を順に付着する。Al−Cu層の付着は、軟金属層の厚さの少なくとも約20%の粒子サイズを有する金属粒子を生成することによって実施する。次に、シリカ粒子を含むスラリーと低圧を使用してこの構造を化学的に研磨し、1つのステップで素子間結線とバイアを形成する。
【0026】
湿式エッチング法を使用して、2レベルの軟金属埋め込み構造用のAl−Cuを付着する前に境界面をきれいにする第2の方法を図2に示す。このバイア構造30では、まず、緩衝HF(10:1)を使用して、M1層の上のTi/TiN層32および34をきれいにする。その結果、その後の400℃で30分間のアニール中にTiAl3層を形成するTi層32を備えたアンダカット構造が得られる。ただし、M1層の湿式エッチング域44の肩部42では、付着したTiの層が非常に薄く、場合によってはほとんど存在しないことに留意されたい。次にTi層46、Al−Cu層38を付着する。Ti層46(その後、400℃のアニール後にTiAl3を形成するもの)はバイアの下だけになる。Al−Cuを付着するための残りの処理ステップは、乾式エッチング法を使用する上記の例と同じである。Ti層32によって形成されるTiAl3層の厚さは約30〜約60nmになるが、バイアのすぐ下のTi層46の領域では30nm未満になる。
【0027】
例2
乾式エッチングRIE技法を使用して、Al−Cuの付着前に境界面をきれいにすることにより形成した単一レベルの軟金属埋め込み構造を図3に示す。バイア構造50は、すでに反応性イオン・エッチングを施したTi/Al−Cu/Ti/TiNのM1層の上に形成されている。酸化物またはその他の低誘電率無機または有機層54を付着し、コロイド・シリカを使用する化学的機械的研磨によって平坦化する。酸化物層54には、バイア50用にパターンを形成する。RIE技法を使用して、第1のバイアを開く。RIE技法を使用して、すでに形成したM1層の上のすべての非Al−Cu層を除去することは、重要なステップである。次に、PVDプロセスを使用して、全体が30nm未満の厚さの第1のTi層58と、次にAl−Cuの層60とを形成する。これについては図4に示す。Ti層58および68は、その後、400℃でのアニール後にTiAl3を形成する。Al−Cu層の付着プロセスを行うと、その結果、軟金属層の厚さの少なくとも約20%の粒子サイズを有する層が付着される。次に、シリカ粒子を加えたスラリーと低圧を使用して、バイア構造50を化学的に研磨する。次に、非常に薄い、すなわち、30nm未満のTi層64を下にして層M2を付着し、パターン形成し、反応性イオン・エッチングを施して、素子間結線構造を形成する。上部のTi層64は下部のTi層58より厚くすることができる。TiNの層62および66は、フォトマスク・プロセス用の反射防止膜として形成される。
【0028】
単一レベルの軟金属埋め込み構造を形成する第2の方法では、湿式エッチング技法を使用して、Al−Cuを付着する前に境界面をきれいにする。図5に示すバイア構造70では、緩衝HF(50:1)を使用して、層M1の上部のTi層72とTiN層74をきれいにする。その結果、アンダカット構造が形成されている。Ti層82、Al−Cu層78の付着後、Ti層82(その後、400℃で30分間のアニール後にTiAl3を形成するもの)はバイアの下だけになる。Al−Cuを付着するための残りの処理ステップは、単一レベルの軟金属埋め込み構造の乾式エッチング法で上述したものと同じである。この構造により、電界下でAl−Cuを容易に溶かすことができ、その結果、この構造のエレクトロマイグレーション抵抗が改善される。
【0029】
湿式エッチングされたキャビティ84の肩部80では、Ti膜が非常に薄いか、ほとんど存在しないことに留意されたい。したがって、肩部80には、連続したアルミニウム相が存在する。これは、本発明の軟金属導体の耐エレクトロマイグレーション特性をさらに促進するものである。
【0030】
図1〜5に示す構造に対し、エレクトロマイグレーション抵抗のテストを行った。2レベル構造のエレクトロマイグレーション特性を評価するため、直径1μmのAl−Cuスタッドで接続された、幅1.4−μmで長さ300μmのAl−2%Cuの線を作成した。電流密度1.22A/cm2でエレクトロマイグレーション・テストを行った。障害の基準として、20%の抵抗シフトを使用する。2レベルのAl−Cu線/バイア構造をCVDで形成したWバイア/Al−Cu線構造と比較した。Al−Cuバイアの平均故障間隔は、CVDで形成したWスタッドの平均故障間隔より少なくとも1桁の改善されることを示していた。
【0031】
軟金属導体の耐摩耗性の改善を確認するために一連のテストを行った。たとえば、スパッタリング・プロセスを使用して、アルミニウムと銅を付着し、大きい粒子の構造を形成した。得られたデータは表1に示す。
【0032】
【表1】
Figure 0004215546
【0033】
表1に示すように、ショート・スロー/ロング・スロー・スパッタリング技法を使用することにより、大きい金属粒子を作成することができる。その結果、シート抵抗を維持しながら、歩留まりが大幅に増加する。
【0034】
表1では、テスト中の基板温度が30℃に維持されていたことに留意されたい。いずれの場合も、Al−Cu膜の厚さは1〜1.5μmに保たれた。銅についても同じテストを繰り返し、同様の結果が得られた。歩留まり分析のため、総線長が50cmの櫛状サーペンタイン構造を使用した。ウェハ当たり50サイトでシート抵抗データを測定した。充填したバイアのアスペクト比は3である。
【0035】
自然にまたは個別の加熱(RTAまたはリフロー・プロセスによる)によって付着プロセスの温度を変化させると、粒子サイズをさらに改善し、耐摩耗性/耐ひっかき性を達成することができる。これらのデータについては、表2および3に示す。
【0036】
【表2】
Figure 0004215546
【0037】
表2の場合、テスト中の基板温度は400〜475℃に維持されている。歩留まり分析データは、総線長が50cmの櫛状サーペンタイン構造によって求める。ウェハ当たり50サイトに基づいて平均シート抵抗を測定した。充填後のアスペクト比は4である。
【0038】
【表3】
Figure 0004215546
【0039】
表3に示すサンプルの基板温度は475〜550℃に維持されている。歩留まり分析データは、総線長が50cmの櫛状サーペンタイン構造によって求めた。ウェハ当たり50サイトに基づいて平均シート抵抗を測定した。充填後のアスペクト比は2である。
【0040】
サンプルを溶融温度まで加熱するか、または急速熱アニール(RTA)技法を使用して表面層を大きい粒子に転換すると、サンプルの耐摩耗性/耐ひっかき性をさらに改善できることが分かった。これらのデータは表4に示す。
【0041】
【表4】
Figure 0004215546
【0042】
表4に示すように、約100℃で3通りの圧力を使用して薄膜を付着し、次に、580℃の炉で5分間加熱し、接点/トレンチに金属を充填する。別の実験では、RTA技法を使用して600℃で2分間、薄膜を加熱した。歩留まり分析データは、総線長が50cmの櫛状サーペンタイン構造によって求める。ウェハ当たり50サイトに基づいて平均シート抵抗を測定する。充填後のアスペクト比は2である。
【0043】
Al−CuやCuなどの金属には、2ステップ・プロセスも使用する。まず、約100〜300℃の温度で金属を付着し、高アスペクト比のバイア(すなわち、2〜3)を充填する。次に、これを約400℃の温度まで加熱し、粒子サイズを大きくする。次に、研磨プロセスを実行して、耐ひっかき性が増したことを確認する。
【0044】
Al−CuおよびCuの付着の際に蒸着、コリメーション、CVDなどのその他の付着技法も使用したが、同様の望ましい結果が達成された。
【0045】
たとえば、Al23、シリカ、窒化ケイ素など、様々な硬度を有する粒子をスラリーに入れて使用することにより、すべての研磨実験を行った。所定の関係を使用して、Al−CuおよびCuなどの軟質層を研磨することにより、研磨プロセスを行った。
【0046】
dV/dt=KARpdpcp/Hmm
【0047】
式中、pはスラリー内の粒子を示し、mは軟金属を示し、pdはパッドを示し、cはチャックまたはウェハ・ホルダを示す。dV/dtは、金属ボリュームを除去する割合である。Hは硬度であり、Aは露出した金属の面積であり、Gは粒子サイズであり、Rは粗さであり、Kは粒子間の化学結合、金属、パッド、pH係数などに依存する定数であり、Vcはチャックの速度である。
【0048】
様々な粒子サイズを有する軟金属の研磨時間に対する抵抗データを示したグラフを図6に示す。均質粒子構造を有する第1の層を作成し、耐摩耗性を評価し、標準のAl−Cu構造と比較する。図6に示すように、研磨速度は均質粒子構造を有する構造について求める。粒子サイズが大きくなるにつれ、軟金属の耐摩耗性も大きくなることを示す、予期せぬ結果が得られる。このような多層粒子構造の組合せを形成して研磨し、バイアを形成する。
【0049】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0050】
(1)半導体素子に使用するための軟金属導体において、その後の化学的機械的研磨ステップで研磨後にほぼ擦り傷なしの表面が得られるように十分大きい粒子サイズを有する粒子から構成される最上部層を含むことを特徴とする、軟金属導体。
(2)その最上部層の硬度が改善された、半導体素子に使用するための軟金属導体において、前記最上部層が前記軟金属導体の厚さの約20%以上の粒子サイズを有する粒子から構成されることを特徴とする、軟金属導体。
(3)前記導体が、バイア、素子間結線、線から構成されるグループから選択された部材であることを特徴とする、上記(2)に記載の軟金属導体。
(4)前記軟金属が、Al、Cu、Ag、AlとCuとAgからなる2元合金および3元合金から構成されるグループから選択されることを特徴とする、上記(2)に記載の軟金属導体。
(5)半導体素子に使用する導電性軟金属構造において、
前記軟金属構造の厚さの約20%以上の粒子サイズを有する粒子から構成される最上部層と、
前記最上部層に連続して直に隣接する第2の層であって、前記軟金属構造の厚さの約20%以下の粒子サイズを有する粒子から構成される第2の層とを含むことを特徴とする、導電性軟金属構造。
(6)前記最上部層が、化学的機械的研磨方法で研磨後にほぼ擦り傷なしで浸食なしの表面が得られるほど十分大きい厚さを有することを特徴とする、上記(5)に記載の導電性軟金属構造。
(7)前記構造が、アルミニウム、銅、銀、アルミニウムと銅と銀からなる2元合金および3元合金、その他の低抵抗金属から構成されるグループから選択された金属で作られることを特徴とする、上記(5)に記載の導電性軟金属構造。
(8)前記構造が、バイア、素子間結線、線から構成されるグループから選択された部材であることを特徴とする、上記(5)に記載の導電性軟金属構造。
(9)前記最上部層が、粒子サイズが200nm以上の金属粒子から構成されることを特徴とする、上記(2)に記載の軟金属導体。
(10)前記最上部層が、粒子サイズが200nm以上で厚さが少なくとも100nmの金属粒子を有することを特徴とする、上記(5)に記載の導電性軟金属構造。
(11)前記最上部層が、粒子サイズが200nm以上の金属粒子を有し、前記第2の層が、粒子サイズが100nm以下の金属粒子を有することを特徴とする、上記(5)に記載の導電性軟金属構造。
(12)前記第2の層が、粒子サイズが100nm以下で厚さが600nm以上の金属粒子を有することを特徴とする、上記(5)に記載の導電性軟金属構造。
(13)前記第2の層に連続して直に隣接する最下部層をさらに含み、前記最下部層が粒子サイズが200nm以上の金属粒子から構成されることを特徴とする、上記(5)に記載の導電性軟金属構造。
(14)半導体素子に使用するための軟金属導体において、
第1の軟金属層と、
前記第1の軟金属層の上にあり、厚さが30nm未満の第1のTi層と、
前記第1のTi層の上にある第2の軟金属層であって、前記第2の軟金属層の厚さの約20%以上の粒子サイズの金属粒子をその最上部層に有する第2の軟金属層と、
前記第2の軟金属層の上にある第2のTi層とを含み、
室温より高い温度でアニールしたときに、2つの軟金属層の間に挟まれた少なくとも前記第1のTi層がTiAl3に転換し、その結果、電流がそれを通過するときに前記TiAl3による前記軟金属の原子の拡散が発生し、それにより、前記軟金属導体のエレクトロマイグレーション抵抗が改善されることを特徴とする、軟金属導体。
(15)前記軟金属が、Al、Cu、Ag、AlとCuとAgからなる2元合金、AlとCuとAgからなる3元合金から構成されるグループから選択された部材であることを特徴とする、上記(14)に記載の軟金属導体。
(16)前記第2のTi層が30nm未満の厚さを有することを特徴とする、上記(14)に記載の軟金属導体。(17)前記軟金属材料の連続相またはその後形成されたTiAl3層での前記軟金属原子の拡散を可能にし、その結果、前記軟金属導体のエレクトロマイグレーション抵抗の改善を可能にするように、前記第1のTi層が、極めて薄い前記層の部分またはボイド状の前記層の部分を有するバイアの最下部に位置することを特徴とする、上記(14)に記載の軟金属導体。
(18)使用する前記軟金属がAlまたはAl−Cuであるときに、少なくとも前記第1のTi層をTiAl3に転換するのに十分な所定の長さの時間、所定の温度で行うアニール・ステップをさらに含むことを特徴とする、上記(14)に記載の軟金属導体。
(19)前記所定の温度が300℃以上であり、前記所定の長さの時間が10分以上であることを特徴とする、上記(18)に記載の軟金属導体。
(20)前記所定の温度が400℃であり、前記所定の長さの時間が30分であることを特徴とする、上記(18)に記載の軟金属導体。
(21)半導体素子に使用するための軟金属導体を作成する方法において、その後行われる化学的機械的研磨ステップで研磨後にほぼ擦り傷なしの表面が得られるように、十分大きい粒子サイズを有する粒子から構成される前記軟金属の第1の層を付着するステップを含むことを特徴とする方法。
(22)前記第1の軟金属層が、物理的蒸着、化学的蒸着、蒸着、視準から構成されるグループから選択された技法によって付着されることを特徴とする、上記(21)に記載の方法。
(23)前記第1の軟金属層が、粒子サイズが200nm以上の金属粒子から構成されることを特徴とする、上記(21)に記載の方法。
(24)前記第1の軟金属層が、少なくとも100nmの厚さを有することを特徴とする、上記(21)に記載の方法。
(25)その後のCMPステップで研磨後にほぼ擦り傷なしの表面が得られるように十分大きい粒子を有する軟金属からなる前記第1の層を付着する前記プロセスの前に、100nm以下の粒子サイズと600nm以上の層厚を有する粒子から構成される前記軟金属の層を付着するステップをさらに含むことを特徴とする、上記(21)に記載の方法。
(26)その後のアニール・プロセスで前記Ti層がTiAl3層に転換されたときに前記軟金属導体の耐エレクトロマイグレーション特性が改善されるように、前記第1の軟金属層の上に厚さが30nm未満のTiの層と軟金属の第2の層とを順に付着するステップをさらに含むことを特徴とする、上記(21)に記載の方法。
(27)前記軟金属が、Al、Cu、Ag、AlとCuとAgからなる2元合金、AlとCuとAgからなる3元合金から構成されるグループから選択されることを特徴とする、上記(21)に記載の方法。
(28)半導体素子内の軟金属導体を作成する方法において、
約100℃〜約300℃の第1の温度で導体用のキャビティを軟金属で充填するステップであって、前記軟金属が第1の粒子サイズを有する金属粒子から構成されるステップと、
前記金属粒子を前記第1の粒子サイズより大きい第2の粒子サイズまで成長させるのに十分な長さの時間、第2の温度で前記導体を加熱するステップとを含むことを特徴とする方法。
(29)前記導体が、バイア、素子間結線、線から構成されるグループから選択された部材であることを特徴とする、上記(28)に記載の方法。
(30)前記軟金属が、Al、Cu、Ag、AlとCuとAgからなる2元合金および3元合金から構成されるグループから選択されることを特徴とする、上記(28)に記載の方法。
(31)前記第2の温度が300℃以上であり、前記長さの時間が2分であることを特徴とする、上記(28)に記載の方法。
(32)前記軟金属導体の研磨特性が改善されるように、前記第2の粒子サイズが前記第1の粒子サイズより大きいことを特徴とする、上記(28)に記載の方法。
(33)前記第2の粒子サイズが200nm以上であることを特徴とする、上記(28)に記載の方法。
(34)前記第1の粒子サイズが200nm以下であり、前記第2の粒子サイズが200nm以上であることを特徴とする、上記(28)に記載の方法。
(35)以下の式によって提議される所定の研磨プロセスにより軟金属構造を研磨する方法において、
dV/dt=KARpdpcp/Hmm
式中、dV/dtは金属ボリュームを除去する割合であり、Hmは金属の硬度であり、Hpはスラリー内の粒子の硬度であり、Aは露出した金属の面積であり、Gmは金属の粒子サイズであり、Gpはスラリー内の粒子の粒子サイズであり、Rpdは研磨パッドの粗さであり、Kは粒子間の化学結合と、金属、パッド、pH係数に依存する定数であり、Vcはチャックの速度であり、前記方法により、金属内で擦り傷またはRpd浸食が発生せずに最適ボリュームの金属を除去することができることを特徴とする方法。
(36)軟金属構造が、バイア、素子間結線、線から構成されるグループから選択された部材であることを特徴とする、上記(35)に記載の方法。
(37)前記軟金属が、Al、Cu、Ag、AlとCuとAgからなる2元合金および3元合金から構成されるグループから選択されることを特徴とする、上記(35)に記載の方法。
(38)Gmが200nm以上であることを特徴とする、上記(35)に記載の方法。
(39) 半導体素子が内部に形成された半導体層と、
平滑化研磨された表面を有し、少なくとも200nmのサイズの粒子を含んで構成される多粒子構造の軟金属導体と
を含む半導体構造体。
(40)前記半導体構造は、前記軟金属導体が配置される絶縁層を含み、前記軟金属導体の平滑化研磨された表面は、前記絶縁層の表面と同一レベルである、(39)に記載の半導体構造体。
(41)前記絶縁層と前記軟金属導体層との間に薄い金属層を含む、(40)に記載の半導体構造体。
(42)前記薄い金属層は、Tiを含む、(41)に記載の半導体構造。
(43)前記Tiの層に隣接するTiNの層をさらに含む(42)に記載の半導体構造体。
(44)前記薄い金属層は、高融点金属を含む、(41)に記載の半導体構造体。
(45)前記高融点金属層に隣接する高融点金属窒化物層を含む、(44)に記載の半導体構造体。
(46)さらに、他の多粒子構造の軟金属導体を含む(40)に記載の半導体構造体。
(47)前記絶縁層内にバイア構造を含み、前記バイア構造は、前記少なくとも200nm以上のサイズの粒子を含む前記多粒子構造の軟金属導体層と接続される、(40)に記載の半導体構造体。
(48)前記バイアは、アスペクト比が2以上である、(47)に記載の半導体構造体。
(49)前記軟金属導体は、ダマシーン・ラインである、(47)に記載の半導体構造体。
(50)前記軟金属導体は、デュアル・ダマシーン・ラインである、(47)に記載の半導体構造体。
(51)前記多粒子構造の軟金属導体は、前記半導体素子を相互接続する、上記(39)〜(41)のいずれかに記載の半導体構造体。
(52)前記軟金属導体は、バイア・プラグである、(39)に記載の半導体構造体。
(53)前記軟金属導体は、Cu、Al、Ag、またはCu、Al、Agの合金からなる群から選択される、(39)または(51)または(52)のいずれか1項に記載の半導体構造。
(54)前記軟金属導体は、CuまたはCu合金から選択される、(39)または(51)または(52)のいずれか1項に記載の半導体構造。
(55)半導体素子が内部に形成された半導体層と、
平滑化研磨され、5本/cm以下の傷を含む表面を有する多粒子構造の軟金属導体層とを有する半導体構造体。
(56)前記軟金属導体は、CuまたはCu合金から選択される、(55)に記載の半導体構造体。
(57)前記半導体構造は、前記軟金属導体を収容する絶縁層を含み、前記軟金属導体の平滑化研磨された表面は、前記絶縁層の表面と同一レベルである、(56)に記載の半導体構造体。
(58)さらに、前記軟金属導体と前記絶縁層との間に高融点金属の薄い層を含む(57)に記載の半導体構造体。
(59)さらに、前記高融点金属の薄い層に隣接する高融点金属窒化物を含む、(58)に記載の半導体構造体。
(60)半導体素子が内部に形成された半導体層と、
平滑化研磨され、少なくとも200nm以上のサイズの粒子を含み、CuまたはCu合金からなる多粒子構造の第1の軟金属導体層と、
前記半導体層と前記第1の軟金属導体層との間に形成された絶縁層と
を含む半導体構造体。
(61)前記半導体構造は、前記軟金属導体は、前記絶縁層内に配置され、前記軟金属導体層の平滑化研磨された表面は、前記絶縁層の表面と面一である、(60)に記載の半導体構造体。
(62)さらに前記絶縁層内にバイア構造を含み、前記バイア構造が、前記軟金属を含む前記軟金属導体と接続される、(61)に記載の半導体構造体。
(63)前記バイア構造は、アスペクト比が2以上とされる、(62)に記載の半導体構造体。
(64)前記軟金属導体は、ダマシーン・ラインである、(62)に記載の半導体構造体。
(65)前記軟金属導体は、デュアル・ダマシーン・ラインである、(62)に記載の半導体構造体。
(66)前記軟金属導体は、前記半導体素子を相互接続する、(63)〜(65)のいずれか1項に記載の半導体構造体。
(67)さらに、前記第1の多粒子構造の軟金属導体に電気的に接続された他の多粒子構造の軟金属導体を含む(66)に記載の半導体構造体。
(68)さらに、第1の前記軟金属導体と前記絶縁層との間に金属の薄い層を含む(66)に記載の半導体構造体。
(69)前記薄い金属層は、高融点金属から構成される、(68)に記載の半導体構造体。
(70)さらに、前記高融点金属の層に隣接する高融点金属の窒化物層を含む、(69)に記載の半導体構造体。
(71)前記高融点金属はTiである、(69)に記載の半導体構造体。
(72)前記高融点金属はTiであり、前記高融点金属の窒化物は、TiNである、(70)に記載の半導体構造体。
(73)前記第1の軟金属導体層は、200nm以下のサイズの粒子を含む層を含んでなる、(60)に記載の半導体構造体。
(74)半導体構造体の製造方法であって、
内部に半導体素子を含む半導体層を有する基板を与えるステップと、
少なくとも200nmのサイズの粒子を含んで構成される多粒子構造の軟金属導体を前記半導体層の上に形成するステップと、
前記軟金属導体の表面を平滑化研磨するステップと
を含む、半導体構造体の製造方法。
(75)前記少なくとも200nmの粒子は、前記軟金属導体の平滑化研磨された表面に存在する、(74)に記載の製造方法。
(76)前記平滑化研磨ステップの前に加熱ステップを含む、(74)に記載の製造方法。
(77)前記軟金属導体は、前記半導体素子間の配線である、(74)に記載の製造方法
(78)前記軟金属導体は、バイア・プラグである、(74)に記載の製造方法。
(79)前記平滑化研磨は、化学的機械的研磨ステップである、(74)に記載の製造方法。
(80)前記軟金属導体層と前記半導体層との間に絶縁層を形成するステップを含む、(74)に記載の製造方法。
(81)前記軟金属導体の形成の前に前記絶縁層に接する高融点金属の薄い層を形成するステップをさらに含む、(80)に記載の製造方法。
(82)前記高融点金属は、Tiである、(81)に記載の製造方法。
(83)前記軟金属層は、前記絶縁層内に形成され、前記平滑化研磨ステップは、前記軟金属導体の研磨された表面を前記絶縁層の表面と同一レベルにする、請求項(80)に記載の製造方法。
(84)前記絶縁層に開口を設けるステップと、前記開口の内部に前記軟金属導体を形成するステップを含む、(80)に記載の製造方法。
(85)前記軟金属導体はまた、前記絶縁層の上に形成される、(84)に記載の製造方法。
(86)前記開口は、アスペクト比が少なくとも2である、(84)に記載の製造方法。
(87)前記軟金属導体は、Al、Cu、Agまたはそれらの合金から選択される、(84)に記載の製造方法。
(88)前記軟金属導体は、CuまたはCu合金から選択される、(87)に記載の製造方法。
(89)前記軟金属導体は、前記半導体層に対して平行な第1の面にあり、さらに、第2の面内に第2の軟金属導体を形成するステップを含み、前記第2の軟金属導体は、少なくとも200nm以上のサイズの粒子を含む、(74)に記載の製造方法。
(90)前記軟金属導体は、電気的に接続される、(89)に記載の製造方法。
(91)半導体構造体を製造する方法であって、
素子を含む半導体層を与えるステップと、
前記半導体層の上に絶縁層を形成するステップと、
少なくとも200nmのサイズの粒子を含み、CuまたはCu合金からなる第1の多粒子構造の軟金属導体を形成するステップと、
前記軟金属導体の表面を平滑化研磨するステップと
を含む、半導体構造体の製造方法。
(92)前記軟金属導体は、前記絶縁層に形成された開口内に形成される、(91)に記載の製造方法。
(93)前記第1の金属導体は、前記開口の形成と同時に前記絶縁層上に形成される、(92)に記載の製造方法。
(94)前記軟金属層は、ダマシーン・ステップにおいて形成される、(91)に記載の製造方法。
(95)前記軟金属層は、デュアル・ダマシーン・ステップにおいて形成される、(91)に記載の製造方法。
(96)さらに、金属の薄いフィルムを形成するステップと、その後に前記金属の薄いフィルム上に前記軟金属層を形成するステップとを含む、(91)に記載の製造方法。
(97)前記金属の薄いフィルムは、高融点金属からなる、(96)に記載の製造方法。
(98)前記高融点金属は、Tiである、(97)に記載の製造方法。
(99)さらに、前記高融点金属のフィルムに隣接する高融点金属の窒化物を含む、(97)に記載の製造方法。
(100)前記開口内に前記軟金属導体を形成する前に、前記開口内に金属の薄いフィルムを形成するステップをさらに含む、(92)に記載の製造方法。
(101)前記軟金属導体を形成する前に、前記開口内および前記絶縁層上に金属の薄いフィルムを形成するステップをさらに含む、(93)に記載の製造方法。
(102)さらに、前記軟金属層を加熱するステップを含む、(91)に記載の製造方法。
(103)さらに、前記第1の軟金属導体とは同一の表面を有さず、かつ少なくとも200nm以上のサイズの粒子を含む第2の多粒子構造の軟金属導体を形成するステップを含む、(91)に記載の製造方法。
(104)前記第1と第2の軟金属導体は、軟金属導体から形成されたバイア・プラグにより電気的に接続される、(103)に記載の製造方法。
【図面の簡単な説明】
【図1】2レベル埋め込み構造の本発明の軟金属導体を示す図である。
【図2】境界面にTiAl3が形成されている最終の2レベル埋め込み構造の本発明の軟金属導体を示す図である。
【図3】単一レベル埋め込み構造の本発明の軟金属導体を示す図である。
【図4】境界面にTi層とTiN層が付着している単一レベル埋め込み構造の本発明の軟金属導体を示す図である。
【図5】境界面にTiAl3が形成されている最終の単一レベル埋め込み構造の本発明の軟金属導体を示す図である。
【図6】様々な粒子サイズを有する表面について表面抵抗と研磨時間との依存関係を示すグラフである。
【符号の説明】
10 バイア構造
12 酸化物層
14 酸化物
16 Tiの層
18 Al−Cuの層
20 TiNの層
M1 Ti/Al−Cu/Tiの層
M2 Ti/Al−Cu/Tiの層

Claims (4)

  1. 半導体構造体を製造する方法であって、
    素子を含む半導体層を与えるステップと、
    前記半導体層の上にAl−Cu合金からなる第1の軟金属導体層、Ti層、およびTiN層が順次積層された金属層を形成し、該金属層の上に絶縁層を形成するステップと、
    前記絶縁層に開口を形成した後に、該開口底面の前記Ti層および前記TiN層を除去して前記Al−Cu合金からなる第1の軟金属導体層を露出させるステップと、
    前記開口内にTiからなる薄いフィルムを形成し、前記開口の内部の前記フィルムの上に前記Al−Cu合金からなるバイア構造としての軟金属導体を形成するステップと、
    前記軟金属導体を加熱するステップと、
    前記軟金属導体の表面を平滑化研磨するステップと、
    前記絶縁層上にさらにTiからなる薄いフィルムを形成し、該フィルムを下にして前記Al−Cu合金からなる第2の軟金属導体を形成するステップと、
    を含む、半導体構造体の製造方法。
  2. 前記平滑化研磨は、化学的機械研磨ステップである、請求項1に記載の製造方法。
  3. 前記平滑化研磨するステップは、前記軟金属導体の研磨された表面を前記絶縁層の表面と同一レベルにする、請求項1に記載の製造方法。
  4. 前記開口は、アスペクト比が少なくとも2である、請求項1に記載の製造方法。
JP2003091887A 1995-01-03 2003-03-28 軟金属導体およびその形成方法 Expired - Lifetime JP4215546B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/367,565 US6285082B1 (en) 1995-01-03 1995-01-03 Soft metal conductor

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP7340833A Division JPH08236481A (ja) 1995-01-03 1995-12-27 軟金属導体およびその形成方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008106417A Division JP5132400B2 (ja) 1995-01-03 2008-04-16 軟金属導体およびその形成方法

Publications (2)

Publication Number Publication Date
JP2004006768A JP2004006768A (ja) 2004-01-08
JP4215546B2 true JP4215546B2 (ja) 2009-01-28

Family

ID=23447700

Family Applications (4)

Application Number Title Priority Date Filing Date
JP7340833A Pending JPH08236481A (ja) 1995-01-03 1995-12-27 軟金属導体およびその形成方法
JP2003091887A Expired - Lifetime JP4215546B2 (ja) 1995-01-03 2003-03-28 軟金属導体およびその形成方法
JP2005295811A Expired - Lifetime JP4771526B2 (ja) 1995-01-03 2005-10-11 軟金属導体
JP2008106417A Expired - Lifetime JP5132400B2 (ja) 1995-01-03 2008-04-16 軟金属導体およびその形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP7340833A Pending JPH08236481A (ja) 1995-01-03 1995-12-27 軟金属導体およびその形成方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2005295811A Expired - Lifetime JP4771526B2 (ja) 1995-01-03 2005-10-11 軟金属導体
JP2008106417A Expired - Lifetime JP5132400B2 (ja) 1995-01-03 2008-04-16 軟金属導体およびその形成方法

Country Status (6)

Country Link
US (4) US6285082B1 (ja)
EP (1) EP0721216B1 (ja)
JP (4) JPH08236481A (ja)
KR (1) KR100239027B1 (ja)
DE (1) DE69517295T2 (ja)
TW (1) TW351833B (ja)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8352400B2 (en) 1991-12-23 2013-01-08 Hoffberg Steven M Adaptive pattern recognition based controller apparatus and method and human-factored interface therefore
EP0852809A4 (en) * 1995-09-29 1999-09-15 Intel Corp METAL LAYER STACK WITH TWO THIN TITANIUM LAYERS FOR INTEGRATED CIRCUIT AND RELATED CHAMBER DEPOSITION
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
KR19980032463A (ko) * 1996-10-03 1998-07-25 윌리엄비.켐플러 개선된 전자이주 능력을 위한 비아(via) 패드와 캡
GB2347267B (en) * 1998-02-20 2001-05-02 Lg Lcd Inc A liquid crystal display
US6433428B1 (en) * 1998-05-29 2002-08-13 Kabushiki Kaisha Toshiba Semiconductor device with a dual damascene type via contact structure and method for the manufacture of same
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Cmos論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
US7904187B2 (en) 1999-02-01 2011-03-08 Hoffberg Steven M Internet appliance system and method
US6352620B2 (en) 1999-06-28 2002-03-05 Applied Materials, Inc. Staged aluminum deposition process for filling vias
CA2377628A1 (en) * 1999-06-28 2001-01-04 Jurgen Ramm Component and method for the production thereof
US7071557B2 (en) * 1999-09-01 2006-07-04 Micron Technology, Inc. Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same
US6440849B1 (en) 1999-10-18 2002-08-27 Agere Systems Guardian Corp. Microstructure control of copper interconnects
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US7211512B1 (en) * 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6413863B1 (en) * 2000-01-24 2002-07-02 Taiwan Semiconductor Manufacturing Company Method to resolve the passivation surface roughness during formation of the AlCu pad for the copper process
US6613671B1 (en) 2000-03-03 2003-09-02 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
WO2001084617A1 (en) * 2000-04-27 2001-11-08 Nu Tool Inc. Conductive structure for use in multi-level metallization and process
US6261963B1 (en) * 2000-07-07 2001-07-17 Advanced Micro Devices, Inc. Reverse electroplating of barrier metal layer to improve electromigration performance in copper interconnect devices
US6703308B1 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of inserting alloy elements to reduce copper diffusion and bulk diffusion
US7696092B2 (en) * 2001-11-26 2010-04-13 Globalfoundries Inc. Method of using ternary copper alloy to obtain a low resistance and large grain size interconnect
US6835655B1 (en) 2001-11-26 2004-12-28 Advanced Micro Devices, Inc. Method of implanting copper barrier material to improve electrical performance
US6943105B2 (en) * 2002-01-18 2005-09-13 International Business Machines Corporation Soft metal conductor and method of making
US6861349B1 (en) 2002-05-15 2005-03-01 Advanced Micro Devices, Inc. Method of forming an adhesion layer with an element reactive with a barrier layer
US6727172B1 (en) 2002-06-12 2004-04-27 Taiwan Semiconductor Manufacturing Company Process to reduce chemical mechanical polishing damage of narrow copper lines
US6977437B2 (en) * 2003-03-11 2005-12-20 Texas Instruments Incorporated Method for forming a void free via
US6958540B2 (en) * 2003-06-23 2005-10-25 International Business Machines Corporation Dual damascene interconnect structures having different materials for line and via conductors
US6972252B1 (en) * 2003-08-25 2005-12-06 Novellus Systems, Inc. Method of improving adhesion between two dielectric films
US20050070097A1 (en) * 2003-09-29 2005-03-31 International Business Machines Corporation Atomic laminates for diffusion barrier applications
US7169706B2 (en) * 2003-10-16 2007-01-30 Advanced Micro Devices, Inc. Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
US7700477B2 (en) * 2004-02-24 2010-04-20 Panasonic Corporation Method for fabricating semiconductor device
DE102004021239B4 (de) * 2004-04-30 2017-04-06 Infineon Technologies Ag Lange getemperte integrierte Schaltungsanordnungen und deren Herstellungsverfahren
JP2006156716A (ja) * 2004-11-30 2006-06-15 Renesas Technology Corp 半導体装置およびその製造方法
US7253097B2 (en) * 2005-06-30 2007-08-07 Chartered Semiconductor Manufacturing, Ltd. Integrated circuit system using dual damascene process
WO2007020805A1 (en) * 2005-08-12 2007-02-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7187179B1 (en) 2005-10-19 2007-03-06 International Business Machines Corporation Wiring test structures for determining open and short circuits in semiconductor devices
JP5014632B2 (ja) * 2006-01-13 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US7510323B2 (en) * 2006-03-14 2009-03-31 International Business Machines Corporation Multi-layered thermal sensor for integrated circuits and other layered structures
JP4863746B2 (ja) * 2006-03-27 2012-01-25 富士通株式会社 半導体装置およびその製造方法
US7678717B2 (en) * 2006-05-10 2010-03-16 Precision Fabrics Group, Inc. Composite upholstery fabric panels with enlarged graphite intumescent particles
US7569475B2 (en) * 2006-11-15 2009-08-04 International Business Machines Corporation Interconnect structure having enhanced electromigration reliability and a method of fabricating same
JP5175476B2 (ja) * 2007-02-28 2013-04-03 三洋電機株式会社 回路装置の製造方法
TWI339444B (en) * 2007-05-30 2011-03-21 Au Optronics Corp Conductor structure, pixel structure, and methods of forming the same
JP2009000236A (ja) * 2007-06-20 2009-01-08 Olympus Medical Systems Corp 画像生成装置
US7732922B2 (en) * 2008-01-07 2010-06-08 International Business Machines Corporation Simultaneous grain modulation for BEOL applications
US8617982B2 (en) * 2010-10-05 2013-12-31 Novellus Systems, Inc. Subtractive patterning to define circuit components
CN103022000B (zh) * 2011-09-27 2015-04-29 中芯国际集成电路制造(上海)有限公司 平面电感器及其制造方法、半导体器件及其制造方法
JP2013077711A (ja) * 2011-09-30 2013-04-25 Sony Corp 半導体装置および半導体装置の製造方法
US8710660B2 (en) * 2012-07-20 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect scheme including aluminum metal line in low-k dielectric
US8916448B2 (en) 2013-01-09 2014-12-23 International Business Machines Corporation Metal to metal bonding for stacked (3D) integrated circuits
CN104952786B (zh) * 2014-03-25 2018-07-10 中芯国际集成电路制造(上海)有限公司 电互连结构及其形成方法
US9899234B2 (en) 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration
US10170425B2 (en) 2014-11-12 2019-01-01 International Business Machines Corporation Microstructure of metal interconnect layer
US10381263B1 (en) * 2018-05-04 2019-08-13 International Business Machines Corporation Method of forming via contact with resistance control
US10373866B1 (en) 2018-05-04 2019-08-06 International Business Machines Corporation Method of forming metal insulator metal capacitor with extended capacitor plates

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1257875B (de) * 1966-02-11 1968-01-04 Standard Elektrik Lorenz Ag Fernsprechnebenstellenanlage, insbesondere fuer Hotelbetrieb oder Krankenhaeuser, bei der im Besetztfall ein Wartevorgang einleitbar ist
US3790870A (en) * 1971-03-11 1974-02-05 R Mitchell Thin oxide force sensitive switches
US4990410A (en) 1988-05-13 1991-02-05 Toshiba Tungaloy Co., Ltd. Coated surface refined sintered alloy
JPH0287554A (ja) * 1988-09-22 1990-03-28 Nec Corp 半導体装置の多層配線
JPH02137230A (ja) * 1988-11-17 1990-05-25 Nec Corp 集積回路装置
US5071714A (en) * 1989-04-17 1991-12-10 International Business Machines Corporation Multilayered intermetallic connection for semiconductor devices
JPH02301143A (ja) * 1989-05-15 1990-12-13 Sharp Corp 配線層の形成方法
JP2839579B2 (ja) * 1989-10-02 1998-12-16 株式会社東芝 半導体装置及びその製造方法
US5143820A (en) 1989-10-31 1992-09-01 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal linens to contact windows
EP0528795A1 (en) 1990-04-30 1993-03-03 International Business Machines Corporation Apparatus for low temperature cvd of metals
JP2730265B2 (ja) * 1990-05-14 1998-03-25 日本電気株式会社 半導体装置とその製造方法
JPH0472733A (ja) 1990-07-13 1992-03-06 Sharp Corp 半導体装置の製造方法
US5173442A (en) 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
JP2626927B2 (ja) * 1990-10-17 1997-07-02 三菱電機株式会社 半導体装置
US5266446A (en) 1990-11-15 1993-11-30 International Business Machines Corporation Method of making a multilayer thin film structure
JPH04188624A (ja) * 1990-11-19 1992-07-07 Matsushita Electric Ind Co Ltd 半導体集積回路の配線形成方法
JPH04363024A (ja) * 1990-11-30 1992-12-15 Toshiba Corp 半導体装置の製造方法
US5345108A (en) * 1991-02-26 1994-09-06 Nec Corporation Semiconductor device having multi-layer electrode wiring
US5175125A (en) * 1991-04-03 1992-12-29 Chartered Semiconductor Manufacturing Ltd. Pte Method for making electrical contacts
KR960005248B1 (ko) * 1991-10-24 1996-04-23 마쯔시다덴기산교 가부시기가이샤 반도체기억장치 및 그 제조방법
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JPH0629405A (ja) 1992-07-10 1994-02-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5288665A (en) * 1992-08-12 1994-02-22 Applied Materials, Inc. Process for forming low resistance aluminum plug in via electrically connected to overlying patterned metal layer for integrated circuit structures
JPH06252272A (ja) * 1992-12-28 1994-09-09 Sony Corp 半導体装置及びその製造方法
US5358901A (en) * 1993-03-01 1994-10-25 Motorola, Inc. Process for forming an intermetallic layer
JP3672941B2 (ja) * 1993-03-24 2005-07-20 川崎マイクロエレクトロニクス株式会社 半導体集積回路の配線構造体
JPH06346240A (ja) * 1993-06-11 1994-12-20 Kawasaki Steel Corp 薄膜の形成方法
US5356836A (en) * 1993-08-19 1994-10-18 Industrial Technology Research Institute Aluminum plug process
US5442235A (en) * 1993-12-23 1995-08-15 Motorola Inc. Semiconductor device having an improved metal interconnect structure
US5672545A (en) * 1994-08-08 1997-09-30 Santa Barbara Research Center Thermally matched flip-chip detector assembly and method
US5565707A (en) * 1994-10-31 1996-10-15 International Business Machines Corporation Interconnect structure using a Al2 Cu for an integrated circuit chip
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer

Also Published As

Publication number Publication date
EP0721216B1 (en) 2000-05-31
DE69517295T2 (de) 2000-12-21
JP5132400B2 (ja) 2013-01-30
US6030895A (en) 2000-02-29
TW351833B (en) 1999-02-01
JP2006066930A (ja) 2006-03-09
DE69517295D1 (de) 2000-07-06
KR100239027B1 (ko) 2000-01-15
EP0721216A2 (en) 1996-07-10
JPH08236481A (ja) 1996-09-13
JP2008182269A (ja) 2008-08-07
US6285082B1 (en) 2001-09-04
US6335569B1 (en) 2002-01-01
KR960030335A (ko) 1996-08-17
JP4771526B2 (ja) 2011-09-14
US20020096768A1 (en) 2002-07-25
JP2004006768A (ja) 2004-01-08
EP0721216A3 (ja) 1996-08-14

Similar Documents

Publication Publication Date Title
JP4215546B2 (ja) 軟金属導体およびその形成方法
US6391777B1 (en) Two-stage Cu anneal to improve Cu damascene process
US6399486B1 (en) Method of improved copper gap fill
US6188135B1 (en) Copper interconnect with top barrier layer
US6972254B1 (en) Manufacturing a conformal atomic liner layer in an integrated circuit interconnect
JP3778487B2 (ja) 金属キャパシタの形成方法
US5985763A (en) Method for producing barrier-less plug structures
US20060289999A1 (en) Selective copper alloy interconnections in semiconductor devices and methods of forming the same
TW448538B (en) Interconnect structure of semiconductor device and method for manufacturing same
JP2003527743A (ja) 層間金属接続のための自己整合金属キャップ
JPH09106962A (ja) 上メタル層の自己押出しによるコンタクト開口又はバイアの充填
US20060199386A1 (en) Semiconductor device with low-resistance inlaid copper/barrier interconnects and method for manufacturing the same
US6465376B2 (en) Method and structure for improving electromigration of chip interconnects
WO2023178112A1 (en) Expansion control for bonding
US20090096103A1 (en) Semiconductor device and method for forming barrier metal layer thereof
KR20000012027A (ko) 반도체장치의제조방법
TWI269403B (en) Sacrificial metal liner for copper
JP3816091B1 (ja) 半導体装置及びその製造方法
US6583051B2 (en) Method of manufacturing an amorphized barrier layer for integrated circuit interconnects
US6943105B2 (en) Soft metal conductor and method of making
JP2005038999A (ja) 半導体装置の製造方法
US6649511B1 (en) Method of manufacturing a seed layer with annealed region for integrated circuit interconnects
JPH09186158A (ja) 軟金属導体およびその形成方法
US6403474B1 (en) Controlled anneal conductors for integrated circuit interconnects
KR100834283B1 (ko) 금속 배선 형성 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070501

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071016

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080116

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080121

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080213

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080218

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080307

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080312

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080416

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080520

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20080606

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080606

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080818

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20081001

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081021

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20081021

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081104

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131114

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term