JPH0472733A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0472733A JPH0472733A JP18567090A JP18567090A JPH0472733A JP H0472733 A JPH0472733 A JP H0472733A JP 18567090 A JP18567090 A JP 18567090A JP 18567090 A JP18567090 A JP 18567090A JP H0472733 A JPH0472733 A JP H0472733A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、半導体装置の製造方法に関し、更に詳しく
はコンタクトホールを有する半導体基板上に微細積層配
線を形成することに関するものである。
はコンタクトホールを有する半導体基板上に微細積層配
線を形成することに関するものである。
(ロ)従来の技術
従来のこのMLSIの微細配線においては、バリアメタ
ルとなるTiN膜やTiW膜を用いたAl・Si/Ti
−NやAl・Si/Ti−Wの積層配線構造が用いられ
ている。特に、CVD−W膜はステップカバレッジが良
好なためコンタクトの穴埋めに対しても有効になる。こ
のため配線部として上層にAl・Si膜を用い、下層に
W膜を用いた2層配線構造のものが提案されている。
ルとなるTiN膜やTiW膜を用いたAl・Si/Ti
−NやAl・Si/Ti−Wの積層配線構造が用いられ
ている。特に、CVD−W膜はステップカバレッジが良
好なためコンタクトの穴埋めに対しても有効になる。こ
のため配線部として上層にAl・Si膜を用い、下層に
W膜を用いた2層配線構造のものが提案されている。
(ハ)発明が解決しようとする課題
しかし、Al・Si/Wの積層配線を用いた場合、Al
Si単層膜に比べAIのグレインサイズが小さくなり、
その結果としてエレクトロマイグレーション耐性が劣化
する。
Si単層膜に比べAIのグレインサイズが小さくなり、
その結果としてエレクトロマイグレーション耐性が劣化
する。
このグレインサイズが小さくなる原因として以下に示す
事が考えられる。
事が考えられる。
すなわち、基本的に、W(タングステン)はW(110
)面が配向し易く、AI(アルミニウム)はAI(li
t)面が配向し易い、という特徴を持っている。
)面が配向し易く、AI(アルミニウム)はAI(li
t)面が配向し易い、という特徴を持っている。
例えば、第2図(a)(b)に示すように、W(110
)面とAl(111)面は同じ原子配列を有し、また原
子間距離もほぼ同じである。それ故、W膜上にAl・S
i膜をスパッタするのに際し、下地の影響を受は易くな
る。
)面とAl(111)面は同じ原子配列を有し、また原
子間距離もほぼ同じである。それ故、W膜上にAl・S
i膜をスパッタするのに際し、下地の影響を受は易くな
る。
一般的に、W膜は0.Iμm程度のグレインサイズを有
するため、上層Atのグレインサイズも、単層のAh
Si膜の場合に比べ小さくなる。そして、配線後に、通
常400℃前後の熱処理を行っているが、400℃航後
の温度では下地W膜のグレインが成長しにくいため、上
層部のAlSi膜も成長しにくくなる。
するため、上層Atのグレインサイズも、単層のAh
Si膜の場合に比べ小さくなる。そして、配線後に、通
常400℃前後の熱処理を行っているが、400℃航後
の温度では下地W膜のグレインが成長しにくいため、上
層部のAlSi膜も成長しにくくなる。
(ニ)課題を解決するための手段および作用この発明は
、コンタクトホールを有する半導体基板上に微細積層配
線を形成するに際して、(i)コンタクトホールを含む
半導体基板上に、全面に、薄いバリア層を介してW(タ
ングステン)膜を積層し、(ii)熱処理を付して、上
記W(タングステン)膜を、これを構成するタングステ
ンよりも大きなグレインサイズのタングステンかみ実質
的に構成されるグレインサイズの大きなW(タングステ
ン)膜に変換し、(1ii) 続いて、全面に、Al
・Si膜を積層して上層がAl−8l膜からなり、下層
がグレインサイズの大きなW膜からなる2層配線を形成
することを特徴とする半導体装置の製造方法である。
、コンタクトホールを有する半導体基板上に微細積層配
線を形成するに際して、(i)コンタクトホールを含む
半導体基板上に、全面に、薄いバリア層を介してW(タ
ングステン)膜を積層し、(ii)熱処理を付して、上
記W(タングステン)膜を、これを構成するタングステ
ンよりも大きなグレインサイズのタングステンかみ実質
的に構成されるグレインサイズの大きなW(タングステ
ン)膜に変換し、(1ii) 続いて、全面に、Al
・Si膜を積層して上層がAl−8l膜からなり、下層
がグレインサイズの大きなW膜からなる2層配線を形成
することを特徴とする半導体装置の製造方法である。
すなわち、この発明は、Al・Si/Wijの2層配線
を形成するに際して、W膜堆積後に熱処理を行いグレイ
ンサイズを大きくし、それにより上層Al5iiiのグ
レインサイズを大きくできてエレクトロマイグレーショ
ン耐性を向上できるようにしたものである。
を形成するに際して、W膜堆積後に熱処理を行いグレイ
ンサイズを大きくし、それにより上層Al5iiiのグ
レインサイズを大きくできてエレクトロマイグレーショ
ン耐性を向上できるようにしたものである。
(ホ)実施例
以下に、具体的に実施例を第1図を用いて説明を行う。
第1図において、ゲート電極l、ソース2、ドレイン3
の拡散領域を有するSi基板4上の全面にBPSG膜5
を積層した後、ドレイン3に通ずるコンタクトホール6
を形成し、次に、WとSiO,との密着性を上げ、Wと
Siとの反応を防止するためにバリア層として薄いTi
−N膜(膜厚500人)7を堆積する。
の拡散領域を有するSi基板4上の全面にBPSG膜5
を積層した後、ドレイン3に通ずるコンタクトホール6
を形成し、次に、WとSiO,との密着性を上げ、Wと
Siとの反応を防止するためにバリア層として薄いTi
−N膜(膜厚500人)7を堆積する。
その後、CVD法により、W膜8を形成する。
次に、炉内で600〜900℃の温度で熱処理を行う。
なお、この時、通常の電気炉では酸素の巻き込みにより
W膜8の表面が酸化されてしまう。そのため、RTA
(Rapid Thermal Anneal)炉を用
いる必要がある。
W膜8の表面が酸化されてしまう。そのため、RTA
(Rapid Thermal Anneal)炉を用
いる必要がある。
その後、Al・Si膜9を堆積するが、比較的大きなグ
レインが形成される事になり、その結果としてエレクト
ロマイグレーション耐性が向上される事になる。
レインが形成される事になり、その結果としてエレクト
ロマイグレーション耐性が向上される事になる。
(へ)発明の効果
以上のようにこの発明によれば、Al・Si/Wの積層
配線を形成するに際して、Wデポ後に熱処理を行い、W
膜のグレインサイズを大きくするようにしたので、配線
上層のAh Si膜のA1のグレインサイズを大きくて
き、エレクトロマイグレーション耐性を向上できる効果
がめる。
配線を形成するに際して、Wデポ後に熱処理を行い、W
膜のグレインサイズを大きくするようにしたので、配線
上層のAh Si膜のA1のグレインサイズを大きくて
き、エレクトロマイグレーション耐性を向上できる効果
がめる。
第1図はこの発明の一実施例を用いて製造された半導体
装置の要部構成説明図、第2図(a)および(b)はそ
れぞれタングステン(W)膜およびアルミニウム(At
)膜の原子配列を示す図である。 4・・・・・・Si基板、7・・・・・・Ti−N膜(
バリア層)、8・・・・・・グレインサイズの大きなW
膜、9・・・・・・Ai Si膜。
装置の要部構成説明図、第2図(a)および(b)はそ
れぞれタングステン(W)膜およびアルミニウム(At
)膜の原子配列を示す図である。 4・・・・・・Si基板、7・・・・・・Ti−N膜(
バリア層)、8・・・・・・グレインサイズの大きなW
膜、9・・・・・・Ai Si膜。
Claims (1)
- 【特許請求の範囲】 1、コンタクトホールを有する半導体基板上に微細積層
配線を形成するに際して、 (i)コンタクトホールを含む半導体基板上に、全面に
、薄いバリア層を介してW(タングステン)膜を積層し
、 (ii)熱処理を付して、上記W(タングステン)膜を
、これを構成するタングステンよりも大きなグレインサ
イズのタングステンから実質的に構成されるグレインサ
イズの大きなW(タングステン)膜に変換し、 (iii)続いて、全面に、Al・Si膜を積層して上
層がAl・Si膜からなり、下層がグレインサイズの大
きなW膜からなる2層配線を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18567090A JPH0472733A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18567090A JPH0472733A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0472733A true JPH0472733A (ja) | 1992-03-06 |
Family
ID=16174821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18567090A Pending JPH0472733A (ja) | 1990-07-13 | 1990-07-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0472733A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0745611A (ja) * | 1993-07-27 | 1995-02-14 | Nec Corp | 配線構造 |
EP0721216A2 (en) * | 1995-01-03 | 1996-07-10 | International Business Machines Corporation | A soft metal conductor and method of making |
US8440560B2 (en) | 2007-07-02 | 2013-05-14 | Hynix Semiconductor Inc. | Method for fabricating tungsten line and method for fabricating gate of semiconductor device using the same |
-
1990
- 1990-07-13 JP JP18567090A patent/JPH0472733A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0745611A (ja) * | 1993-07-27 | 1995-02-14 | Nec Corp | 配線構造 |
EP0721216A2 (en) * | 1995-01-03 | 1996-07-10 | International Business Machines Corporation | A soft metal conductor and method of making |
EP0721216A3 (ja) * | 1995-01-03 | 1996-08-14 | Ibm | |
US6030895A (en) * | 1995-01-03 | 2000-02-29 | International Business Machines Corporation | Method of making a soft metal conductor |
US6285082B1 (en) | 1995-01-03 | 2001-09-04 | International Business Machines Corporation | Soft metal conductor |
US8440560B2 (en) | 2007-07-02 | 2013-05-14 | Hynix Semiconductor Inc. | Method for fabricating tungsten line and method for fabricating gate of semiconductor device using the same |
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