CN1716589A - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件，可以抑制在以铜为主要构成材料的布线结构中因应力迁移而引起的空隙产生且可靠性高。在半导体衬底上的绝缘膜上形成的多层布线结构中，布线结构为：以与以铜为主要构成材料构成的第一布线的上表面相接的方式，从下依次至少层叠阻挡性高且具有压缩应力的第一绝缘膜、具有拉伸应力的第二绝缘膜、比上述第一绝缘膜和上述第二绝缘膜介电常数低的第三绝缘膜，设置通孔以便贯通上述第一绝缘膜、第二绝缘膜及第三绝缘膜并与上述第一布线连接。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，特别是涉及一种使用以铜为主要成分的导体膜作为埋入布线的主布线材料的半导体器件。
背景技术
近年来，随着LSI的以高集成化、高速化为目的的晶体管的微细化，布线的信号延迟逐步明显，伴随于此，就希望降低布线电阻并降低布线间的电容。因此，为了降低布线电阻，正在开发使用作为布线材料比现有的铝合金电阻低且耐迁移性优良的铜的铜布线技术。此外，为了降低布线间的电容，作为层间绝缘膜材料，正在研讨使用低介电常数的绝缘膜。
利用埋入布线技术来形成这些铜布线结构。埋入布线技术例如如下所示。首先，在绝缘膜中形成布线沟和孔等这样的布线开口部之后，在包含此布线开口部内的绝缘膜之上，按照从下面开始的顺序淀积导电性的阻挡膜及以铜为主要成分的导体膜。接着，通过利用化学机械抛光法等抛光多余的导电膜及导电性的阻挡膜，在布线开口部内形成埋入布线。此后，实施清洗处理后，在此绝缘膜及埋入布线的上表面上，形成例如由氮化膜等构成的防扩散绝缘膜。此后，在防扩散绝缘膜的上表面上淀积低介电常数膜。
但是，在Cu布线结构的开发过程中，表现出预想之外的应力迁移的减弱，担心在铜布线内和通路内部形成因应力迁移引起的空隙，并公开了以下技术。
例如，在日本专利申请特开2003-303880号公报中，公开了一种为了缓减上层布线和通路的连接部分的应力将层间绝缘膜形成叠层结构的技术(防止通路内部的应力迁移的技术)。
再有，例如，在特开2003-257979号公报中，公开了一种在布线用的铜中添加杂质原子的技术(防止铜布线的应力迁移技术)。
<专利文献1>特开2003-303880号公报
<专利文献2>特开2003-257979号公报
发明内容
但是，在具有上述的铜布线结构的半导体器件中，存在在连接布线间通孔的下部的布线中产生应力迁移不良的问题。在通孔直径小的情况下，此问题特别明显。由此，由于在通孔下部附近的布线部中产生空隙，所以就会担心产生因布线电阻增大而导致断线问题。
因此，本发明的目的在于提供一种可抑制在以铜为主要构成材料的布线结构中因应力迁移而引起的空隙产生且可靠性高的半导体器件。
通过本说明书的叙述及附图，本发明的上述以及其它目的和新颖特征就会变得明显。
在本申请公开的发明中，代表性的方案可简单地说明如下。
为了实现上述目的，在半导体衬底上的绝缘膜上形成的多层布线结构中，布线结构为：以与以铜为主要构成材料构成的第一布线的上表面相接的方式，按照从下开始的顺序至少层叠阻挡性高且具有压缩应力的第一绝缘膜、具有拉伸应力的第二绝缘膜、比上述第一绝缘膜和上述第二绝缘膜介电常数低的第三绝缘膜，设置通路以贯通上述第一绝缘膜、上述第二绝缘膜及上述第三绝缘膜并与上述第一布线连接，通过通路与第二布线连接。
在上述结构中，其特征在于，优选地，上述第一绝缘膜的膜厚比上述第二绝缘膜的膜厚更薄。
在上述结构中，其特征在于，优选地，上述第一绝缘膜的杨式系数比上述第二绝缘膜的杨氏模量更大，并且上述第一绝缘膜的厚度比上述第二绝缘膜的厚度更薄。
在上述结构中，其特征在于，优选地，上述第二绝缘膜是阻挡性高的绝缘膜。
在上述结构中，其特征在于，优选地，上述第一绝缘膜由至少含有氮原子的绝缘膜构成。
在上述结构中，其特征在于，优选地，上述第三绝缘膜是具有拉伸应力的低介电常数绝缘膜。
通过本申请中公开的发明中的典型器件所获得的效果，可简单地说明如下。
根据本发明，在由以铜为主要构成材料的金属膜构成的布线中，能够降低通孔底部附近的应力梯度，由此能够提供一种可用于抑制因应力迁移而引起间隙的发生且可靠性高的半导体器件。
附图说明
图1是表示本发明的实施方式1的半导体器件的主要部分的截面结构图。
图2是表示本发明的实施方式2的半导体器件的主要部分的截面结构图。
图3是表示本发明的实施方式3的半导体器件的主要部分的截面结构图。
图4是表示本发明的实施方式4的半导体器件的主要部分的截面结构图。
图5是表示本发明的实施方式5的半导体器件的主要部分的截面结构图。
图6是表示本发明的实施方式6的半导体器件的主要部分的截面结构图。
图7是表示本发明的实施方式7的半导体器件的主要部分的截面结构图。
图8是表示本发明的实施方式8的半导体器件的主要部分的截面结构图。
图9是表示本发明的实施方式9的半导体器件的主要部分的截面结构图。
图10是表示本发明的实施方式10的半导体器件的主要部分的截面结构图。
图11是表示本发明的实施方式11的半导体器件的主要部分的截面结构图。
图12是表示本发明的实施方式12的半导体器件的主要部分的截面结构图。
图13是表示本发明的实施方式13的半导体器件的主要部分的截面结构图。
图14是表示本发明的实施方式14的半导体器件的主要部分的截面结构图。
附图标记说明
1...硅衬底、2...元件隔离膜、3...栅绝缘膜、4...栅电极、5...接触栓塞、6...侧壁、7...硅化物膜、8...绝缘膜、9...第一线间绝缘膜、10...布线沟、11...阻挡膜、12...第一铜布线、13...防扩散绝缘膜、14...第一线间绝缘膜、15...第二线间绝缘膜、16...第二线间绝缘膜、17a...布线沟、17b...通路孔、18...阻挡膜、19...通路、20...第二铜布线、21...绝缘膜、22...绝缘膜、23...绝缘膜、24...绝缘膜、25...绝缘膜、26...防扩散绝缘膜、27...第一层间绝缘膜、28...氮化铜层、29...空间部
具体实施方式
(实施方式1)
首先，按图1说明本发明中的实施方式1。图1表示根据本实施方式的半导体器件的主要部分的截面结构。
在图1所示的本实施方式1的半导体器件中，在作为半导体衬底的例如由单晶硅构成的硅衬底1的主表面(元件形成面、电路形成面)上形成晶体管，例如，上述晶体管由栅绝缘膜3、栅电极4及扩散层(未图示)等构成。利用由氧化硅和氮化硅等构成的元件隔离膜2，对各个晶体管实施元件隔离。此外，在上述栅电极4及扩散层上表面上，形成硅化物7。
例如，上述栅绝缘膜3由氧化硅、氮化硅、氧化钛、氧化锆、氧化铪、五氧化钽等的电介质膜或这些电介质膜的叠层结构构成，例如，使用化学气相蒸发法、溅射法等来形成上述栅绝缘膜3。此外，例如，上述栅电极4由多晶硅膜和金属膜、硅锗膜或金属硅化物膜或这些膜的叠层结构构成，例如，使用化学气相蒸发法、溅射法等来形成上述栅电极4。
在上述栅绝缘膜3、栅电极4、硅化物7的侧壁上，形成由氧化硅和氮化硅等构成的侧壁6。
用绝缘膜8覆盖含有上述晶体管的硅衬底1的主表面的整个上表面。例如，绝缘膜8由低介电常数绝缘膜(SiOC、SiOF或SiOC和SiO2的多孔材料等)和BPSG(掺硼磷硅酸盐玻璃，Boron-dopedPhospho Silicate Glass)膜和SOG(玻璃上涂层，Spin On Glass)膜、或利用以四乙氧基硅烷为原料的CVD方法形成的氧化硅膜(以下称为TEOS(Tetra-Ethoxy-Silicate)膜)、或利用化学气相蒸发法和溅射法形成的硅氧化膜和氮化膜等构成。或者由它们的叠层结构构成。只要是绝缘膜即可，但不限定于此。
例如，通过将第一线间绝缘膜9构成为按照从下层依次为TEOS膜、低电介绝缘膜、TEOS膜的层叠结构，能够确保这些低介电常数绝缘膜的机械强度。但是，当然也可替代TEOS膜，而使用采用上述CVD方法形成的低介电常数绝缘膜。
在上述第一线间绝缘膜9中，形成用于形成布线的布线沟10。在上述布线沟10内，设置含有例如按照从下面开始的顺序利用溅射法形成的氮化钽膜(TaN)及钽膜(Ta)的阻挡膜11。作为此阻挡膜11的形成方法，也可使用CVD方法，此外，也可使用作为溅射法之一的离子化溅射法。此离子化溅射法是使构成阻挡膜的金属离子化、并通过对衬底施加偏压而对金属离子具有取向性的方法，即使在微细的沟内部也能够淀积覆盖性好的膜。
作为阻挡膜11，不限于上述TaN与Ta的叠层膜，例如，也可使用由Ta、TaN、TaSiN、W、氮化钨(WN)、WSiN、Ti、TiN或TiSiN构成的单层膜和它们的叠层膜。此外，作为阻挡膜11，还可以使用由Ru、添加了Ti的Ru构成的单层膜、以及Ru和TiN的叠层膜、Ru和TaN的叠层膜。在使用Ru作为阻挡膜11的情况下，能够获得提高Ru和Cu的密合性且防止迁移的效果。
接着，在上述布线沟10内的阻挡膜11上，形成第一铜布线12。例如，上述第一铜布线12由电场电镀用籽晶膜和电镀膜的叠层构成。例如使用离子化溅射法等的溅射法来形成籽晶膜。
通过在上述绝缘膜8中设置的接触栓塞5，在硅衬底1的主表面上形成的扩散层与在硅衬底1的主表面上形成的第一铜布线12进行电连接。
接着，在上述第一线间绝缘膜9及第一铜布线12的上表面上，形成防扩散绝缘膜13。防扩散绝缘膜13作为用于防止铜原子扩散到层间绝缘膜的阻挡膜形成。在此，上述防扩散绝缘膜13是对铜的扩散阻挡性比氧化硅高、并且具有压缩应力的绝缘膜。
在此，作为上述布线防扩散绝缘膜13，例如，也可使用SiN膜(氮化硅膜)、SiON(氧氮化硅膜)、SiC(氮化硅膜)或SiCN膜(碳氮化硅膜)等。
并且，在上述防扩散绝缘膜13的上表面上，形成第一层间绝缘膜14。在此，上述第一层间绝缘膜14是具有拉伸应力的膜。
并且，在上述第一层间绝缘膜14的上表面上，形成第二层间绝缘膜15。
在此，上述第二层间绝缘膜15是例如低介电常数绝缘膜。例如，在以SiO为主要成分的膜、或以SiOF为主要成分的膜、以SiC为主要成分的膜、以及芳香族碳化氢结构的有机聚合物膜(含有C和H)的膜、以及上述各种膜和SiO2(氧化硅膜)等的膜中通过导入空孔(多孔化)，能够降低低介电常数绝缘膜的介电常数。此外，作为低介电常数绝缘膜，也可使用有机类的硅玻璃。在此情况下，也在涂覆材料后实施热处理。此有机类硅玻璃的组分主要是SiOCH。此外，也可以使用其它有机聚合物材料和对上述各种材料导入空孔的材料。
这种低介电常数绝缘膜的介电常数比氧化硅膜(例如，TEOS膜)低(介电常数≤3.7)，其结果，由于降低了布线间的寄生电容，因此就能够实现半导体器件的高速工作。
接着，在上述第二层间绝缘膜15的上表面上形成第二线间绝缘膜16。
在此，上述第二线间绝缘膜16与上述第一线间绝缘膜9相同，例如，由低介电常数绝缘膜(SiOC、SiOF或SiOC和SiO2的多孔材料等)和BPSG膜和SOG膜、TEOS膜、或利用化学气相蒸发法和溅射法形成的硅氧化膜和氮化膜等构成。或者由它们的叠层结构构成。只要是绝缘膜即可，但不限定于此。
形成通路孔(连接孔)17b和布线沟17a，以便贯通上述第二线间绝缘膜16、上述第二层间绝缘膜15、上述第一层间绝缘膜14、及上述防扩散绝缘膜13。通路孔17b配置在第一铜布线12和布线沟17a之间，贯通第二层间绝缘膜15、第一层间绝缘膜14及防扩散绝缘膜13，并且连接到布线沟17a及第一铜布线12。
在上述通路孔17b及布线沟17a内，设置例如含有按照从下面开始的顺序利用溅射法形成的氮化钽膜(TaN)及钽膜(Ta)的阻挡膜18。作为此阻挡膜18的形成方法，也可使用CVD方法。此外，也可使用作为溅射法之一的离子化溅射法。此离子化溅射法是使构成阻挡膜的金属离子化、并通过对衬底施加偏压而对金属离子具有取向性的方法，即使在微细的沟内部，也能够淀积覆盖性好的膜。
作为阻挡膜18，不限定于上述TaN及与Ta的叠层膜，例如，也可使用由Ta、TaN、TaSiN、W、氮化钨(WN)、WSiN、Ti、TiN或TiSiN构成的单层膜和它们的叠层膜。此外，作为阻挡膜18，还可以使用由Ru、添加了Ti的Ru构成的单层膜以及Ru和TiN的叠层膜、Ru和TaN的叠层膜。在使用Ru作为阻挡膜18的情况下，能够获得提高了Ru和Cu的密合性且防止迁移的效果。
接着，在上述通路孔17b及布线沟17a内的上述阻挡膜18上，形成由以铜膜为主要构成材料构成的通路19及第二铜布线20。例如，上述通路19及第二铜布线20由电场电镀用籽晶膜和电镀膜的叠层构成。例如，使用离子化溅射法等的溅射法来形成籽晶膜。
在此，通路19由铜布线20的一部分构成，且通路19是用于电连接铜布线20和下层铜布线12的部分。
接着，在上述第二线间绝缘膜16及第二铜布线20的上表面上形成绝缘膜21、绝缘膜22等。
此后，通过所希望的工序完成了半导体器件。
在本实施方式中，虽然说明了两层布线结构的情况，但是，通过对必要的布线层部分反复进行将形成从上述防扩散绝缘膜13的层直至上述第二线间绝缘膜16为止的层的上述工序，能够获得多层布线结构。
在多层布线结构内，本发明的布线结构只要在至少一层中使用即可，而不必在所有层中进行使用。
由于通路直径变小时就会使通路下部布线中的应力迁移加速，在多层布线结构中，最小通路直径相对小，在仅形成下层部分的通路的层间绝缘膜部分中，利用适用本发明的布线结构，能够防止工序数量的增加，并且能够防止因应力迁移引起的电阻上升。
接着，以下说明根据上述结构的本实施方式1的半导体器件的作用效果。在现有的主要结构材料是铜的布线中，担心在通路下部因应力迁移而产生空隙、电阻增大。本申请的发明人通过实验和分析，明确了因通路下部铜膜应力梯度的增大而加速了因通路下部布线中的空隙而引起的电阻增大。
本申请的发明人发现，在由以铜主要结构材料构成的第一布线的上表面上形成用于连接第二布线的通孔的部分中，通过抑制绝缘膜结构的应力，能够降低通路下铜膜的应力梯度，并能够防止因通路下布线空隙而引起的电阻增大。
即，在上述防扩散绝缘膜13具有压缩应力的情况下，上述第一铜布线12受到来自通路孔17b侧壁的压缩力，在通路下部附近就会产生应力梯度。因此，通过设置具有与上述防扩散绝缘膜13符号相反的拉伸应力的第一层间绝缘膜，能够降低作用在铜布线的压缩应力，并能够降低在通路下部产生的应力梯度。由此，在通路下部，就可抑制因应力迁移而引起的空隙的产生，并可防止电阻的上升。因此，能够获得可靠性高的半导体器件。
此情况下，优选地，上述防扩散绝缘膜13的膜厚比上述第一层间绝缘膜14的膜厚更薄。这是由于随着远离铜布线的上表面，对铜布线影响就会变小，所以可直接设置在铜布线上。与防扩散绝缘膜13相比，通过进一步增加在其上表面上形成的第一层间绝缘膜14的膜厚，能够获得更大的效果。
此外，优选地，上述防扩散绝缘膜13的杨氏模量比上述第一层间绝缘膜14的杨氏模量大的材料。这是因为杨氏模量高的材料是原子间键合高致密的膜，是为了提高防止来自铜布线的铜原子向绝缘膜扩散的效应。在此情况下，优选地，上述防扩散绝缘膜13的膜厚比上述第一层间绝缘膜14的膜厚更薄。这是因为除上述理由之外，由于杨氏模量小时、对下面材料作用力就会变小，具有抑制防扩散膜的压缩应力的作用，并能够更有效地获得比上述防扩散绝缘膜的膜厚更厚的膜。
此外，相对于铜原子的扩散，若使上述第一层间绝缘膜14成为阻挡性高的绝缘膜时，能够减薄上述防扩散绝缘膜13的膜厚。具有压缩应力的致密的绝缘膜的介电常数相对较高。因此，利用使在具有压缩应力的防扩散绝缘膜上面设置的第一层间绝缘膜14低于上述防扩散绝缘膜的介电常数、具有拉伸应力并且阻挡性高的绝缘膜，能够获得降低布线间的电容的效果。通过使第一层间绝缘膜14的膜厚比上述防扩散绝缘膜更厚，能够降低布线间的电容。
此外，通过使上述防扩散绝缘膜13成为例如SiCN和SiN等至少含有氮原子的绝缘膜，能够提高与铜布线的粘接性，还能够有效地防止铜布线和防扩散绝缘膜界面的剥离。
此外，通过使上述第二层间绝缘膜15成为具有拉伸应力的低介电常数绝缘膜，由于是与上述第一层间绝缘膜14的拉伸应力相同方向的应力，能够降低上述第一层间绝缘膜14和上述第二层间绝缘膜15的界面应力，能够有效地防止在此界面的剥离。
再有，通过降低上述防扩散绝缘膜13本身的压缩应力，也能够降低作用于第一铜布线12的压缩应力，能够降低发生在通路下部的应力梯度。但是，根据形成膜条件等改变防扩散绝缘膜13的应力时，由于担心膜的致密性被损坏而使铜原子扩散的阻挡性下降，所以防扩散绝缘膜就必须考虑阻挡性的薄膜性质。因此，通过使在用于抑制应力的作用的防扩散绝缘膜13的上表面上设置的第一层间绝缘膜14的膜应力与防扩散绝缘膜13的符号相反，不降低阻挡性，能够抑制铜布线内空隙的形成，并能够获得具有高可靠性的铜布线结构的半导体器件。
(实施方式2)
接着，通过图2说明本发明中的实施方式2。图2表示根据本实施方式的半导体器件的截面结构，对与实施方式1共同的部分赋予相同的附图标记。
在图2所示的本实施方式2的半导体器件中，构成为在根据实施方式1的图1的结构的、上述第二层间绝缘膜15和上述第二线间绝缘膜16的界面处，按照从下层开始的顺序设置绝缘膜23、绝缘膜24。其它之处为几乎相同的结构，并能够获得与实施方式1相同的效果。
再有，上述绝缘膜23是由低介电常数膜构成的用于覆盖上述第二层间绝缘膜15的绝缘膜。例如，此绝缘膜23由诸如以二氧化硅(SiO2)为代表的氧化硅(SiOx)构成，例如在化学机械抛光处理(CMP：化学机械抛光)时，能够确保上述第二层间绝缘膜15的机械强度。此外，可确保表面保护及耐湿性。
相对于上述第二层间绝缘膜15，绝缘膜23的厚度比较薄，例如为25nm～100nm左右，优选地，例如50nm左右。
上述绝缘膜23不限定于氧化硅膜，可进行各种变更，例如，也可以使用氮化硅(SixNy)膜、碳化硅(SiC)膜或碳氮化硅(SiCN)膜。
绝缘膜24是蚀刻停止用的绝缘膜。通过增大第二线间绝缘膜16和绝缘膜24的蚀刻选择比，在此绝缘膜24的表面一旦停止蚀刻后，选择地蚀刻去除绝缘膜24。由此，能够提高布线沟17a的形成深度的精度，并能够防止布线沟17a的过度挖掘。
相对于上述第二层间绝缘膜15，绝缘膜23的厚度比较薄，例如可以是25nm～100nm左右，优选地，例如50nm左右。
(实施方式3)
接着，通过图3说明本发明中的实施方式3。图3表示根据本实施方式的半导体器件的截面结构，对与实施方式1共同的部分赋予相同的附图标记。
在图3所示的本实施方式3的半导体器件中，构成为在根据实施方式1的图1的结构的、上述第二层间绝缘膜15和上述第二线间绝缘膜16的界面处仅设置绝缘膜23。其它之处为几乎相同的结构，并能够获得与实施方式1相同的效果。
再有，上述绝缘膜23是由低介电常数膜构成的用于覆盖上述第二层间绝缘膜15的绝缘膜。例如，此绝缘膜23由诸如以二氧化硅(SiO2)为代表的氧化硅(SiOx)构成，例如在化学机械抛光处理(CMP：化学机械抛光)时，能够确保上述第二层间绝缘膜15的机械强度。此外，可确保表面保护及耐湿性。
相对于上述第二层间绝缘膜15，绝缘膜23的厚度比较薄，例如为25nm～150nm左右。上述绝缘膜23不限定于氧化硅膜，可进行各种变更，例如也可以使用氮化硅(SixNy)膜、碳化硅(SiC)膜或碳氮化硅(SiCN)膜。
兼有图2所示的实施方式2中的作为蚀刻停止用的绝缘膜的功能。能够减少省略了实施方式2中的绝缘膜24部分的工序数量。
(实施方式4)
接着，通过图4说明本发明中的实施方式4。图4表示根据本实施方式的半导体器件的截面结构，对与实施方式1共同的部分赋予相同的附图标记。
在图4所示的本实施方式4的半导体器件中，改变根据实施方式1的图1的结构的具有压缩应力的防扩散绝缘膜13，而设置具有拉伸应力的防扩散绝缘膜26。并且，改变图1结构的上述第一层间绝缘膜14，而设置了具有压缩应力的第一层间绝缘膜27。其它之处为相同的结构，并能够获得与实施方式1相同的效果。
如图4所示，在第一铜布线12的上表面上设置的上述防扩散绝缘膜26具有拉伸应力的情况下，上述第一铜布线12受到来自通路孔17b侧壁的拉伸力，在通路下部附近就会产生应力梯度。
因此，通过设置具有与上述防扩散绝缘膜26相反符号的压缩应力的第一层间绝缘膜27，能够降低作用于铜布线的拉伸应力，能够降低在通路下部产生的应力梯度。由此，可抑制在通路下部因应力迁移而引起的空隙的产生，可防止电阻上升。因此，能够获得可靠性高的半导体器件。
此外，由于通常上述第一铜布线12具有拉伸应力，通过在其上表面上设置具有拉伸应力的防扩散绝缘膜26，能够降低上述第一铜布线12和上述防扩散绝缘膜26的界面应力，并能够进一步有效地抑制应力迁移。
此外，通过使具有拉伸应力的上述防扩散绝缘膜26的膜厚比具有压缩应力的上述第一层间绝缘膜27的膜厚更薄，能够有效地抑制在铜布线产生的应力梯度。这是由于随着远离铜布线的上表面，对铜布线影响就会变小，所以可直接设置在铜布线上。与防扩散绝缘膜26相比，就必须进一步使在其上表面上形成的第一层间绝缘膜27的膜厚变厚。
此外，若使上述第一层间绝缘膜27成为对铜原子的扩散阻挡性高的绝缘膜，能够进一步减薄上述防扩散绝缘膜26的膜厚。由此，在通路深度相同的情况下，能够使由低介电常数绝缘膜构成的第二层间绝缘膜15的膜厚变厚，并就能够降低布线间的电容。
此外，在上述第一层间绝缘膜27为对铜原子的扩散阻挡性高的绝缘膜的情况下，成为上述防扩散绝缘膜26的杨氏模量比上述第一层间绝缘膜27的杨氏模量小的材料，通过使具有拉伸应力的上述扩散绝缘膜26的膜厚比具有压缩应力的上述第一层间绝缘膜27的膜厚更厚，能够降低布线间的电容。
此外，与图2所示的实施方式2和图3所示的实施方式3的情况相同，即使在本实施方式中，在构成在上述第二层间绝缘膜15和上述第二线间绝缘膜16的界面处设置绝缘膜23及绝缘膜24的叠层结构、或绝缘膜23的单层的结构的情况下，也能够确保上述第二层间绝缘膜15的机械强度，此外，可确保表面保护及耐湿性。此外，还能够获得作为蚀刻停止用绝缘膜功能的效果。
(实施方式5)
接着，通过图5说明本发明中的实施方式5。图5表示根据本实施方式的半导体器件的截面结构，对与实施方式1共同的部分赋予相同的附图标记。
在图5所示的本实施方式5的半导体器件中，构成为在根据实施方式1的图1的结构的上述第一铜布线12和上述防扩散绝缘膜13的界面处设置氮化铜28。其它之处为相同的结构，并能够获得与实施方式1相同的效果。
通过在上述第一铜布线12和上述防扩散绝缘膜13的界面处设置氮化铜层28，能够提高针对铜原子向扩散膜中扩散的阻挡性，并能够进一步获得可靠性高的半导体器件。
此外，由于能够通过氮化铜层28确保针对铜原子的扩散的阻挡性，能够减薄上述防扩散绝缘膜13的膜厚，并能够增厚比上述防扩散绝缘膜13介电常数低的第二层间绝缘膜的膜厚，且能够降低布线间的电容。
在图5中的实施方式5中，虽然仅示出了在上述第一铜布线12和上述防扩散绝缘膜13的界面处设置氮化铜层28的情况，但如图6的实施方式6所示，也可在上述第一铜布线12和通路19的界面处设置氮化铜层。
但是，从通路和布线的接触电阻下降的观点看，仅在上述第一铜布线12和上述防扩散绝缘膜13的界面处设置氮化铜层28时是优选的。
(实施方式7)
接着，通过图7说明本发明中的实施方式7。图7表示根据本实施方式的半导体器件的截面结构，对与实施方式2共同的部分赋予相同的附图标记。
在图7所示的本实施方式7的半导体器件中，构成为在根据实施方式2的图2的结构的、上述第一铜布线12和上述防扩散绝缘膜26的界面处设置氮化铜28。其它之处为相同的结构，并能够获得与实施方式2相同的效果。
通过在上述第一铜布线12和上述防扩散绝缘膜26的界面处设置氮化铜层28，能够提高针对铜原子向扩散膜中的扩散的阻挡性，并能够进一步获得可靠性高的半导体器件。
此外，由于能够通过氮化铜层28来确保针对铜原子的扩散的阻挡性，能够减薄上述防扩散绝缘膜26的膜厚，并能够增厚比上述防扩散绝缘膜26介电常数低的第二层间绝缘膜15的膜厚，能够降低布线间的电容。
在图7中的实施方式7中，虽然仅示出了在上述第一铜布线12和上述防扩散绝缘膜26的界面处设置氮化铜层28的情况，但也可在上述第一铜布线12和通路19的界面处设置氮化铜层。
但是，从降低通路和布线的接触电阻的观点看，仅在上述第一铜布线12和上述防扩散绝缘膜13的界面处设置氮化铜层21时是优选的。
(实施方式8)
接着，通过图8说明本发明中的实施方式8。图8表示根据本实施方式的半导体器件的截面结构，对与实施方式2共同的部分赋予相同的附图标记。
在图8所示的本实施方式8的半导体器件中，构成为在根据实施方式2的图2的结构的、第二层间绝缘膜15的至少一部分上设置空间部29。其它之处为相同的结构，能够获得与实施方式2相同的效果。
此外，通过在第二层间绝缘膜的至少一部分上设置空间部29，能够获得进一步降低布线间电容的效果。
(实施方式9)
接着，通过图9说明本发明中的实施方式9。图9表示根据本实施方式的半导体器件的截面结构，对与实施方式8共同的部分赋予相同的附图标记。
在图9所示的本实施方式9的半导体器件中，构成为根据实施方式8的图8的结构的、空间部29不仅设置在第二层间绝缘膜15上，还设置在第一层间绝缘膜14上的结构。其它之处为相同的结构，并能够获得与实施方式8相同的效果。
此外，通过在第一层间绝缘膜14也设置空间部29，能获得通过实施方式8进一步降低布线间电容的效果。
由此，在连接通路形成的通孔侧壁的区域，若构成在第一铜布线12上层叠具有压缩应力的防扩散绝缘膜13、具有拉伸应力的第一层间绝缘膜14的结构，能够有效地抑制铜布线的应力梯度，并就能够防止因空隙引起的电阻的增大。
(实施方式10)
接着，通过图10说明本发明中的实施方式10。图10表示根据本实施方式10的半导体器件的截面结构，对与实施方式8共同的部分赋予相同的附图标记。
在图10所示的本实施方式10的半导体器件中，构成为根据实施方式8的图8的结构的、第二层间绝缘膜15形成为在其上表面处嵌入绝缘膜23。其它之处为相同的结构，能够获得与实施方式8相同的效果。
此外，通过构成为第二层间绝缘膜15形成为在其上表面处嵌入绝缘膜23，能够防止上述第二层间绝缘膜和绝缘膜23的界面的剥离，获得可靠性更高的半导体器件。
(实施方式11)
接着，通过图11说明本发明中的实施方式11。图11表示根据本实施方式11的半导体器件的截面结构，对与实施方式10共同的部分赋予相同的附图标记。
在图11所示的本实施方式11的半导体器件中，构成为没有根据实施方式10的图10的结构的绝缘膜24，从而绝缘膜23具有低介电常数膜15的防扩散绝缘膜和蚀刻停止膜这两方面的作用。其它之处为相同的结构，并能够获得与实施方式8相同的效果。
此外，在本实施方式中，由于省略了绝缘膜24，也能够获得可减少工序数量的效果。
(实施方式12)
接着，通过图12说明本发明中的实施方式12。图12表示根据本实施方式12的半导体器件的截面结构，对与实施方式11共同的部分赋予相同的附图标记。
在图12所示的本实施方式的半导体器件中，构成为根据实施方式11的图11的结构的空间部29形成为嵌入第一层间绝缘膜14。其它之处为相同的结构，并能够获得与实施方式11相同的效果。
此外，在此情况下，通过构成为空间部29形成为嵌入第一层间绝缘膜14，能够防止第一层间绝缘膜14和第二层间绝缘膜15的界面的剥离，获得可靠性更高的半导体器件。
(实施方式13)
接着，通过图13说明本发明中的实施方式13。图13表示根据本实施方式13的半导体器件的截面结构，对与实施方式8共同的部分赋予相同的附图标记。
在图13所示的本实施方式的半导体器件中，构成为根据实施方式8的图8的结构的空间部29与通路孔17b相邻接。其它之处为相同的结构，并能够获得与实施方式8相同的效果。
此外，在此情况下，通过构成为空间部29与通路孔17b相邻接，能够更有效地降低布线间的电容。
由此，在与形成通路19的通路孔17b侧壁相接的区域，与通路19邻接地设置空间部29的情况下，为了抑制因在第一铜布线12上设置的、具有压缩应力的防扩散绝缘膜13而产生的铜布线的应力梯度，通过构成为层叠具有拉伸应力的第一层间绝缘膜14，能够有效地抑制铜布线的应力梯度，并能够防止因空隙引起的电阻增大。
(实施方式14)
接着，通过图14说明本发明中的实施方式14。图14表示根据本实施方式14的半导体器件的截面结构，对与实施方式1共同的部分赋予相同的附图标记。
在图14所示的本实施方式的半导体器件中，相对于根据实施方式1的图1的结构是由相同的铜膜形成通路19和第二铜布线20的双镶嵌铜布线结构，是利用单镶嵌工艺形成的单镶嵌铜布线结构。是通路19和第二铜布线20通过阻挡膜18接合的结构。在此情况下，也能够获得与实施方式1相同的效果。
再有，虽然在其它的实施方式中说明了双镶嵌铜布线结构的情况，但即使为单镶嵌铜布线结构的情况，也能够取得相同的效果。
再有，上述各实施方式所示出的半导体器件并不限定于这些结构，布线层的数量也不限定于两层。此外，此半导体器件也可使用于DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、或微型计算机等。
虽然以上已经根据上述实施方式具体地说明了本发明人完成的发明，但本发明并不限定于上述实施方式，毫无疑问，在不脱离本发明的宗旨的范围之内，可以进行各种变更。

Claims (13)

1、一种半导体器件，其特征在于，包括：
在半导体衬底上隔着绝缘膜设置的、以铜为主要构成材料构成的第一布线；
在上述第一布线上设置的、对第一布线的铜具有阻挡性的第一绝缘膜；
在上述第一绝缘膜上设置的、具有与上述第一绝缘膜的膜应力符号相反的应力的第二绝缘膜；
在上述第二绝缘膜上设置的第三绝缘膜；
贯通上述第三至第一绝缘膜，在第一布线上设置的通路；以及
通过上述通路与上述第一布线连接的第二布线。
2、根据权利要求1所述的半导体器件，其特征在于，
上述第一绝缘膜具有压缩应力；
上述第二绝缘膜具有拉伸应力。
3、根据权利要求1所述的半导体器件，其特征在于，
上述第一绝缘膜具有拉伸应力；
上述第二绝缘膜具有压缩应力。
4、根据权利要求1所述的半导体器件，其特征在于，
上述第一绝缘膜的膜厚比上述第二绝缘膜的膜厚小。
5、根据权利要求1所述的半导体器件，其特征在于，
上述第一绝缘膜比上述第二绝缘膜的杨氏模量大，且比上述第二绝缘膜的厚度小。
6、根据权利要求1所述的半导体器件，其特征在于，
上述第二绝缘膜是对上述第一布线的铜的阻挡性比氧化硅膜高的绝缘膜。
7、根据权利要求1所述的半导体器件，其特征在于，
上述第三绝缘膜由比上述第一绝缘膜和第二绝缘膜的介电常数低的绝缘膜构成。
8、根据权利要求2或权利要求3所述的半导体器件，其特征在于，
上述第一绝缘膜由至少含有氮原子的绝缘膜构成。
9、根据权利要求2或权利要求3所述的半导体器件，其特征在于，
上述第三绝缘膜是具有拉伸应力的低介电常数的绝缘膜。
10、根据权利要求1所述的半导体器件，其特征在于，
在上述第一布线和上述第一绝缘膜之间具有至少一部分由被氮化的铜构成的层。
11、根据权利要求10所述的半导体器件，其特征在于，
上述至少一部分由被氮化的铜构成的层的厚度比上述第一绝缘膜的膜厚小。
12、根据权利要求1所述的半导体器件，其特征在于，
在上述第三绝缘膜的至少一部分上设置有空间部。
13、根据权利要求12所述的半导体器件，其特征在于，
上述空间部与上述通路的侧壁相邻接。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760684A (zh) * 2011-04-26 2012-10-31 中芯国际集成电路制造(上海)有限公司 金属互连方法
CN103650344A (zh) * 2011-07-15 2014-03-19 国际商业机器公司 具有平面势垒层的saw滤波器及其制造方法
CN109192737A (zh) * 2018-09-10 2019-01-11 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194469A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置の製造方法
KR20080008562A (ko) * 2006-07-20 2008-01-24 삼성전자주식회사 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치
JP4498391B2 (ja) * 2006-07-21 2010-07-07 株式会社東芝 半導体装置の製造方法
TW200814156A (en) 2006-07-21 2008-03-16 Toshiba Kk Method for manufacturing semiconductor device and semiconductor device
JP4634977B2 (ja) * 2006-08-15 2011-02-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP5412026B2 (ja) * 2006-09-11 2014-02-12 三星ディスプレイ株式會社 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
US8178436B2 (en) * 2006-12-21 2012-05-15 Intel Corporation Adhesion and electromigration performance at an interface between a dielectric and metal
FR2911432A1 (fr) * 2007-01-11 2008-07-18 Stmicroelectronics Crolles Sas Interconnexions d'un circuit electronique integre
US8154107B2 (en) * 2007-02-07 2012-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method of fabricating the device
JP2008244298A (ja) * 2007-03-28 2008-10-09 Tokyo Electron Ltd 金属膜の成膜方法、多層配線構造の形成方法、半導体装置の製造方法、成膜装置
JP5220357B2 (ja) * 2007-07-23 2013-06-26 株式会社アルバック 薄膜形成方法
US7858532B2 (en) * 2007-08-06 2010-12-28 United Microelectronics Corp. Dielectric layer structure and manufacturing method thereof
US8049305B1 (en) * 2008-10-16 2011-11-01 Intermolecular, Inc. Stress-engineered resistance-change memory device
US9142507B1 (en) 2014-02-28 2015-09-22 Freescale Semiconductor, Inc. Stress migration mitigation utilizing induced stress effects in metal trace of integrated circuit device
US9455220B2 (en) 2014-05-31 2016-09-27 Freescale Semiconductor, Inc. Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures
US9466569B2 (en) 2014-11-12 2016-10-11 Freescale Semiconductor, Inc. Though-substrate vias (TSVs) and method therefor
JP7321730B2 (ja) * 2019-03-14 2023-08-07 キオクシア株式会社 半導体装置の製造方法
JP7547866B2 (ja) 2020-08-26 2024-09-10 セイコーエプソン株式会社 電気光学装置、及び電子機器
CN112599483B (zh) * 2020-12-11 2024-02-27 武汉新芯集成电路制造有限公司 半导体器件及其制作方法、芯片
KR20230125384A (ko) * 2022-02-21 2023-08-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306780A (ja) * 1995-05-11 1996-11-22 Toshiba Corp 半導体装置の製造方法
JP2836542B2 (ja) * 1995-10-17 1998-12-14 日本電気株式会社 半導体装置の製造方法
JPH09307106A (ja) * 1996-05-20 1997-11-28 Nec Corp 半導体装置の製造方法
US6219125B1 (en) * 1996-07-26 2001-04-17 Canon Kabushiki Kaisha Electrode plate, process for producing the plate, for an LCD having a laminated electrode with a metal nitride layer
JP3676185B2 (ja) * 2000-04-14 2005-07-27 シャープ株式会社 半導体装置
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2003257979A (ja) 2001-12-25 2003-09-12 Nec Electronics Corp 銅配線構造およびその製造方法
JP2003303880A (ja) 2002-04-10 2003-10-24 Nec Corp 積層層間絶縁膜構造を利用した配線構造およびその製造方法
CN100352036C (zh) * 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
JP4606713B2 (ja) * 2002-10-17 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7138332B2 (en) * 2003-07-09 2006-11-21 Asm Japan K.K. Method of forming silicon carbide films

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760684A (zh) * 2011-04-26 2012-10-31 中芯国际集成电路制造(上海)有限公司 金属互连方法
CN103650344A (zh) * 2011-07-15 2014-03-19 国际商业机器公司 具有平面势垒层的saw滤波器及其制造方法
CN103650344B (zh) * 2011-07-15 2016-05-25 国际商业机器公司 具有平面势垒层的saw滤波器及其制造方法
CN109192737A (zh) * 2018-09-10 2019-01-11 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板
US10803795B2 (en) 2018-09-10 2020-10-13 Ordos Yuansheng Optoelectronics Co., Ltd. Display panel and method for preparing the same, display device
CN109192737B (zh) * 2018-09-10 2021-11-30 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板

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