JP5147249B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、紫外線消去型の不揮発性メモリセルを有した半導体装置の製造方法に関する。
紫外線消去型のＥＰＲＯＭは、電気的に書き込んだ情報を紫外線の照射により消去可能なメモリであり、単体もしくは、他の半導体集積回路、例えばマイクロコンピュータに内蔵される形で半導体基板上に形成される。
このようなＥＰＲＯＭが形成された半導体基板上には、パッシベーション膜としてシリコン窒化膜、パッケージの応力緩衝材としてポリイミド膜が形成されることが多い。しかし、これらのシリコン窒化膜、ポリイミド膜は紫外線を通さない性質を有しているため、ＥＰＲＯＭ領域上に残しておくと、ＥＰＲＯＭの情報消去ができない。そこで、ＥＰＲＯＭ領域上のこれらの膜はエッチング除去されていた。また、工程数を減らすために、ワイヤボンディング用のパッド電極上のシリコン窒化膜等をエッチング除去する際に、同時にＥＰＲＯＭ領域上のこれらの膜をエッチング除去していた。
なお、紫外線消去型のＥＰＲＯＭについては特許文献１に記載されている。
特開２００５−２４３１２７号公報
しかしながら、パッド電極上のシリコン窒化膜等をエッチング除去する時には、パッド電極を完全に露出するためにオーバーエッチングがされる。すると、ＥＰＲＯＭ領域において、層間絶縁膜が削れ、パッド電極より下層にある配線層が露出してしまう。配線層が露出すると水分の浸入などによりＥＰＲＯＭの信頼性が劣化するという問題を生じる。また、露出された配線層がエッチングダメージを受けるために、配線層の抵抗が変動してしまうという問題も生じる。
本発明の半導体装置の製造方法は、紫外線消去型のメモリセルと、このメモリセルに接続された配線層とを含むメモリ領域と、前記メモリセル及び前記配線層を覆う層間絶縁膜と、前記層間絶縁膜を介して前記配線層より上層に、前記メモリ領域から離れて形成された外部接続電極と、を備えた半導体装置の製造方法において、前記外部接続電極及び前記層間絶縁膜上に紫外線を透過するエッチングストッパー膜を形成する工程と、前記外部接続電極上の前記エッチングストッパー膜を選択的にエッチング除去し、前記メモリセル上には前記エッチングストッパー膜を残す工程と、前記エッチングストッパー膜上及び前記エッチングストッパー膜が除去された前記外部接続電極上に紫外線を透過しない保護膜を形成する工程と、前記メモリセル上に残された前記エッチングストッパー膜を用いて前記外部接続電極上及びメモリ領域上の保護膜を選択的にエッチング除去する工程と、を備えることを特徴とする。
本発明によれば、紫外線を透過しない保護膜をエッチングする際に、エッチングストッパー膜により、メモリ領域の層間絶縁膜が削れるのが防止される。これにより、メモリ領域の配線層が露出されることがなくなるので、配線抵抗の変動や信頼性劣化を防止することができる。
次に本発明の実施形態による半導体装置の製造方法について図面を参照しながら説明する。
図１に示すように、Ｐ型半導体基板１上のＥＰＲＯＭ領域にメモリセルＭＣが形成されている。実際には、複数のメモリセルＭＣがあるが、図１においては、１つのメモリセルＭＣのフローティングゲート１１だけを模式的に示している。この半導体装置は３層メタルプロセスにより形成されるもので、第１メタル層１Ｍ、第２メタル層２Ｍ、第３メタル層３ＭがメモリセルＭＣのフローティングゲート１１上に、それぞれ層間絶縁膜２Ａ，２Ｂ，２Ｃを間に挟んで形成される。層間絶縁膜２Ａ，２Ｂ，２Ｃは、例えばＴＥＯＳ膜／ＳＯＧ膜／ＴＥＯＳ膜の積層膜（膜厚は約９５０ｎｍ）から成り、平坦化されている。また層間絶縁膜２Ａ，２Ｂ，２Ｃは紫外線を通す性質を有する。
メモリセルＭＣの構造を図７、図８を参照して説明する。図７はメモリセルＭＣの平面図であり、互いに隣接して左右対称に配置された２つのメモリセルＭＣを示している。図８は、図７のＸ−Ｘ線に沿った断面図である。
Ｐ型半導体基板１上に、ゲート絶縁膜１０を介してポリシリコン等から成るフローティングゲート１１が形成されている。フローティングゲート１１に隣接して、Ｐ型半導体基板１上にＮ＋型ドレイン拡散層１２、Ｎ＋型ソースライン拡散層１３が形成されている。フローティングゲート１１上には層間絶縁膜２Ａが形成されている。Ｎ＋型ドレイン拡散層１２上の層間絶縁膜２Ａ上にはコンタクトホールＣが形成され、このコンタクトホールＣを通してドレイン拡散層１２と接続されたビットライン１４が形成されている。
また、半導体基板１上にＮ＋型コントロールゲートライン拡散層１６がソースライン拡散層１３と同様にストライプ状に形成されている。フローティングゲート１１はＬＯＣＯＳ膜１５上を横断し、Ｎ＋型コントロールゲートライン拡散層１６の上に延在している。フローティングゲート１１とＮ＋型コントロールゲートライン拡散層１６とはゲート絶縁膜１０を間に挟んで容量結合している。また、コントロールゲートライン拡散層１６は抵抗が高いので、コントロールゲートライン拡散層１６には、これとビアホール１７を通して接続された第１層メタル層１Ｍが形成され、更にこの第１層メタル層１Ｍとビアホール１８を通して接続された第２層メタル層２Ｍが形成されている。これらの第１メタル層１Ｍ、第２メタル層２Ｍはコントロールゲートラインメタル層１９を形成している。コントロールゲートラインメタル層１９とコントロールゲートライン拡散層１６は一体としてコントロールゲートラインとなる。このメモリセルＭＣは、図９の等価回路図で表される。
このメモリセルＭＣに情報を書き込むときは、ビットライン１４に高電圧を印加してチャネル電流を流す。すると、そのチャネル電流によるホットエレクトロン（電子）がフローティングゲート１１に注入される。これにより、トランジスタのしきい値電圧が高くなることにより情報が書き込まれる。また、メモリセルＭＣに書き込まれた情報を消去するときは、メモリセルＭＣに紫外線を照射する。これにより、フローティングゲート１１に注入された電子が抜かれることでトランジスタのしきい値電圧が元に戻り、情報が消去される。
図１に示すように、ＥＰＲＯＭ領域から離れて、第３メタル層３Ｍからなるワイヤボンディング用のパッド電極２０が形成される。パッド電極２０は半導体基板１上に形成された図示しない回路の入出力用パッドである。また、パッド電極２０は、例えば、４５０ｎｍの厚さのアルミニウム層とその表面を被覆する３０ｎｍの厚さのキャップメタル層ＣＭで形成される。キャップメタル層ＣＭは第３メタル層３Ｍをパターニングする際の露光による反射を防止するための反射防止層であり、例えばＴｉＮ層（チタンナイトライド層）からなる。そして、パッド電極２０を覆って、膜厚約３００ｎｍの酸化膜２１（例えば、シリコン酸化膜、ＴＥＯＳ膜）を全面に形成する。この酸化膜２１は紫外線を通す性質を有する。
その後、図２に示すように、酸化膜２１を選択的にエッチングして開口部２２を形成し、パッド電極２０を露出する。このとき、ＥＰＲＯＭ領域上の酸化膜２１（後のエッチング工程でエッチングストッパー膜として機能する）は、そのまま残す。また、パッド電極２０のキャップメタル層ＣＭをオーバーエッチングにより除去する。これは、ボンディングワイヤとパッド電極２０との接触抵抗を下げるためである。
次に、図３に示すように、膜厚約４００ｎｍのシリコン窒化膜２３を酸化膜２１上及びその開口部２２内にＣＶＤ法により堆積し、続いて、このシリコン窒化膜２３上に膜厚約３μｍのポリイミド膜２４をコートする。シリコン窒化膜２３はパッシベーション膜として機能する。シリコン窒化膜２３の下の酸化膜２１はシリコン窒化膜２３による応力の緩衝剤としても機能する。ポリイミド膜２４はパッケージによる応力の緩衝材として用いられる。
次に、図４に示すように、ポリイミド膜２４にレジスト膜２５を形成し、露光・現像により、ＥＰＲＯＭ領域上及びパッド電極２０上に開口を形成する。そしてこのパターニングされたレジスト膜２５をマスクとして、ポリイミド膜２４をエッチングする。その後、図５に示すように、レジスト膜２５を除去する。
次に、図６に示すように、ポリイミド膜２４をマスクとして、シリコン窒化膜２３をエッチング除去し、パッド電極２０を再び露出する。このとき、ＥＰＲＯＭ領域のシリコン窒化膜２３は完全に除去される。これにより、パッド電極２０に対してワイヤボンディングを正常に行えるとともに、ＥＰＲＯＭ領域においては紫外線を通さないシリコン窒化膜２３、ポリイミド膜２４が除去されるので、フローティングゲート１１に蓄積されたメモリセルＭＣの情報を紫外線により消去することができる。
上記シリコン窒化膜２３のエッチング時に、ＥＰＲＯＭ領域において、下層の酸化膜２１も若干削れるが、この酸化膜２１がエッチングストッパー膜として作用するため、その下層の層間絶縁膜２Ｃが削れて、コントロールゲートラインメタル層１９が露出することが防止される。これにより、コントロールゲートラインメタル層１９の配線抵抗の変動や信頼性劣化を防止することができる。
なお本実施形態は、３層メタルプロセスを例として説明したが、パッド電極２０がメモリ領域の配線層より上層にあるプロセスであれば同様に適用することができる。また、メモリセルＭＣは紫外線消去型のメモリセルであれば、他の構造（例えば、スタック型構造）のメモリセルでもよい。
本発明の実施形態による半導体装置の製造方法を説明する断面図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 本発明の実施形態による半導体装置の製造方法を説明する平面図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 メモリセルの等価回路図である。
符号の説明
１ 半導体基板 ２Ａ，２Ｂ，２Ｃ 層間絶縁膜
１０ ゲート絶縁膜 １１ フローティングゲート
１２ ドレイン拡散層 １３ ソースライン拡散層
１４ ビットライン １５ ＬＯＣＯＳ膜
１６ コントロールゲートライン拡散層
１７，１８ ビアホール １９ コントロールゲートラインメタル層
２０ パッド電極 ２１ 酸化膜
２２ 開口部 ２３ シリコン窒化膜
２４ ポリイミド膜 ２５ レジスト膜
ＣＭ キャップメタル層 ＭＣ メモリセル

Claims (3)

  1. 紫外線消去型のメモリセルと、このメモリセルに接続された配線層とを含むメモリ領域と、
    前記メモリセル及び前記配線層を覆う層間絶縁膜と、
    前記層間絶縁膜を介して前記配線層より上層に、前記メモリ領域から離れて形成された外部接続電極と、を備えた半導体装置の製造方法において、
    前記外部接続電極及び前記層間絶縁膜上に紫外線を透過するエッチングストッパー膜を形成する工程と、
    前記外部接続電極上の前記エッチングストッパー膜を選択的にエッチング除去し、前記メモリセル上には前記エッチングストッパー膜を残す工程と、
    前記エッチングストッパー膜上及び前記エッチングストッパー膜が除去された前記外部接続電極上に紫外線を透過しない保護膜を形成する工程と、
    前記メモリセル上に残された前記エッチングストッパー膜を用いて前記外部接続電極上及びメモリ領域上の保護膜を選択的にエッチング除去する工程と、を備えることを特徴とする半導体装置の製造方法。
  2. 前記エッチングストッパー膜はシリコン酸化膜であり、前記保護膜は、窒化シリコン膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記保護膜はポリイミド膜を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
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