CN112447739B - 半导体存储装置 - Google Patents

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Abstract

本发明公开一种半导体存储装置，其包括基底、浮置栅极、层间介电层、互连结构、蚀刻停止层、导电结构以及开口。浮置栅极设置于基底上。层间介电层设置于浮置栅极上。互连结构设置于层间介电层中。蚀刻停止层设置于层间介电层上。导电结构贯穿蚀刻停止层且与互连结构电连接。开口贯穿蚀刻停止层，且开口与浮置栅极的至少一部分于基底的厚度方向上重叠。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，尤其是涉及一种具有浮置栅极的半导体存储装置。
背景技术
半导体存储器为计算机或电子产品中用于存储数据的半导体元件，其可大概分为挥发性存储器(volatile)与非挥发性(non-volatile)存储器，其中非挥发性存储器由于具有不因电源供应中断而造成存储数据遗失的特性而被广泛地使用。一般来说，非挥发性存储器也可大概分为多次可编程(multiple-time programmable，MTP)非挥发性存储器与一次性可编程(one-time programmable，OTP)非挥发性存储器。OTP非挥发性存储器常应用于不需经常更动编程内容以及需具有较长的数据保存能力的应用中。在一些OTP非挥发性存储器的设计中，可利用比一般电子电路中常用电压更高的电压来对OTP非挥发性存储器进行编程，而于编程完成后通常只能用紫外线照射来进行擦除。然而，OTP非挥发性存储器的结构或/及封装设计常会因为紫外线照射的需求而受到限制，进而影响到相关的应用。
发明内容
本发明提供了一种半导体存储装置，在蚀刻停止层中设置对应浮置栅极的开口，由此避免蚀刻停止层影响对于浮置栅极的照光操作，故可在不影响半导体存储装置的操作状况下于半导体存储装置的制作方法中利用蚀刻停止层来达到所需的制作工艺效果。
本发明的一实施例提供一种半导体存储装置，包括一基底、至少一浮置栅极、一层间介电层、一互连结构、一蚀刻停止层、一导电结构以及一开口。浮置栅极设置于基底上。层间介电层设置于浮置栅极上。互连结构设置于层间介电层中。蚀刻停止层设置于层间介电层上。导电结构贯穿蚀刻停止层且与互连结构电连接。开口贯穿蚀刻停止层，且开口与浮置栅极的至少一部分于基底的一厚度方向上重叠。
附图说明
图1为本发明第一实施例的半导体存储装置的示意图；
图2至图3为本发明第二实施例的半导体存储装置的制作方法示意图，其中图3绘示了图2之后的状况示意图；
图4为沿图3中A-A’剖线所绘示的剖视图；
图5至图7为本发明第三实施例的半导体存储装置的制作方法示意图，其中图6为图5之后的状况示意图，而图7为图6之后的状况示意图。
主要元件符号说明
10 基底
10A 主动(有源)区
12 隔离结构
14 栅极介电层
16 间隙壁
18 掺杂区
18A 第一掺杂区
18B 第二掺杂区
20 绝缘层
22 接触结构
24 介电层
26 低介电常数介电层
28 介电层
30 低介电常数介电层
32 介电层
34 低介电常数介电层
36 介电层
38 低介电常数介电层
40 介电层
42 介电层
44 介电层
46 介电层
48 蚀刻停止层
50 介电层
101-102 半导体存储装置
CS 互连结构
CH 接触开口
D1 第一方向
D2 第二方向
D3 第三方向
FG 浮置栅极
GE 栅极
ILD 层间介电层
M1-M5 导电层
MS 存储单元
OP 开口
SG 选择栅极
TM 导电结构
V1-V5 连接插塞
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明第一实施例的半导体存储装置的示意图。如图1所示，本实施例提供一半导体存储装置101，半导体存储装置101包括一基底10、至少一浮置栅极FG、一层间介电层ILD、一互连结构CS、一蚀刻停止层48、一导电结构TM以及一开口OP。浮置栅极FG设置于基底10上。层间介电层ILD设置于浮置栅极FG上。互连结构CS设置于层间介电层ILD中。蚀刻停止层48设置于层间介电层ILD上。导电结构TM贯穿蚀刻停止层48且与互连结构CS电连接。开口OP贯穿蚀刻停止层48，且开口OP与浮置栅极FG的至少一部分于基底10的一厚度方向(例如图1中所示的一第三方向D3)上重叠。通过于蚀刻停止层48中设置对应浮置栅极FG的开口OP，可避免蚀刻停止层48影响对于浮置栅极FG的照光操作。举例来说，当蚀刻停止层48因材料特性而具有吸收部分光线(例如但并不限于紫外光)的能力且浮置栅极FG必须通过特定光线(例如但并不限于紫外光)照射来达到操作目的(例如但并不限于抹除操作)时，蚀刻停止层48会阻挡至少部分需对浮置栅极FG的照光操作而影响半导体存储装置101的制作过程或/及产品的功能。因此，于蚀刻停止层48中设置对应浮置栅极FG的开口OP可使得浮置栅极FG所需的照光操作能顺利进行，而具有吸收此照光操作使用的光线的能力的蚀刻停止层48也可于照光操作中遮蔽在半导体存储装置101中不欲被照射的部件，避免照光操作影响半导体存储装置101的电性表现。
在一些实施例中，上述的照光操作使用的光线可包括紫外光(ultraviolet，UV)，而蚀刻停止层48可具有吸收至少部分的紫外光的能力，但并不以此为限。在一些实施例中，也可视需要使用其他波长范围的光线对浮置栅极FG进行照光操作，而蚀刻停止层48可具有吸收至少部分此光线的能力。进一步说明，在一些实施例中，蚀刻停止层48对紫外光的吸收率(也可视为吸光系数k)可高于或等于50％，但并不以此为限。此外，蚀刻停止层48的材料组成可不同于层间介电层ILD的材料组成，而蚀刻停止层48对紫外光的吸收率可高于层间介电层ILD对紫外光的吸收率。举例来说，在一些实施例中，蚀刻停止层48的材料可包括氮氧化硅或其他适合的据以所需蚀刻停止特性的绝缘材料，而层间介电层ILD可包括多层于第三方向D3上堆叠的介电材料例如氧化硅、氮化硅、氮碳化硅、氟硅玻璃(fluorosilicateglass，FSG)、低介电常数(low dielectric constant，low-k)介电材料或其他适合的介电材料。上述的low-k介电材料可包括介电常数相对较低(例如但并不限于介电常数低于2.9)的介电材料，例如苯并环丁烯(benzocyclclobutene，BCB)、HSQ(hydrogensilsesquioxane)、MSQ(methyl silesquioxane)、硅氧碳氢化物(SiOC-H)或/及多孔性介电材料。
在一些实施例中，基底10可包括半导体基底例如硅基底、硅锗半导体基底、硅覆绝缘(silicon-on-insulator，SOI)基底或其他适合材料所形成的基底。此外，在一些实施例中，半导体存储装置101可还包括一隔离结构12、一栅极介电层14、一选择栅极SG以及一栅极GE。隔离结构12可设置于基底10中，用以于基底10中定义出多个互相分离的主动区10A。隔离结构12可包括单层或多层的绝缘材料例如氧化硅、氮化硅或其他适合的绝缘材料。选择栅极SG与栅极GE可设置于基底10上，而栅极介电层14可至少部分设置于栅极GE与基底10之间。在一些实施例中，浮置栅极FG与基底10之间或/及选择栅极SG与基底10之间也可视需要设置栅极介电层14，而浮置栅极FG与基底10之间的栅极介电层14、选择栅极SG与基底10之间的栅极介电层14以及栅极GE与基底10之间的栅极介电层14可视需要具有相同的材料组成或不同的材料组成。在一些实施例中，栅极介电层14可包括氧化物层例如氧化硅层或其他适合的介电材料。此外，在一些实施例中，浮置栅极FG、选择栅极SG以及栅极GE可用相同的材料与制作工艺一并形成，但并不以此为限。举例来说，浮置栅极FG、选择栅极SG以及栅极GE可分别包括多晶硅(例如经掺杂的多晶硅)或其他适合的导电材料。在一些实施例中，也可视需要以不同的制作工艺或/及不同的材料分别形成浮置栅极FG、选择栅极SG以及栅极GE。
在一些实施例中，间隙壁16可分别形成于浮置栅极FG、选择栅极SG以及栅极GE的侧壁上，而间隙壁16可用于适合之掺杂制作工艺中，由此于基底10中形成多个掺杂区18，但并不以此为限。间隙壁16可包括单层或多层的绝缘材料例如氧化硅、氮化硅或其他适合的绝缘材料。位于不同位置的掺杂区18可视需要而具有不同的掺杂型态(例如N型掺杂或P型掺杂)。举例来说，掺杂区18可包括多个第一掺杂区18A与多个第二掺杂区18B，第一掺杂区18A可位于浮置栅极FG与选择栅极SG的两侧，第二掺杂区18B可位于栅极GE的两侧，而第一掺杂区18A的掺杂型态可与第二掺杂区18B的掺杂型态相同或互补(complementary)。在一些实施例中，浮置栅极FG、选择栅极SG、部分的栅极介电层14、第一掺杂区18A以及对应的主动区10A可形成一存储单元MS，而栅极GE、部分的栅极介电层14、第二掺杂区18B以及对应的主动区10A可形成另一半导体元件(例如逻辑元件中的晶体管)，但并不以此为限。在一些实施例中，存储单元MS可包括一非挥发性(non-volatile)存储单元或其他适合型态的存储单元，而上述的非挥发性存储单元可包括一次性可编程(one-time programmable，OTP)非挥发性存储单元或其他适合型态的非挥发性存储单元。换句话说，在一些实施例中，浮置栅极FG与选择栅极SG可为一非挥发性存储单元的一部分，而此非挥发性存储单元可包括OTP非挥发性存储单元，但并不以此为限。
在一些实施例中，半导体存储装置101可还包括一绝缘层20以及多个接触结构22。绝缘层20可位于基底10与层间介电层ILD之间并覆盖浮置栅极FG、选择栅极SG、栅极GE以及掺杂区18，而接触结构22可位于绝缘层20中且分别与对应的选择栅极SG、栅极GE以及掺杂区18电连接。在一些实施例中，绝缘层20可包括单层或多层的绝缘材料例如氧化硅、氮化硅或其他适合的绝缘材料，而各接触结构22可包括一低电阻材料以及一阻障层，但并不以此为限。上述的低电阻材料可包括电阻率相对较低的材料例如铜、铝、钨等，而上述的阻障层可包括氮化钛、氮化钽或其他适合的阻障材料，但并不以此为限。各接触结构22可用以电连接选择栅极SG与互连结构CS、电连接栅极GE与互连结构CS或电连接掺杂区18与互连结构CS，但并不以此为限。
在一些实施例中，互连结构CS可包括多个导电层(例如图1所示的导电层M1、导电层M2、导电层M3、导电层M4与导电层M5)以及多个连接插塞(例如图1所示的连接插塞V1、连接插塞V2、连接插塞V3、连接插塞V4与连接插塞V5)于基底10的厚度方向(例如第三方向D3)上交替设置，而层间介电层ILD可包括多个介电层(例如图1所示的介电层24、低介电常数介电层26、介电层28、低介电常数介电层30、介电层32、低介电常数介电层34、介电层36、低介电常数介电层38、介电层40、介电层42、介电层44以及介电层46)于第三方向D3上堆叠设置，但并不以此为限。互连结构CS中的各导电层以及各连接插塞可包括一低电阻材料以及一阻障层，低电阻材料可包括电阻率相对较低的材料例如铜、铝、钨等，而阻障层可包括氮化钛、氮化钽或其他适合的阻障材料，但并不以此为限。
在一些实施例中，由于一般较靠近下方的互连结构CS具有相对较高的设置密度，故低介电常数介电层26、低介电常数介电层30、低介电常数介电层34以及低介电常数介电层38的介电常数可低于层间介电层ILD中其他介电层的介电常数，由此降低相邻导线之间的干扰状况或/及电容效应。低介电常数介电层26、低介电常数介电层30、低介电常数介电层34以及低介电常数介电层38可包括low-k介电材料例如苯并环丁烯、HSQ、MSQ、硅氧碳氢化物、多孔性介电材料或其他适合的low-k介电材料，而层间介电层ILD中其他介电层可包括氧化硅、氮化硅、氮碳化硅、FSG或其他适合的介电材料。
在一些实施例中，半导体存储装置101可还包括一介电层50设置于蚀刻停止层48上且设置于开口OP中，而导电结构TM可于第三方向D3上贯穿介电层50与蚀刻停止层48而与互连结构CS接触并形成电连接。介电层50可包括氧化硅、氮化硅、氮碳化硅、FSG或其他适合的介电材料，而导电结构TM可包括单层或多层的导电材料例如铝、银、铬、钛、钼、上述材料的复合层、上述材料的合金或其他适合的导电材料。值得说明的是，在一些实施例中，导电结构TM可被视为一顶部金属(top metal)结构，而导电结构TM需具有相对较厚的厚度以符合半导体存储装置101进行接合(bonding)制作工艺时的需求。因此，导电结构TM的厚度可大于互连结构CS中的各导电层的厚度(例如导电层M1、导电层M2、导电层M3、导电层M4或导电层M5的厚度)。举例来说，导电结构TM的厚度可大于30,000埃(angstrom)，但并不以此为限。此外，介电层50的厚度可大于蚀刻停止层48的厚度，且介电层50的材料组成不同于蚀刻停止层48的材料组成，而蚀刻停止层48中的开口OP可被介电层50填满。
在一些实施例中，半导体存储装置101可包括多个开口OP分别贯穿蚀刻停止层48，而各开口OP与导电结构TM互相分离。在一些实施例中，各开口OP可于第三方向D3上对应相同的浮置栅极FG或分别对应不同的浮置栅极FG，且各开口OP于第三方向D3上较佳未与选择栅极SG重叠，由此避免上述的对于浮置栅极FG进行的照光操作对选择栅极SG或/及位于选择栅极SG下方的主动区10A造成负面影响。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图2至图4。图2至图3所绘示为本发明第二实施例的半导体存储装置102的制作方法示意图，图3绘示了图2之后的状况示意图，图2至图3为上视图，而图4为沿图3中A-A’剖线所绘示的剖视图。如图2至图4所示，半导体存储装置102可包括多个浮置栅极FG与多个选择栅极SG。各浮置栅极FG与各选择栅极SG可分别沿一第一方向D1延伸，选择栅极SG可于一第二方向D2上位于浮置栅极FG的相对两侧，而第二方向D2可大体上与第一方向D1正交，但并不以此为限。在一些实施例中，各浮置栅极FG可于第三方向D3上设置于隔离结构12的一部分之上且设置于多个主动区10A中的一个主动区10A之上，对应于不同主动区10A的浮置栅极FG可彼此互相分离，而各选择栅极SG可于第三方向D3上设置于不同的主动区10A之上，但并不以此为限。
此外，在一些实施例中，各开口OP可于第三方向D3上与位于此开口OP所对应的浮置栅极FG下方的主动区10A的一部分重叠，互连结构CS的一部分(例如导电层M2的一部分)可于第三方向D3上设置于开口OP与对应的浮置栅极FG之间，且互连结构CS的部分(例如导电层M2的一部分)可于第三方向D3上设置于开口OP以及与此开口OP重叠的主动区10A的该部分之间。通过上述的设置方式，可在降低主动区10A被上述之对于浮置栅极FG进行的照光操作产生负面影响的前提下通过扩大开口OP来增加浮置栅极FG与开口OP互相重叠的面积大小。换句话说，互连结构CS中的导电层(例如金属导电层)较佳可具有反射或/及吸收此照光操作使用的光线的能力，由此于照光操作中达到保护主动区10A的效果，但并不以此为限。此外，在一些实施例中，各开口OP可沿第一方向D1延伸而于第三方向D3上与两个相邻的浮置栅极FG部分重叠，但并不以此为限。在一些实施例中，各开口OP也可视需要于第三方向D3上与两个以上的浮置栅极FG部分重叠。
请参阅图5至图7以及图1。图5至图7所绘示为本发明第三实施例的半导体存储装置的制作方法示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，而图1可被视为绘示了图7之后的状况示意图。上述的半导体存储装置101的制作方法可包括但并不限于下列步骤。如图5所示，开口OP可通过对蚀刻停止层48进行图案化制作工艺(例如光刻制作工艺)而形成，而开口OP下方的介电层46的一部分也可能被上述的图案化制作工艺移除，但并不以此为限。然后，如图5至图6所示，于开口OP形成之后，可形成介电层50，故介电层50可形成于蚀刻停止层48上并填入开口OP中。之后，如图7所示，形成一接触开口CH于第三方向D3上贯穿介电层50与蚀刻停止层48而暴露出互连结构CS的一部分(例如连接插塞V5)。然后，如图7与图1所示，在接触开口CH中形成导电结构TM。由于导电结构TM需具有相对较厚的厚度，故相对来说介电层50也需具有相对较厚的厚度，而在蚀刻较厚的介电层50时，对于蚀刻均匀性的控制难度也会相对地增加。因此，通过于介电层50与层间介电层ILD之间设置蚀刻停止层48并搭配不同的蚀刻步骤分别蚀刻介电层50与蚀刻停止层48以形成接触开口CH，可降低用以形成接触开口CH的蚀刻制作工艺对于层间介电层ILD或/及互连结构CS产生破坏，进而可达到提升制作工艺良率的效果。
综上所述，在本发明的半导体存储装置中，可利用于蚀刻停止层中设置对应浮置栅极的开口，由此避免蚀刻停止层影响对于浮置栅极的照光操作，故可在不影响半导体存储装置的操作状况下于半导体存储装置的制作方法中利用蚀刻停止层来达到提升制作工艺良率的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种半导体存储装置，其特征在于，该半导体存储装置包括：
基底；
至少一浮置栅极，设置于该基底上；
层间介电层，设置于该至少一浮置栅极上；
互连结构，设置于该层间介电层中；
蚀刻停止层，设置于该层间介电层上；
导电结构，贯穿该蚀刻停止层且与该互连结构电连接；
多个开口，贯穿该蚀刻停止层，且该多个开口的相邻两个开口与该至少一浮置栅极的至少一部分于该基底的厚度方向上重叠，
其中该互连结构的一部分于该基底的该厚度方向上设置于该多个开口的相邻两个开口与该至少一浮置栅极之间且与该相邻两个开口和该至少一浮置栅极重叠；
介电层，设置于该蚀刻停止层上且设置于该开口中，其中该导电结构还贯穿该介电层，且该开口被该介电层填满；以及
隔离结构，设置于该基底中，用以于该基底中定义出多个互相分离的主动区，其中该至少一浮置栅极包括设置于该隔离结构的一部分的正上方的第一部分以及设置于该些主动区中的一个该主动区正上方的第二部分，
其中该相邻两个开口于该基底的该厚度方向上与该至少一浮置栅极的该第一部分以及位于该至少一浮置栅极下方的该主动区的一部分重叠，该互连结构的一部分于该基底的该厚度方向上设置于该相邻两个开口以及与该相邻两个开口重叠的该主动区的该部分之间。
2.如权利要求1所述的半导体存储装置，其中该蚀刻停止层具有吸收至少部分的紫外光的能力。
3.如权利要求1所述的半导体存储装置，其中该蚀刻停止层对紫外光的吸收率高于或等于50％。
4.如权利要求1所述的半导体存储装置，其中该蚀刻停止层对紫外光的吸收率高于该层间介电层对紫外光的吸收率。
5.如权利要求1所述的半导体存储装置，其中该导电结构与该多个开口互相分离。
6.如权利要求1所述的半导体存储装置，还包括：
选择栅极，设置于该基底上，其中该多个开口于该基底的该厚度方向上未与该选择栅极重叠。
7.如权利要求6所述的半导体存储装置，其中该选择栅极以及该至少一浮置栅极为非挥发性存储单元的一部分。
8.如权利要求7所述的半导体存储装置，其中该非挥发性存储单元包括一次性可编程非挥发性存储单元。
9.如权利要求1所述的半导体存储装置，其中该互连结构包括多个导电层以及多个连接插塞于该基底的该厚度方向上交替设置，且该导电结构的厚度大于各该导电层的厚度。
10.如权利要求1所述的半导体存储装置，其中该导电结构的厚度大于30,000埃。
11.如权利要求1所述的半导体存储装置，其中该半导体存储装置包括多个该浮置栅极，且该多个开口的每一个与两个相邻的该些浮置栅极部分重叠。
12.如权利要求1所述的半导体存储装置，其中该蚀刻停止层的材料组成不同于该层间介电层的材料组成。
13.如权利要求1所述的半导体存储装置，其中该蚀刻停止层包括氮氧化硅。
14.如权利要求1所述的半导体存储装置，其中该至少一浮置栅极包括多晶硅。
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