CN109285841B - 存储器及其形成方法 - Google Patents
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Abstract
本发明提供一种存储器及其形成方法，其中，所述形成方法包括：所述第二源漏插塞与所述存储插塞在垂直于所述衬底表面的平面上的投影接触，所述第二源漏插塞与所述存储插塞之间的最小间距小于所述第一源漏插塞与所述选择栅极之间的间距。其中，由于存储插塞与第二源漏插塞之间的间距较小，则存储插塞与第二源漏插塞之间的介质层较薄，使得存储插塞与第二源漏插塞之间的介质层容易被击穿，从而使得存储器的编程电压较低，进而能够降低存储器的能耗。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储器及其形成方法。
背景技术
OTP(One Time Programmable，一次编程)存储器属于非易失存储器，在使用中只允许一次编程，因此具有很高的数据可靠性。目前，OTP存储器主要被应用于初始信息和密钥保存等数据。基本的OTP存储单元有两种，熔丝型和反熔丝型。反熔丝OTP存储器由于具有很强的抗辐射能力，很高的安全性以及能够耐高低温等优点，在存储器领域中具有重要应用。
反熔丝OTP存储器单元的基本结构由两个导电电极中间夹一层介电常数很高的介质层。未编程时，反熔丝OTP存储器等效为一个电容，上下极板之间的阻抗很高，在电路中呈开路状态。在两极板上加上编程高压，两极板之间的介质层被击穿，在两极板之间形成通路，从而实现反熔丝编程前后存储逻辑“0”和“1”两种状态。
然而，现有技术的OTP存储器中介质层的击穿电压较高，导致OTP存储器的编程能耗较大。
发明内容
本发明解决的问题是提供一种存储器及其形成方法，能够减小存储器中介质层的击穿电压，降低存储器的编程能耗。
为解决上述问题，本发明提供一种存储器，包括：衬底，所述衬底包括存储区；分别位于所述存储区衬底上的分立的选择栅极和存储栅极；分别位于所述选择栅极两侧存储区衬底中的第一源漏掺杂区和第二源漏掺杂区，所述第二源漏掺杂区位于所述选择栅极和存储栅极之间；覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的介质层；位于所述介质层中的存储插塞结构、第一源漏插塞和第二源漏插塞，所述存储插塞结构连接所述存储栅极，所述第一源漏插塞连接所述第一源漏掺杂区，所述第二源漏插塞连接所述第二源漏掺杂区，所述第二源漏插塞与所述存储插塞结构在选择栅极侧壁所在平面上的投影接触，所述第二源漏插塞与所述存储插塞结构之间的最小间距小于所述第一源漏插塞与所述选择栅极之间的间距。
可选的，所述存储插塞结构包括：位于所述存储栅极上的第一存储插塞，位于所述第一存储插塞上的第二存储插塞，所述第二存储插塞与所述第一存储插塞连接；所述第二存储插塞与所述第二源漏插塞之间的间距小于所述第一存储插塞与第二源漏插塞之间的间距，所述最小间距为所述第二存储插塞与所述第二源漏插塞之间的间距；或者所述第一存储插塞与第二源漏插塞之间的间距小于第二存储插塞与所述第二源漏插塞之间的间距，所述最小间距为所述第一存储插塞与第二源漏插塞之间的间距。
可选的，所述第二存储插塞的中心线与所述第二源漏插塞中心线之间的距离小于所述存储栅极中心线到所述第二源漏插塞中心线之间的距离。
可选的，所述第二存储插塞在沿平行于所述衬底方向上的截面为正方形或长方形；同一个存储插塞中第二存储插塞的个数为一个或多个；当同一个存储插塞结构中所述第二存储插塞的个数为多个时，多个所述第二存储插塞连接同一个第一存储插塞。
可选的，所述介质层包括：覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的第一介质层和位于所述第一介质层上的第二介质层；所述第一存储插塞和所述第二源漏插塞位于所述第一介质层中，且所述第一介质层暴露出所述第一存储插塞和第二源漏插塞顶部；所述第二存储插塞位于所述第二介质层中。
可选的，所述第二源漏插塞包括：位于所述第二源漏掺杂区上的接触插塞以及位于所述接触插塞上的连接插塞，所述连接插塞与所述接触插塞连接；所述连接插塞与所述存储插塞结构之间的间距小于接触插塞与所述存储插塞结构之间的间距，所述最小间距为所述连接插塞与所述存储插塞结构之间的间距；或者接触插塞与所述存储插塞结构之间的间距小于连接插塞与所述存储插塞结构之间的间距，所述最小间距为接触插塞与所述存储插塞结构之间的间距。
可选的，所述连接插塞与所述存储插塞结构之间的间距小于所述连接插塞与选择栅极之间的间距。
可选的，所述连接插塞在沿平行于所述衬底方向上的截面为正方形或长方形；同一第二源漏插塞中的连接插塞的个数为一个或多个，当同一第二源漏插塞中的连接插塞的个数为多个时，多个连接插塞连接同一接触插塞。
可选的，所述介质层包括：覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的第一介质层和位于所述第一介质层上的第二介质层；所述存储插塞结构和所述接触插塞位于所述第一介质层中，且所述第一介质层暴露出所述存储插塞结构和接触插塞顶部；所述连接插塞位于所述第二介质层中。
可选的，所述存储区衬底还包括器件区和连接区，所述第一源漏掺杂区和所述第二源漏掺杂区位于所述器件区衬底中；所述第二源漏插塞和存储插塞结构位于所述器件区介质层中，或者所述第二源漏插塞和存储插塞结构自所述器件区延伸至所述连接区介质层中。
可选的，所述介质层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述衬底包括多个存储区，相邻存储区之间具有隔离区。
可选的，所述隔离区衬底上具有隔离栅极。
可选的，所述隔离区衬底中具有隔离阱区，所述隔离阱区中具有第一离子，所述存储区衬底中具有存储阱区，所述存储阱区中具有第二离子，所述第二离子与所述第一离子的导电类型不相同。
可选的，所述隔离区衬底中具有隔离结构。
可选的，还包括：连接所述第一源漏插塞的连接焊盘。
相应的，本发明还提供一种存储器的形成方法，包括：提供衬底，所述衬底包括存储区；形成选择栅极、存储栅极、第一源漏掺杂区、第二源漏掺杂区、介质层、存储插塞结构、第一源漏插塞和第二源漏插塞，所述第一源漏掺杂区和第二源漏掺杂区位于所述选择栅极两侧存储区衬底中，所述第二源漏掺杂区位于所述选择栅极和存储栅极之间，所述介质层覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区，所述存储插塞结构、第一源漏插塞和第二源漏插塞位于所述介质层中，所述存储插塞结构连接所述存储栅极，所述第一源漏插塞连接所述第一源漏掺杂区，所述第二源漏插塞连接所述第二源漏掺杂区，所述第二源漏插塞与所述存储插塞结构在所述选择栅极侧壁所在的平面上的投影接触，所述第二源漏插塞与所述存储插塞结构之间的最小间距小于所述第一源漏插塞与所述选择栅极之间的间距。
可选的，所述存储插塞结构包括：连接所述存储栅极的第一存储插塞以及连接所述第一存储插塞的第二存储插塞；所述第二存储插塞与所述第二源漏插塞之间的间距小于所述第一存储插塞与第二源漏掺杂之间的间距，所述最小间距为所述第二存储插塞与所述第二源漏插塞之间的间距；所述介质层包括覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的第一介质层和位于所述第一介质层上的第二介质层；形成所述选择栅极、存储栅极、第一源漏掺杂区、第二源漏掺杂区、介质层、存储插塞结构和第二源漏插塞的步骤包括：形成第一介质层、位于所述第一介质层中的选择栅极和存储栅极，以及位于所述选择栅极两侧衬底中的第一源漏掺杂区和第二源漏掺杂区；在所述第一介质层中形成第一存储插塞和第二源漏插塞，所述第一存储插塞连接所述存储栅极，所述第二源漏插塞连接所述第二源漏掺杂区；在所述第一介质层、第一存储插塞和第二源漏插塞上形成第二介质层；在所述第二介质层上形成第二存储插塞，所述第二存储插塞连接所述第一存储插塞，且所述第二存储插塞与所述第二源漏插塞之间的间距小于所述第一存储插塞与所述第二源漏插塞之间的间距。
可选的，所述第二源漏插塞包括：连接所述第二源漏掺杂区的接触插塞；位于所述接触插塞上的所述连接插塞，连接插塞连接所述接触插塞；所述介质层包括：覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的第一介质层和位于所述第一介质层上的第二介质层；形成所述选择栅极、存储栅极、第一源漏掺杂区、第二源漏掺杂区、介质层、存储插塞结构和第二源漏插塞的步骤包括：形成第一介质层、位于所述第一介质层中的选择栅极和存储栅极，以及位于所述选择栅极两侧衬底中的第一源漏掺杂区和第二源漏掺杂区；在所述第一介质层中形成存储插塞结构和接触插塞，所述接触插塞连接所述第二源漏掺杂区，所述存储插塞结构连接所述存储栅极；在所述第一介质层、存储插塞结构和接触插塞上形成第二介质层；在所述第二介质层中形成连接插塞，所述连接插塞连接所述接触插塞，且所述连接插塞与所述存储插塞结构之间的间距小于所述接触插塞与所述存储插塞结构之间的间距。
可选的，形成所述介质层、存储插塞结构和第二源漏插塞的步骤包括：形成覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的介质层；分别在所述介质层中形成存储开口和源漏开口，所述存储开口底部暴露出所述存储栅极，所述源漏开口暴露出所述第二源漏掺杂区；在所述存储开口中形成存储栅极；在所述源漏开口中形成第二源漏插塞。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的存储器中，所述存储器包括存储插塞结构和第二源漏插塞，所述存储插塞结构、第二源漏插塞以及存储插塞结构与第二源漏插塞之间的介质层构成电容。在对存储器进行编程时，在所述存储插塞结构和第二源漏插塞之间施加编程电压，使存储插塞结构与第二源漏插塞之间的介质层被击穿，从而在存储插塞结构与第二源漏插塞之间形成通路，实现对所述存储器的编程。由于存储插塞结构与第二源漏插塞之间的间距小于所述选择栅极与所述第一源漏插塞之间的间距，存储插塞结构与第二源漏插塞之间的间距较小。存储插塞结构与第二源漏插塞之间的间距较小，则存储插塞结构与第二源漏插塞之间的介质层较薄，使得存储插塞结构与第二源漏插塞之间的介质层容易被击穿，从而使得存储器的编程电压较低，进而能够降低存储器的能耗。
进一步，所述第二存储插塞的个数为多个，能够增加第二存储插塞与第二源漏插塞之间介质层沿存储栅极侧壁所在平面上的面积，从而能够增加编程之后被击穿的介质层的面积，进而降低第二源漏插塞与存储插塞结构之间介质层的电阻，进而改善所形成存储器的性能。
进一步，所述连接插塞与所述存储插塞结构之间的间距小于所述连接插塞与选择栅极之间的间距。当所述二连接插塞与所述存储插塞结构之间的介质层被击穿时，所述连接插塞与选择栅极之间的介质层不容易被击穿，从而能够减小连接插塞与选择栅极之间的漏电，从而能够改善所形成存储器的性能。
附图说明
图1是一种存储器的结构示意图；
图2至图6是本发明的存储器的形成方法一实施例各步骤的结构示意图；
图7是本发明的存储器第二实施例的结构示意图；
图8是本发明的存储器第三实施例的结构示意图；
图9是本发明的存储器第四实施例的结构示意图。
具体实施方式
现有技术的半导体结构存在诸多问题，例如：存储器中介质层的击穿电压较高，导致存储器的编程能耗较大。
现结合一种存储器，分析现有技术的存储器的中介质层的击穿电压较高，导致存储器的编程能耗较大的原因：
图1是一种存储器的结构示意图。
请参考图1，所述存储器包括：衬底100，所述衬底100包括隔离区A和位于所述隔离区A两侧的存储区B；位于所述隔离区A衬底100上的隔离栅极121；分别位于所述存储区B衬底100上的选择栅极110和存储栅极120；分别位于所述选择栅极110两侧衬底100中的第一源漏掺杂区113和第二源漏掺杂区123；覆盖所述选择栅极110、存储栅极120、隔离栅极121、第一源漏掺杂区113和第二源漏掺杂区123的介质层130；位于所述介质层130中的第一源漏插塞112和第二源漏插塞122，所述第一源漏插塞112连接所述第一源漏掺杂区113，所述第二源漏插塞122连接所述第二源漏掺杂区123。
其中，存储栅极120、第二源漏插塞123以及存储栅极120和第二源漏插塞123之间的介质层构成电容。对所述存储器进行编程的过程中，在所述存储栅极120和第二源漏插塞123之间接较高的编程电压，使所述存储栅极120和第二源漏插塞123之间的介质层130被击穿，从而使所述存储栅极120和第二源漏插塞123之间的介质层130电阻减小，所述电容成为低阻状态，在存储栅极120和第二源漏插塞123之间形成通路，从而对所述存储器进行编程。由于工艺条件的限制，所述存储栅极120与所述第二源漏插塞123之间的距离不容易缩小，存储栅极120与所述第二源漏插塞123之间介质层130的厚度较大，使所述存储栅极120与所述第二源漏插塞123之间介质层130的击穿电压较高。当对所述存储器进行编程时，编程电压较高，从而容易增加编程功耗。
为解决所述技术问题，本发明提供了一种存储器，包括：所述第二源漏插塞与所述存储插塞结构在垂直于所述衬底表面的平面上的投影接触，所述第二源漏插塞与所述存储插塞结构之间的最小间距小于所述第一源漏插塞与所述选择栅极之间的间距。
其中，由于存储插塞结构与第二源漏插塞之间的间距较小，则存储插塞结构与第二源漏插塞之间的介质层较薄，使得存储插塞结构与第二源漏插塞之间的介质层容易被击穿，从而使得存储器的编程电压较低，进而能够降低存储器的能耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图6是本发明的存储器的形成方法一实施例各步骤的结构示意图。
请参考图2，提供衬底200，所述衬底200包括存储区I。
所述存储区I用于形成存储器的存储单元。
本实施例中，所述衬底200上还具有鳍部(图中未示出)。在其他实施例中，所述衬底上还可以不具有所述鳍部。
本实施例中，所述衬底200包括多个存储区I，相邻存储区I之间具有隔离区II。
所述隔离区II用于实现相邻存储区I之间的隔离。
本实施例中，所述衬底200存储区I和隔离区II分别包括器件区M和连接区N。
所述器件区M用于形成存储区I的存储单元，所述连接区N用于实现存储单元之间及存储单元与外部电路的电连接。
所述形成方法还包括：在所述存储区I的器件区M衬底200中形成存储阱区，在所述隔离区II的器件区M中形成隔离阱区。
所述器件阱区中具有第一离子，所述隔离阱区中具有第二离子。
本实施例中，相邻存储区I形成的存储单元相互电连接，所述第一离子与第二离子的导电类型相同。在其他实施例中，相邻存储区形成的存储单元相互不连接，所述第一离子与第二离子的导电类型相反。
后续形成选择栅极、存储栅极、第一源漏掺杂区、第二源漏掺杂区、介质层、存储插塞结构、第一源漏插塞和第二源漏插塞，所述第一源漏掺杂区和第二源漏掺杂区位于所述选择栅极两侧的存储区I衬底200中，所述第二源漏掺杂区位于所述选择栅极和存储栅极之间，所述介质层覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区，所述存储插塞结构、第一源漏插塞和第二源漏插塞位于所述介质层中，所述存储插塞结构连接所述存储栅极，所述第一源漏插塞连接所述第一源漏掺杂区，所述第二源漏插塞连接所述第二源漏掺杂区，所述第二源漏插塞与所述存储插塞结构在所述选择栅极侧壁所在的平面上的投影接触，所述第二源漏插塞与所述存储插塞结构之间的最小间距小于所述第一源漏插塞与所述选择栅极之间的间距。
所述第一源漏插塞用于实现第一源漏掺杂区与外部电路的电连接；所述选择插塞用于实现选择栅极与外部电路的电连接；所述第二源漏插塞、存储插塞结构以及第二源漏插塞与存储插塞结构之间的介质层构成反熔丝器件，第二源漏插塞和存储插塞结构分别构成反熔丝器件的两个电极。
本实施例中，形成所述选择栅极和存储栅极的工艺为后栅工艺。所述介质层包括：覆盖所述选择栅极和存储栅极顶部和侧壁的第一介质层；位于所述第一介质层上的第二介质层。所述第一介质层包括：覆盖所述选择栅极211和存储栅极210侧壁的底层介质层，所述底层介质层暴露出所述选择栅极211和存储栅极210；位于所述选择栅极211、存储栅极210和底层介质层上的层间介质层。
本实施例中，形成所述介质层、选择栅极、存储栅极、隔离栅极、存储插塞结构和第二源漏插塞的步骤如图3至图6所示。
请参考图3，形成底层介质层以及位于所述底层介质层中的选择栅极211和存储栅极210，并形成分别位于所述选择栅极211两侧衬底中的第一源漏掺杂区221和第二源漏掺杂区222。
本实施例中，所述形成方法还包括：在所述隔离区II衬底200上形成隔离栅极212。
本实施例中，形成所述选择栅极211、存储栅极210和隔离栅极212的步骤包括：分别在所述存储区I衬底200上形成第一伪栅极和第二伪栅极；在所述隔离区II衬底200上形成第三伪栅极，所述第二伪栅极位于所述第一伪栅极和第三伪栅极之间；在所述衬底200上形成底层介质层201(图6所示)，所述底层介质层201覆盖所述第一伪栅极、第二伪栅极和第三伪栅极侧壁；去除所述第一伪栅极，在所述存储区I底层介质层201中形成选择开口；去除所述第二伪栅极，在所述存储区I底层介质层201中形成存储开口；去除所述第三伪栅极，在所述隔离区II底层介质层201中形成隔离开口；在所述选择开口中形成选择栅极211；在所述存储开口中形成存储栅极210；在所述隔离开口中形成隔离栅极212。
本实施例中，所述第一伪栅极、第二伪栅极和第三伪栅极的材料为多晶硅、多晶锗或多晶硅锗。
在所述选择开口中形成选择栅极211；在所述存储开口中形成存储栅极210；在所述隔离开口中形成隔离栅极212之前，还包括：在所述存储开口、选择开口和隔离开口底部形成栅介质层。
所述栅介质层的材料为高k介质材料，例如，HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
本实施例中，所述选择栅极211、存储栅极210和隔离栅极212的材料为金属。具体的，所述选择栅极211、存储栅极210和隔离栅极212的材料为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
所述选择栅极211和存储栅极210自器件区M延伸至所述连接区N。
形成所述底层介质层201之前，还包括：分别在所述第一伪栅极两侧存储区I衬底200中形成第一源漏掺杂区221和第二源漏掺杂区222，所述第二源漏掺杂区222位于所述选择栅极211和存储栅极210之间。
本实施例中，形成所述第一源漏掺杂区221和第二源漏掺杂区222的步骤包括：以所述第一伪栅极和第二伪栅极为掩膜，对所述第一伪栅极两侧的衬底200进行刻蚀，在所述衬底200中形成凹槽；通过外延生长工艺在所述凹槽中形成外延层，并在所述外延生长工艺过程中，对所述外延层进行原位掺杂，在所述外延层中掺入源漏离子，形成所述第一源漏掺杂区221和第二源漏掺杂区222。
所述源漏离子为N型离子，例如磷离子或砷离子。或者所述源漏离子为P型离子，例如硼离子或BF2 +离子。
本实施例中，所述选择栅极211、第一源漏掺杂区221和第二源漏掺杂区222构成选择晶体管。
本实施例中，所述存储插塞结构包括：位于所述存储栅极210上的第一存储插塞；位于所述第一存储插塞上的第二存储插塞，所述第二存储插塞连接所述第一存储插塞，所述第二存储插塞与所述第二源漏插塞之间的间距小于所述第一存储插塞与第二源漏插塞之间的间距，所述最小间距为所述第二存储插塞与所述第二源漏插塞之间的间距。
在其他实施例中，所述第一存储插塞与第二源漏插塞之间的间距小于所述第二存储插塞与所述第二源漏插塞之间的间距，所述最小间距为所述第一存储插塞与第二源漏插塞之间的间距。
请参考图4，形成覆盖所述选择栅极211、存储栅极210和底层介质层201(如图6所示)的层间介质层241，所述底层介质层201和层间介质层241构成第一介质层；在所述第一介质层中形成第一存储插塞230和第二源漏插塞232，所述第一存储插塞230连接所述存储栅极210，所述第二源漏插塞232连接所述第二源漏掺杂区；在所述第一介质层中形成第一源漏插塞231，所述第一源漏插塞231连接所述第一源漏掺杂区221；在所述层间介质层241中形成连接所述选择栅极211的第一选择插塞223。
所述第一存储插塞230用于实现存储栅极210与后续形成的第二存储插塞240的电连接，所述第二源漏插塞232用做所形成反熔丝器件的一个电极；所述第一源漏插塞231用于实现第一源漏掺杂区221与后续形成的连接焊盘234之间的电连接；所述第一选择插塞223用于实现选择栅极211与后续形成的第二选择插塞的电连接。
所述第一介质层用于实现形成的第一存储插塞230、第一选择插塞223、第一源漏插塞231和接触插塞232之间的电隔离。
本实施例中，所述层间介质层241的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或低k(k小于3.9)介质材料。
本实施例中，形成所述层间介质层241的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
本实施例中，所述形成方法还包括：在所述存储栅极210和隔离栅极212之间的第一介质层中形成隔离插塞。
本实施例中，所述第一存储插塞230、第一源漏插塞231、接触插塞232和第一选择插塞223的材料为铜、钨或铝。
请参考图5和图6，图6是图5沿切割线1-2的剖面图，在所述第一介质层、第一存储插塞230和第二源漏插塞232上形成第二介质层242；在所述第二介质层242中形成第二存储插塞240，所述第二存储插塞240连接所述第一存储插塞230，且所述第二存储插塞240与所述第二源漏插塞232之间的间距小于所述选择栅极211与所述第二源漏插塞232之间的间距；在所述第二介质层242中形成连接所述第一源漏插塞231的连接焊盘234；在所述第二介质层242中形成连接所述第一选择插塞223的第二选择插塞233。
所述第二存储插塞240用做所形成反熔丝器件的一个电极；所述连接焊盘234用于实现第一源漏插塞231与外部电路的电连接；所述第二选择插塞233用于实现第一选择插塞223与外部电路的电连接，从而控制所述选择晶体管的开关状态。
需要说明的是，在对所述存储器进行编程时，在所述存储插塞结构和第二源漏插塞232之间施加电压，使存储插塞结构与第二源漏插塞232之间的介质层击穿，从而在存储插塞结构与第二源漏插塞232之间形成通路，实现对所述存储器的编程。由于存储插塞结构与第二源漏插塞232之间的间距小于所述存储栅极210与所述第二源漏插塞232之间的间距，存储插塞结构与第二源漏插塞232之间的间距较小。存储插塞结构与第二源漏插塞232之间的间距较小，则存储插塞结构与第二源漏插塞232之间的介质层较薄，使得存储插塞结构与第二源漏插塞232之间的介质层容易被击穿，从而使得存储器的编程电压降低，进而能够降低能耗。
具体的，本实施例中，所述第二存储插塞240与所述第二源漏插塞232之间的间距小于所述存储栅极210与所述第二源漏插塞232之间的间距。所述第二存储插塞240与所述第二源漏插塞232之间的间距较小，所述第二存储插塞240与所述第二源漏插塞232之间的介质层的厚度较小，从而使所述第二存储插塞240与所述第二源漏插塞232之间的介质层容易被击穿，从而能够降低所述存储器的编程电压。
本实施例中，所述第二存储插塞240与所述第二源漏插塞232之间的间距小于所述第一存储插塞230与所述第二源漏插塞232之间的间距。所述最小间距为第二存储插塞240与所述第二源漏插塞232之间的间距。
本实施例中，所述第二存储插塞240的中心线与所述第二源漏插塞232中心线之间的距离小于所述存储栅极210中心线到所述第二源漏插塞232中心线之间的距离，即所述第二存储插塞240与所述第二源漏插塞232之间的间距小于第二存储插塞240与隔离插塞之间的间距。
所述第二存储插塞240与所述第二源漏插塞232之间的间距小于第二存储插塞240与隔离插塞之间的间距，在编程过程中能够防止第二存储插塞240与隔离插塞之间的介质层被击穿，从而能够改善所形成存储器的性能。
形成所述第二介质层242之前，还包括：在所述器件区M第一介质层中形成连接所述第一源漏掺杂区221的第一源漏插塞231。
本实施例中，形成第二介质层242之后，还包括：在所述第二介质层242中形成连接焊盘234。
在其他实施例中，所述存储插塞结构仅包括所述第一存储插塞，或者存储插塞结构包括所述第一存储插塞和第二存储插塞。所述第二源漏插塞包括：位于所述第二源漏掺杂区上的接触插塞；位于所述接触插塞上的连接插塞，所述连接插塞连接所述接触插塞。
形成所述选择栅极、存储栅极、第一源漏掺杂区、第二源漏掺杂区、介质层、存储插塞结构和第二源漏插塞的步骤包括：形成第一介质层、位于所述第一介质层中的选择栅极和存储栅极，以及位于所述选择栅极两侧衬底中的第一源漏掺杂区和第二源漏掺杂区；在所述第一介质层中形成存储插塞结构和接触插塞，所述接触插塞连接所述第二源漏掺杂区，所述存储插塞结构连接所述存储栅极；在所述第一介质层、存储插塞结构和接触插塞上形成第二介质层；在所述第二介质层中形成连接插塞，所述连接插塞连接所述接触插塞，且所述连接插塞与所述存储插塞结构之间的间距小于所述连接插塞与所述选择栅极之间的间距。
或者，所述存储插塞结构仅包括所述第一存储插塞，所述第二源漏插塞仅包括所述接触插塞，所述介质层仅包括所述第一介质层。
形成所述介质层、存储插塞结构和第二源漏插塞的步骤包括：形成覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的介质层；分别在所述介质层中形成存储开口和源漏开口，所述存储开口底部暴露出所述存储栅极，所述源漏开口暴露出所述第二源漏掺杂区；在所述存储开口中形成存储栅极；在所述源漏开口中形成第二源漏插塞。
本实施例中，所述第二介质层241的材料为氧化硅。在其他实施例中，所述第二介质层的材料为氮化硅、氮氧化硅或低k介质材料(k小于3.9)。
形成所述第二介质层241的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
本实施例中，所述第一存储插塞230、第二存储插塞240、第二源漏插塞232、连接插塞240、连接焊盘234、第二选择插塞233的材料为铜、铝或钨。
还需要说明的是，本实施例中，所述第二源漏插塞232和存储插塞结构位于所述器件区M介质层中。在其他实施例中，所述第二源漏插塞和存储插塞结构自所述器件区延伸至所述连接区介质层中。
本实施例中，所述第一源漏插塞231和所述第一选择插塞223自所述器件区M介质层延伸至连接区N介质层中。所述连接焊盘234和所述第二选择插塞233位于所述连接区中。
继续参考图5和图6，本发明实施例还提供一种半导体结构，包括：衬底200，所述衬底200包括存储区I；分别位于所述存储区I衬底200上的分立的选择栅极211和存储栅极210；分别位于所述选择栅极211两侧存储区I衬底200中的第一源漏掺杂区221和第二源漏掺杂区222，所述第二源漏掺杂区222位于所述选择栅极211和存储栅极210之间；覆盖所述选择栅极211、存储栅极210、第一源漏掺杂区221和第二源漏掺杂区222的介质层；位于所述介质层中的存储插塞结构、第一源漏插塞231和第二源漏插塞232，所述存储插塞结构连接所述存储栅极210，所述第一源漏插塞231连接所述第一源漏掺杂区221，所述第二源漏插塞232连接所述第二源漏掺杂区222，所述第二源漏插塞232与所述存储插塞结构在所述选择栅极211侧壁所在平面上的投影接触，所述第二源漏插塞232与所述存储插塞结构之间的最小间距小于所述第一源漏插塞231与所述存储栅极210之间的间距。
本实施例中，所述存储插塞结构包括：位于所述存储栅极210上的第一存储插塞230；位于所述第一存储插塞230上的第二存储插塞240，所述第二存储插塞240与所述第一存储插塞230连接；所述第二存储插塞240与所述第二源漏插塞232之间的间距小于所述第一存储插塞230与第二源漏插塞232之间的间距，所述最小间距为所述第二存储插塞240与所述第二源漏插塞232之间的间距。
或者所述第一存储插塞230与第二源漏插塞232之间的间距小于第二存储插塞240与所述第二源漏插塞232之间的间距，所述最小间距为所述第一存储插塞230与第二源漏插塞232之间的间距。
本实施例中，所述第二存储插塞240的中心线与所述第二源漏插塞232中心线之间的距离小于所述存储栅极210中心线到所述第二源漏插塞232中心线之间的距离。
所述介质层包括：覆盖所述选择栅极211、存储栅极210、第一源漏掺杂区221和第二源漏掺杂区222的第一介质层和位于所述第一介质层上的第二介质层242。
所述第一介质层包括：覆盖所述选择栅极211、存储栅极210、第一源漏掺杂区221和第二源漏掺杂区222的底层介质层201；位于所述底层介质层201上的层间介质层241。
所述第一存储插塞230和所述第二源漏插塞232位于所述第一介质层中，且所述层间介质层241暴露出所述第一存储插塞230和所述第二源漏插塞232顶部；所述第二存储插塞240位于所述第二介质层242中。
所述存储区I衬底200还包括器件区M和连接区N，所述第一源漏掺杂区221和所述第二源漏掺杂区222位于所述器件区M衬底200中；所述第二源漏插塞232和存储插塞结构位于所述器件区M介质层中。
所述第二存储插塞240在沿平行于所述衬底200表面方向上的截面为正方形或长方形。
同一个存储插塞结构中所述第二存储插塞240的个数为多个，多个所述第二存储插塞240连接同一个第一存储插塞230。所述第二存储插塞240的个数为多个，能够增加第二存储插塞240与第二源漏插塞232之间介质层沿存储栅极210侧壁方向的面积，从而能够增加编程之后被击穿的介质层的面积，进而降低第二源漏插塞232与存储插塞结构之间介质层的电阻，进而改善所形成存储器的性能。在其他实施例中，所述第二存储插塞的个数还可以为一个。
本实施例中，所述衬底200包括多个存储区I，相邻存储区I之间具有隔离区II。在其他实施例中，所述衬底可以仅包括一个存储区。
本实施例中，所述隔离区II衬底200上具有隔离栅极212。
本实施例中，所述隔离区II衬底200中具有隔离阱区，所述隔离阱区中具有第一离子，所述存储区I衬底200中具有存储阱区，所述存储阱区中具有第二离子，所述第二离子与所述第一离子的导电类型相同。在其他实施例中，所述第二离子与所述第一离子的导电类型不相同；或者，所述隔离区衬底中具有隔离结构。
所述第二介质层242中具有连接所述第一源漏插塞231的连接焊盘234；所述第二介质层242中还具有连接所述第一选择插塞223的第二选择插塞233。
本实施例与图2至图6所示半导体结构的形成方法形成的半导体结构相同，在此不多做赘述。
图7是本发明的半导体结构第二实施例的结构示意图。
请参考图7，本实施例与图5和图6所示实施例的相同之处在此不做赘述，不同之处，在于：
本实施例中，所述第二源漏插塞包括：位于所述第二源漏掺杂区222上的接触插塞332以及位于所述接触插塞332上的连接插塞340，所述连接插塞340与所述接触插塞332连接；所述连接插塞340与所述存储插塞结构330之间的间距小于接触插塞332与所述存储插塞结构330之间的间距，所述最小间距为所述连接插塞340与所述存储插塞结构330之间的间距；或者接触插塞332与所述存储插塞结构330之间的间距小于连接插塞340与所述存储插塞结构330之间的间距，所述最小间距为接触插塞332与所述存储插塞结构330之间的间距。
本实施例中，所述存储插塞结构330仅位于所述第一介质层中。
所述连接插塞340与所述存储插塞结构330之间的间距小于所述连接插塞340与选择栅极211之间的间距。
所述连接插塞340与所述存储插塞结构330之间的间距小于所述连接插塞340与选择栅极211之间的间距。当所述连接插塞340与所述存储插塞结构330之间的介质层被击穿时，所述连接插塞340与选择栅极211之间的介质层不容易被击穿，从而能够避免连接插塞340与选择栅极211之间的漏电，从而能够改善所形成存储器的性能。
所述连接插塞340在沿平行于所述衬底200方向上的截面为正方形或长方形；同一第二源漏插塞中连接插塞340的个数为一个或多个。当同一第二源漏插塞中连接插塞340的个数为多个时，多个连接插塞340与同一接触插塞332连接。
图8是本发明的半导体结构第三实施例的结构示意图。
请参考图8，本实施例与图7所示实施例的相同之处在此不做赘述，不同之处，在于：所述第二源漏插塞432和存储插塞结构430自所述器件区M延伸至所述连接区N介质层中。
具体的，本实施例中，所述接触插塞430自所述器件区M延伸至所述连接区N介质层中；所述连接插塞440位于所述连接区N介质层中。
请参考图9，本实施例与图5所示实施例的相同之处在此不做赘述，不同之处，在于：所述第二源漏插塞532和存储插塞结构530自所述器件区M延伸至所述连接区N介质层中。
具体的，本实施例中，所述第一存储插塞530自所述器件区M延伸至所述连接区N介质层中；所述第二存储插塞540位于所述连接区N介质层中。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种存储器，其特征在于，包括：
衬底，所述衬底包括存储区；
分别位于所述存储区衬底上的分立的选择栅极和存储栅极；
分别位于所述选择栅极两侧存储区衬底中的第一源漏掺杂区和第二源漏掺杂区，所述第二源漏掺杂区位于所述选择栅极和存储栅极之间；
覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的介质层；
位于所述介质层中的存储插塞结构、第一源漏插塞和第二源漏插塞，所述存储插塞结构连接所述存储栅极，所述第一源漏插塞连接所述第一源漏掺杂区，所述第二源漏插塞连接所述第二源漏掺杂区，所述第二源漏插塞与所述存储插塞结构在选择栅极侧壁所在平面上的投影接触，所述第二源漏插塞与所述存储插塞结构之间的最小间距小于所述第一源漏插塞与所述选择栅极之间的间距。
2.如权利要求1所述的存储器，其特征在于，所述存储插塞结构包括：位于所述存储栅极上的第一存储插塞，位于所述第一存储插塞上的第二存储插塞，所述第二存储插塞与所述第一存储插塞连接；
所述第二存储插塞与所述第二源漏插塞之间的间距小于所述第一存储插塞与第二源漏插塞之间的间距，所述最小间距为所述第二存储插塞与所述第二源漏插塞之间的间距；或者所述第一存储插塞与第二源漏插塞之间的间距小于第二存储插塞与所述第二源漏插塞之间的间距，所述最小间距为所述第一存储插塞与第二源漏插塞之间的间距。
3.如权利要求2所述的存储器，其特征在于，所述第二存储插塞的中心线与所述第二源漏插塞中心线之间的距离小于所述存储栅极中心线到所述第二源漏插塞中心线之间的距离。
4.如权利要求2所述的存储器，其特征在于，所述第二存储插塞在沿平行于所述衬底方向上的截面为正方形或长方形；同一个存储插塞中第二存储插塞的个数为一个或多个；当同一个存储插塞结构中所述第二存储插塞的个数为多个时，多个所述第二存储插塞连接同一个第一存储插塞。
5.如权利要求2所述的存储器，其特征在于，所述介质层包括：覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的第一介质层和位于所述第一介质层上的第二介质层；
所述第一存储插塞和所述第二源漏插塞位于所述第一介质层中，且所述第一介质层暴露出所述第一存储插塞和第二源漏插塞顶部；所述第二存储插塞位于所述第二介质层中。
6.如权利要求1所述的存储器，其特征在于，所述第二源漏插塞包括：位于所述第二源漏掺杂区上的接触插塞以及位于所述接触插塞上的连接插塞，所述连接插塞与所述接触插塞连接；
所述连接插塞与所述存储插塞结构之间的间距小于接触插塞与所述存储插塞结构之间的间距，所述最小间距为所述连接插塞与所述存储插塞结构之间的间距；或者接触插塞与所述存储插塞结构之间的间距小于连接插塞与所述存储插塞结构之间的间距，所述最小间距为接触插塞与所述存储插塞结构之间的间距。
7.如权利要求6所述的存储器，其特征在于，所述连接插塞与所述存储插塞结构之间的间距小于所述连接插塞与选择栅极之间的间距。
8.如权利要求6所述的存储器，其特征在于，所述连接插塞在沿平行于所述衬底方向上的截面为正方形或长方形；同一第二源漏插塞中的连接插塞的个数为一个或多个，当同一第二源漏插塞中的连接插塞的个数为多个时，多个连接插塞连接同一接触插塞。
9.如权利要求6所述的存储器，其特征在于，所述介质层包括：覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的第一介质层和位于所述第一介质层上的第二介质层；
所述存储插塞结构和所述接触插塞位于所述第一介质层中，且所述第一介质层暴露出所述存储插塞结构和接触插塞顶部；所述连接插塞位于所述第二介质层中。
10.如权利要求1所述的存储器，其特征在于，所述存储区衬底还包括器件区和连接区，所述第一源漏掺杂区和所述第二源漏掺杂区位于所述器件区衬底中；
所述第二源漏插塞和存储插塞结构位于所述器件区介质层中，或者所述第二源漏插塞和存储插塞结构自所述器件区延伸至所述连接区介质层中。
11.如权利要求1所述的存储器，其特征在于，所述介质层的材料为氧化硅、氮化硅或氮氧化硅。
12.如权利要求1所述的存储器，其特征在于，所述衬底包括多个存储区，相邻存储区之间具有隔离区。
13.如权利要求12所述的存储器，其特征在于，所述隔离区衬底上具有隔离栅极。
14.如权利要求12所述的存储器，其特征在于，所述隔离区衬底中具有隔离阱区，所述隔离阱区中具有第一离子，所述存储区衬底中具有存储阱区，所述存储阱区中具有第二离子，所述第二离子与所述第一离子的导电类型不相同。
15.如权利要求12所述的存储器，其特征在于，所述隔离区衬底中具有隔离结构。
16.如权利要求1所述的存储器，其特征在于，还包括：连接所述第一源漏插塞的连接焊盘。
17.一种存储器的形成方法，其特征在于，包括：
提供衬底，所述衬底包括存储区；
形成选择栅极、存储栅极、第一源漏掺杂区、第二源漏掺杂区、介质层、存储插塞结构、第一源漏插塞和第二源漏插塞，所述第一源漏掺杂区和第二源漏掺杂区位于所述选择栅极两侧存储区衬底中，所述第二源漏掺杂区位于所述选择栅极和存储栅极之间，所述介质层覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区，所述存储插塞结构、第一源漏插塞和第二源漏插塞位于所述介质层中，所述存储插塞结构连接所述存储栅极，所述第一源漏插塞连接所述第一源漏掺杂区，所述第二源漏插塞连接所述第二源漏掺杂区，所述第二源漏插塞与所述存储插塞结构在所述选择栅极侧壁所在的平面上的投影接触，所述第二源漏插塞与所述存储插塞结构之间的最小间距小于所述第一源漏插塞与所述选择栅极之间的间距。
18.如权利要求17所述的存储器的形成方法，其特征在于，所述存储插塞结构包括：连接所述存储栅极的第一存储插塞以及连接所述第一存储插塞的第二存储插塞；所述第二存储插塞与所述第二源漏插塞之间的间距小于所述第一存储插塞与第二源漏掺杂之间的间距，所述最小间距为所述第二存储插塞与所述第二源漏插塞之间的间距；
所述介质层包括覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的第一介质层和位于所述第一介质层上的第二介质层；
形成所述选择栅极、存储栅极、第一源漏掺杂区、第二源漏掺杂区、介质层、存储插塞结构和第二源漏插塞的步骤包括：形成第一介质层、位于所述第一介质层中的选择栅极和存储栅极，以及位于所述选择栅极两侧衬底中的第一源漏掺杂区和第二源漏掺杂区；在所述第一介质层中形成第一存储插塞和第二源漏插塞，所述第一存储插塞连接所述存储栅极，所述第二源漏插塞连接所述第二源漏掺杂区；在所述第一介质层、第一存储插塞和第二源漏插塞上形成第二介质层；在所述第二介质层上形成第二存储插塞，所述第二存储插塞连接所述第一存储插塞，且所述第二存储插塞与所述第二源漏插塞之间的间距小于所述第一存储插塞与所述第二源漏插塞之间的间距。
19.如权利要求17所述的存储器的形成方法，其特征在于，所述第二源漏插塞包括：连接所述第二源漏掺杂区的接触插塞；位于所述接触插塞上的所述连接插塞，连接插塞连接所述接触插塞；
所述介质层包括：覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的第一介质层和位于所述第一介质层上的第二介质层；
形成所述选择栅极、存储栅极、第一源漏掺杂区、第二源漏掺杂区、介质层、存储插塞结构和第二源漏插塞的步骤包括：形成第一介质层、位于所述第一介质层中的选择栅极和存储栅极，以及位于所述选择栅极两侧衬底中的第一源漏掺杂区和第二源漏掺杂区；在所述第一介质层中形成存储插塞结构和接触插塞，所述接触插塞连接所述第二源漏掺杂区，所述存储插塞结构连接所述存储栅极；在所述第一介质层、存储插塞结构和接触插塞上形成第二介质层；在所述第二介质层中形成连接插塞，所述连接插塞连接所述接触插塞，且所述连接插塞与所述存储插塞结构之间的间距小于所述接触插塞与所述存储插塞结构之间的间距。
20.如权利要求17所述的存储器的形成方法，其特征在于，形成所述介质层、存储插塞结构和第二源漏插塞的步骤包括：形成覆盖所述选择栅极、存储栅极、第一源漏掺杂区和第二源漏掺杂区的介质层；分别在所述介质层中形成存储开口和源漏开口，所述存储开口底部暴露出所述存储栅极，所述源漏开口暴露出所述第二源漏掺杂区；在所述存储开口中形成存储栅极；在所述源漏开口中形成第二源漏插塞。
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