TWI496282B - 閘極結構及其製造方法 - Google Patents

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Description

閘極結構及其製造方法
實施例是有關於半導體裝置中之一種閘極結構及半導體裝置中之閘極結構的製造方法。更確切而言，實施例是有關於一種多層閘極結構及所述閘極結構的製造方法。
習知閘電極通常是使用摻雜有雜質的多晶矽形成。由於半導體裝置高度整合，所以多晶矽之閘電極可能並不適合應用於半導體裝置中，因為多晶矽具有相對較高電阻。因此，已研發出具有複晶金屬矽化物(polycide)結構之閘電極，其具有低於多晶矽之電阻的電阻。具有複晶金屬矽化物結構之習知閘電極通常包含多晶矽膜及形成於所述多晶矽膜上之金屬矽化物膜。此處，通常可將矽化鈦膜或矽化鎢膜用作金屬矽化物膜。然而，具有複晶金屬矽化物結構之習知閘電極可能無法在確保半導體裝置之充分電特性的同時滿足半導體裝置之所要電阻(依據半導體裝置具有非常高之整合度)。
最近，已研發出一種閘電極，其包含多晶矽膜及提供於多晶矽膜上之金屬膜以降低閘電極之電阻。此處，應在多晶矽膜與金屬膜之間提供歐姆膜及阻隔膜(barrier film)，因為當金屬膜直接形成於多晶矽膜上時金屬膜可能會變成金屬矽化物膜。
在習知閘電極內，金屬膜、阻隔膜及歐姆膜通常分別包含鎢、氮化鎢及矽化鎢。然而，阻隔膜內包含的氮可在 形成閘電極之高溫製程期間自氮化鎢分解而得並與歐姆層內之的矽結合。因此，可在阻隔膜與歐姆膜之間產生不規則的氮化矽界面，藉此大量增加閘電極的電阻。
圖1為掃描式電子顯微鏡(scanning electron microscope，SEM)圖片，其說明習知閘電極內之氮化矽的集聚會引起不規則界面。在圖1中，習知閘電極包含多晶矽膜、矽化鎢膜、氮化鎢膜及鎢膜，其依次堆疊於基板上。
參看圖1，由於氮化矽集聚的緣故，在形成習知閘電極之高溫製程期間容易在氮化鎢膜與矽化鎢膜之間產生不規則界面。
考慮到以上提及的問題，已使用矽化鈦或鈦取代非矽化鎢作為閘電極內之歐姆膜。
圖2為另一具有鈦之歐姆膜之習知閘電極內之相對均一界面(uniform interface)的SEM圖片。在圖2中，習知閘電極包含鈦膜、氮化鎢膜及鎢膜，其依次形成於基板上。
如圖2中所說明，在執行高溫製程之後，在氮化鎢膜與鈦膜之間產生之界面為相對均一。然而，相較於包含矽化鎢之歐姆膜的閘電極，包含鈦之歐姆膜的閘電極的薄片電阻比前者的薄片電阻高約80%，這是因為當在鈦膜上形成氮化鎢膜及鎢膜時，鎢膜內之鎢的粒度會因為鈦膜而變小。因此，包含鈦或氮化鈦之歐姆膜之閘電極具有相對較高的薄片電阻，使得包含閘電極之半導體裝置可能不具有所要的電特性。
根據實施例之一態樣，提供一種形成於基板上之閘極結構。所述閘極結構包含位於基板上之絕緣層、位於絕緣層上之第一導電層圖案、位於第一導電層圖案上之金屬歐姆層圖案、位於金屬歐姆層圖案上之擴散防止層圖案、位於擴散防止層圖案上之非晶層圖案，以及位於非晶層圖案上之第二導電層圖案。
在實施例中，第一導電層圖案可包含多晶矽，且第二導電層圖案可包含金屬。舉例而言，第二導電層圖案可包含鎢(W)，且非晶層圖案可包含金屬矽化物(MSix)。此外，擴散防止層圖案可包含氮化鎢(WNx)，且金屬歐姆層圖案可包含鈦(Ti)。此處，擴散防止層圖案中之x的值可在約0.2至約0.9的範圍內。
在實施例中，擴散防止層圖案之氮含量可為實質上大於約20重量百分比。
在實施例中，非晶層圖案可包含矽化鎢(WSix)、矽化鈦(TiSix)、矽化鉬(MoSix)、矽化鉭(TaSix)等。
在實施例中，金屬歐姆層圖案可具有實質上小於約50埃的厚度。
根據實施例之另一態樣，提供一種位於基板上之閘極結構。所述閘極結構包含位於基板上之穿隧絕緣層、位於穿隧絕緣層上之浮動閘極、位於浮動閘極上之介電層圖案，以及位於介電層圖案上之控制閘極。此處，所述控制閘極包含位於介電層圖案上之第一導電層圖案、位於第一 導電層圖案上之金屬歐姆層圖案、位於金屬歐姆層圖案上之擴散防止層圖案、位於擴散防止層圖案上之非晶層圖案，以及位於非晶層圖案上之第二導電層圖案。
在實施例中，第一導電層圖案可包含多晶矽，且第二導電層圖案可包含鎢。此外，非晶層圖案可包含矽化物，且擴散防止層圖案可包含氮化鎢。
在實施例中，浮動閘極可更包含位於穿隧絕緣層上之額外第一導電層圖案、位於額外第一導電層圖案上之額外金屬歐姆層圖案、位於額外金屬歐姆層圖案上之額外擴散防止層圖案、位於額外擴散防止層圖案上之額外非晶層圖案，以及位於額外非晶層圖案上之額外第二導電層圖案。此處，所述額外第一導電層圖案可包含多晶矽，且所述額外第二導電層圖案可包含鎢。此外，所述額外非晶層圖案可包含矽化鎢，且所述額外擴散防止層圖案可包含氮化鎢。
根據實施例之又一態樣，提供一種位於基板上之閘極結構。所述閘極結構包含位於基板上之穿隧絕緣層、位於穿隧絕緣層上之電荷捕獲層圖案、位於電荷捕獲層圖案上之阻擋層圖案，以及位於阻擋層圖案上之閘電極。所述閘電極包含位於阻擋層圖案上之第一導電層圖案、位於第一導電層圖案上之金屬歐姆層圖案、位於金屬歐姆層圖案上之擴散防止層圖案、位於擴散防止層圖案上之非晶層圖案，以及位於非晶層圖案上之第二導電層圖案。
根據實施例之又一態樣，提供一種閘極結構之製造方法。在所述閘極結構之製造方法中，在基板上形成絕緣層， 且在絕緣層上形成第一導電層圖案。在於第一導電層圖案上形成金屬歐姆層圖案之後，在金屬歐姆層圖案上形成擴散防止層圖案。在擴散防止層圖案上形成非晶層圖案，且隨後在非晶層圖案上形成第二導電層圖案。
在實施例中，第二導電層圖案可使用鎢形成，而非晶層圖案可使用矽化鎢形成。此外，擴散防止層圖案可使用氮化鎢形成。
在實施例中，金屬歐姆層圖案可使用鈦形成。
在實施例中，可進一步將雜質植入於非晶層圖案內，以便改良非晶層圖案之非晶特性。
根據實施例之又一態樣，提供一種閘極結構之製造方法。在所述閘極結構之製造方法中，在基板上形成穿隧絕緣層，且在穿隧絕緣層上形成浮動閘極。在浮動閘極上形成介電層圖案，且在介電層圖案上形成控制閘極。在形成控制閘極時，在介電層圖案上形成第一導電層圖案，且在第一導電層圖案上形成金屬歐姆層圖案。此外，在金屬歐姆層圖案上形成擴散防止層圖案，在擴散防止層圖案上形成非晶層圖案，且在非晶層圖案上形成第二導電層圖案。
在實施例中，第二導電層圖案可使用鎢形成，且非晶層圖案可使用矽化鎢形成。此外，擴散防止層圖案可使用氮化鎢形成，且金屬歐姆層圖案可使用鈦形成。
在形成浮動閘極時，可在穿隧絕緣層上形成額外第一導電層圖案，且可在額外第一導電層圖案上形成額外金屬歐姆層圖案。在於額外金屬歐姆層圖案上形成額外擴散防 止層圖案之後，可在額外擴散防止層圖案上形成額外非晶層圖案。可在額外非晶層圖案上形成額外第二導電層圖案。此處，可使用多晶矽來形成額外第一導電層圖案，且可使用鎢來形成額外第二導電層圖案。此外，額外非晶層圖案可使用矽化鎢形成，且額外擴散防止層圖案可使用氮化鎢形成。
根據實施例，閘極結構包含位於第二導電層圖案與擴散防止層圖案之間的非晶層圖案，使得閘極結構可具有低薄片電阻且在第二導電層圖案與擴散防止層圖案之間具有均一界面。當在半導體裝置內應用閘極結構時，半導體裝置可具有所要的電特性，例如高回應速度、改良之可靠性、較低功率消耗等。此外，金屬歐姆層圖案包含具有高熔點的金屬且具有所要厚度，從而使得閘極結構可確保優良的熱穩定性及電穩定性。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文中將參看附圖更完整地描述各種實施例，附圖中繪示一些實施例。然而，本發明可用許多不同形式實施，且不應被理解為限於本文中闡述之實施例。相反，提供此等實施例是為了使本揭露案更通徹且完整，且將把本發明之範圍完全傳達給熟習此項技術者。在圖中，為了清晰起見可誇示各層及區域之尺寸及相對尺寸。
將理解，當一元件或層被稱為“位於”另一元件或層 “上”、“連接至”或“耦接至”另一元件或層時，其可 直接位於所述另一元件或層上、直接連接或耦接至所述另一元件或層，或者可存在介入元件或層。相反，當一元件被稱為“直接位於”另一元件或層“上”、“直接連接至”或“直接耦接至”另一元件或層時，不存在介入元件或層。相同元件符號在全文中指代相同元件。在本文中使用時，術語“及/或”包含相關聯之列出項中之一或多者中之任一者或全部組合。
將理解，雖然本文中可使用術語第一、第二、第三等來描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語的限制。此等術語僅用於區分一元件、組件、區域、層或區段與另一區域、層或區段。因此，下文論述之第一元件、組件、區域、層或區段可稱為第二元件、組件、區域、層或區段，而不偏離本發明之教示。
本文中為了描述方便而可使用諸如“之下”、“下方”、“下部”、“上方”、“上部”及類似術語之空間上相對術語來描述一個元件或特徵與圖中說明之其他元件或特徵的關係。將理解，空間上相對的術語是用以涵蓋裝置在使用或操作時除了圖中描繪之定向外的不同定向。舉例而言，若圖中的裝置被顛倒，則描述為在其他元件或特徵“下方”或“之下”的元件於是將定向成在其他元件或特徵“上方”。因此，例示性術語“下方”可涵蓋上方及下方兩種定向。裝置可用其他方式定向(旋轉90度或處於 其他定向)，且本文中使用之空間上相對的描述符相應地被解釋。
本文中使用之術語僅是出於描述特定實施例的目的，且並不用以限制本發明。在本文中使用時，除非上下文另外明確指示，否則單數形式“一”及“所述”是用以亦包含複數形式。將進一步理解，術語“包括”在本說明書中使用時指示存在所聲明之特徵、整數、步驟、操作、元件及/或組件，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。
本文中參看作為理想化實施例(及中間結構)之示意圖示的剖視圖描述實施例。由此，預計存在因例如製造技術及/或容限對圖示之形狀的變動。因此，實施例不應解釋為限於本文中說明之特定區域形狀，而是應包含因例如製造而導致之形狀偏差。舉例而言，說明為矩形之植入區域通常將在其邊緣處具有圓形或曲線特徵及/或植入濃度梯度，而非自植入區域至非植入區域雙態變化。同樣，藉由植入形成之內埋區域可在內埋區域與發生植入所穿過之表面之間的區域中引起某種植入。因此，圖中說明之區域之性質是示意性的，且其形狀並非用以說明裝置之區域之實際形狀，而且並非用以限制本發明之範圍。
除非另有定義，否則本文中使用之所有術語(包含技術及科學術語)具有與一般熟習本發明所屬技術者普遍所理解相同的意義。將進一步理解，諸如常用辭典中定義之術語的術語應解釋為具有符合其在相關技術背景下之意義 的意義，且除非本文中明確如此定義，否則將不在理想化或過於正式的意義上加以解釋。
圖3為根據實施例之閘極結構的剖視圖。
參看圖3，閘極結構可包含閘極絕緣層110、第一導電層圖案125、金屬歐姆層圖案135、擴散防止層圖案145、非晶層圖案155及第二導電層圖案165。
在基板100上提供閘極結構。基板100可包含半導體基板，諸如矽(Si)基板、鍺(Ge)基板、矽-鍺(Si-Ge)基板等。或者，基板100可包含絕緣體上矽(SOI)基板、絕緣體上鍺(GOI)基板等。
在實施例中，基板100可具有含P型或N型雜質的井。亦即，P型或N型雜質可摻雜入基板100內以在基板100之所要部分處提供所述井。
閘極絕緣層110可包含具有高介電常數之氧化物或金屬氧化物。舉例而言，閘極絕緣層110可包含氧化矽(SiOx)、氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鉭(TaOx)、氧化鋁(AlOx)等。此等物質可單獨使用或以其組合形式使用。
第一導電層圖案125可包含摻雜有雜質之多晶矽。舉例而言，第一導電層圖案125可包含摻雜有P型雜質之多晶矽。此處，P型雜質可包含硼(B)、銦(In)、鎵(Ga)等。或者，第一導電層圖案125可包含摻雜有N型雜質之多晶矽，所述雜質諸如為磷(P)、砷(As)、銻(Sn)等。
在一些實施例中，第一導電層圖案125可包含金屬及/ 或金屬化合物。舉例而言，第一導電層圖案125可包含鎢(W)、鈦(Ti)、鋁(Al)、鎳(Ni)、鉭(Ta)、氮化鎢(WNx)、矽化鎢(WSix)、氮化鈦(TiNx)、矽化鈦(TiSix)、氮化鋁(AlNx)、氮化鈦鋁(TiAlxNy)、矽化鎳(NiSix)、矽化鈷(CoSix)等。此等物質可單獨使用或以其組合形式使用。
金屬歐姆層圖案135可包含具有低電阻率及高熔點的金屬。舉例而言，金屬歐姆層圖案135可包含鈦、鉭、鎢、鉬(Mo)等。或者，金屬歐姆層圖案135可包含合金，所述合金含有鈦、鉭、鎢及鉬中之至少一者。金屬歐姆層圖案135可防止第一導電層圖案125與第二導電層圖案165之間的界面電阻增加。在實施例中，以第一導電層圖案125之上表面為基準，金屬歐姆層圖案135具有小於約50埃的厚度。
將理解，術語“歐姆層”在本文中使用時是指具有下列特性的層：在幾乎所有預期操作頻率下，層中的阻抗實質上由阻抗=V/I之關係式給定，其中V是跨越所述層之電壓且I是電流(即，與歐姆層相關的阻抗在所有操作頻率下實質上相同)。舉例而言，在根據本發明之一些實施例中，歐姆層圖案可具有小於約10e-03歐姆-cm2之特定電阻率且在一些實施例中小於約10e-04歐姆-cm2。因此，正在整流或具有高比電阻(例如，大於約10e-03歐姆-cm2之比電阻)之材料並非歐姆層(當所述術語用於本文中時)。
擴散防止層圖案145可防止或甚至大量減少第一導電層圖案125所包含的雜質擴散入第二導電層圖案165內。擴散防止層圖案145可包含金屬氮化物。舉例而言，擴散防止層圖案145可包含氮化鎢、氮化鈦、氮化鉭、氮化鉬、氮化鋁等。此等物質可單獨使用或以其混合物形式使用。在實施例中，擴散防止層圖案145中包含的金屬可與金屬歐姆層圖案135內的金屬實質上相同或實質上相似。
在一些實施例中，擴散防止層圖案145可包含由化學式WNx表示之氮化鎢。此處，x可在約0.2至約0.9範圍內。當擴散防止層圖案145內之氮含量在此範圍內時，擴散防止層圖案145可具有良好熱穩定性。此外，擴散防止層圖案145中的氮相對於金屬之重量比可根據閘極結構之電特性而變。舉例而言，擴散防止層圖案145中氮之重量比可在實質上大於約20重量百分比的範圍內。
非晶層圖案155可包含具有高熔點之非晶矽或非晶金屬矽化物。當非晶層圖案155包含非晶金屬矽化物時，閘極結構可具有相對低的接觸電阻。在實施例中，非晶層圖案155可包含非晶矽化鎢(WSix)、非晶矽化鈦(TiSix)、非晶矽化鉬(MoSix)、非晶矽化鉭(TaSix)等。此等物質可單獨使用或以其混合物的形式使用。舉例而言，非晶層圖案155可包含非晶矽化鎢以及非晶矽化鈦、非晶矽化鉬及非晶矽化鉭中之一者。
非晶層圖案155可防止第二導電層圖案165之薄片電阻因含金屬之金屬歐姆層圖案135而增加。舉例而言，在 金屬歐姆層圖案135包含鈦時，非晶層圖案155可防止第二導電層圖案165中鎢之粒度降低。因此，第二導電層圖案165可具有降低之薄片電阻。
第二導電層圖案165可包含具有高熔點之金屬，從而使得第二導電層圖案165可承受在高溫下執行之熱處理製程。舉例而言，第二導電層圖案165可包含鎢、鈦、鉭、鉬、鎳、鋁等。或者，第二導電層圖案165可包含合金，其含有鎢、鈦、鉭、鉬、鎳及鋁中之至少一者。
將參看圖4至圖6描述具有上述結構之閘極結構之電特性。
圖4為根據實施例之閘極結構之薄片電阻的曲線圖。在圖4中，第一閘極結構包含矽化鎢層圖案、氮化鈦層圖案及鎢層圖案，其依次形成於多晶矽層圖案上。此外，第二閘極結構具有鈦層圖案、氮化鎢層圖案及鎢層圖案，其依次堆疊於多晶矽層圖案上。此外，第三閘極結構包含鈦層圖案、氮化鎢層圖案、矽化鎢層圖案及鎢層圖案，其依次堆疊於多晶矽層圖案上。此處，第三閘極結構之矽化鎢層圖案是藉由物理氣相沈積(physical vapor deposition，PVD)製程獲得。
參看圖4，具有鈦、氮化鎢、矽化鎢及鎢層圖案之第三閘極結構的薄片電阻遠(considerably)小於具有鈦層圖案、氮化鎢層圖案及鎢層圖案之第二閘極結構的薄片電阻。此外，第三閘極結構之薄片電阻遠小於具有矽化鎢層圖案、氮化鈦層圖案及鎢層圖案之第一閘極結構的薄片電 阻。此處，第二閘極結構可具有實質上類似於第一閘極結構之薄片電阻的薄片電阻。
圖5為根據實施例之其他閘極結構的薄片電阻相對於氮之重量比的曲線圖。在圖5中，“I”指示第四閘極結構之薄片電阻相對於第四閘極結構中之氮含量，而“II”指示第五閘極結構之薄片電阻相對於第五閘極結構中之氮含量。第四閘極結構包含氮化鎢層圖案、非晶矽化鎢層圖案及鎢層圖案，其依次形成於多晶矽層圖案上。第五閘極結構具有非晶矽化鎢層圖案、氮化鎢層圖案及鎢層圖案，其依次堆疊於多晶矽層圖案上。
如圖5中所說明，具有氮化鎢層圖案、非晶矽化鎢層圖案及鎢層圖案之第四閘極結構的薄片電阻可小於具有非晶矽化鎢層圖案、氮化鎢層圖案及鎢層圖案之第五閘極結構的薄片電阻。亦即，當第四閘極結構具有介入於氮化鎢層圖案與鎢層圖案之間的非晶矽化鎢層圖案時，第四閘極結構之薄片電阻可小於第五閘極結構之薄片電阻，其中所述第五閘極結構具有形成於氮化鎢層圖案之下的非晶矽化鎢層圖案。因此，當非晶金屬矽化物層位於金屬導電層之下時，金屬導電層中金屬之粒度可能不會降低。亦即，提供於鎢層圖案之下之非晶矽化鎢層圖案可對鎢層圖案中金屬之粒度具有直接影響。此外，隨著第四閘極結構及第五閘極結構中之氮重量比的改變，第四閘極結構之薄片電阻可而變為在很大程度上小於第五閘極結構之薄片電阻。
當作為擴散防止層圖案145之氮化鎢層圖案中之氮重 量比實質上大於約40%時，包含位於擴散防止層圖案145與金屬歐姆層圖案135之間的非晶層圖案155之閘極結構之薄片電阻可略微降低。然而，包含位於擴散防止層圖案145與第二導電層圖案165之間的非晶層圖案155之閘極結構可具有大幅下降的薄片電阻。
圖6為根據實施例之閘極結構之反相電容的曲線圖。在圖6中，第六閘極結構包含矽化鎢層圖案、氮化鎢層圖案及鎢層圖案，其依次提供於多晶矽層圖案上，且第七閘極結構包含鈦層圖案、氮化鎢層圖案及鎢層圖案，其依次形成於多晶矽層圖案上。
參看圖6，包含鈦層圖案、氮化鎢層圖案及鎢層圖案之第七閘極結構之反相電容可隨鈦層圖案之厚度增加而降低，但包含矽化鎢層圖案、氮化鎢層圖案及鎢層圖案之第六閘極結構具有相對恆定的反相電容。亦即，當用作金屬歐姆層圖案135之鈦層圖案之厚度增加時，第七閘極結構之反相電容可降低。因此，鈦層圖案之厚度可調整為適當值。在實施例中，作為金屬歐姆層圖案135之鈦層圖案之厚度可在小於約50埃的範圍內。
如上所述，根據實施例之閘極結構可包含提供於擴散防止層圖案145與第二導電層圖案165之間的非晶層圖案155，從而使得閘極結構可對需要高回應速度之半導體裝置提供低薄片電阻。此外，金屬歐姆層圖案135可包含具有高熔點之金屬(諸如鈦)，且可具有所要厚度，從而使得包含金屬歐姆層圖案135之閘極結構可具有良好的熱穩定性 及電特性。
圖7為根據實施例之另一閘極結構的剖視圖。
參看圖7，閘極結構提供於基板200上。閘極結構包含穿隧絕緣層210、浮動閘極225、介電層圖案235、第一導電層圖案245、金屬歐姆層圖案255、擴散防止層圖案265、非晶層圖案275及第二導電層圖案285，其依次形成於基板200上。
在實施例中，第一導電層圖案245、金屬歐姆層圖案255、擴散防止層圖案265、非晶層圖案275及第二導電層圖案285可作為非揮發性半導體裝置中之控制閘極。
在一些實施例中，浮動閘極225可包含額外第一導電層圖案、額外金屬歐姆層圖案、額外擴散防止層圖案、額外非晶層圖案及額外第二導電層圖案。此處，所述額外第一導電層圖案、額外金屬歐姆層圖案、額外擴散防止層圖案、額外非晶層圖案及額外第二導電層圖案可包含分別與第一導電層圖案245、金屬歐姆層圖案255、擴散防止層圖案265、非晶層圖案275及第二導電層圖案285之材料實質上相同或實質上相似的材料。
基板200可包含矽基板、鍺基板、矽-鍺基板、SOI基板、GOI基板等。在實施例中，基板200可具有藉由用P型雜質或N型雜質摻雜而形成的井。
穿隧絕緣層210形成於基板200上，作為對在基板200與浮動閘極225之間穿隧之電荷的能量阻擋層。穿隧絕緣層210可包含氧化物(諸如，氧化矽)，或氮氧化物(如氮 氧化矽)。或者，穿隧絕緣層210可包含用雜質摻雜之氧化矽或低介電材料。
浮動閘極225可儲存自基板200轉移之電荷。浮動閘極225可包含具有高功函數之用雜質摻雜之多晶矽、金屬及/或金屬化合物。舉例而言，浮動閘極225可包含鎢、鈦、鈷、鎳、氮化鎢、矽化鎢、氮化鈦、矽化鈦、矽化鈷、矽化鎳等。此等物質可單獨使用或以其混合物形式使用。
介電層圖案235可具有ONO結構，其包含下部氧化物膜、氮化物膜及上部氧化物膜。此處，下部氧化物膜及上部氧化物膜可包含氧化矽，且氮化物膜可包含氮化矽。或者，介電層圖案235可包含具有高介電常數之金屬氧化物以增加電容並減少漏電流。介電層圖案235內之金屬氧化物之實例可包含氧化鉿、氧化鈦、氧化鉭、氧化鋯、氧化鋁等。此等物質可單獨使用或以其組合形式使用。
第一導電層圖案245可包含用雜質摻雜之多晶矽。舉例而言，第一導電層圖案245可包含用諸如硼、銦、鎵等P型雜質摻雜之多晶矽。或者，第一導電層圖案245可包含用諸如磷、砷、銻等N型雜質摻雜之多晶矽。在一些實施例中，第一導電層圖案245可包含金屬及/或金屬化合物。舉例而言，第一導電層圖案245可包含鎢、鈦、鋁、鎳、鉭、氮化鎢、矽化鎢、氮化鈦、矽化鈦、氮化鋁、氮化鈦鋁、矽化鎳、矽化鈷等。此等物質可單獨使用或以其組合形式使用。
金屬歐姆層圖案255可包含具有低電阻率及高熔點的 金屬，諸如鈦、鉭、鎢、鉬等。或者，金屬歐姆層圖案255可包含合金，其含有鈦、鉭、鎢及鉬中之至少一者。金屬歐姆層圖案255可防止第一導電層圖案245與第二導電層圖案285之間的界面電阻增加。
擴散防止層圖案265可包含金屬氮化物，諸如氮化鎢、氮化鈦、氮化鉭、氮化鉬、氮化鋁等。擴散防止層圖案265可防止第一導電層圖案245內包含之雜質擴散入第二導電層圖案285內。在實施例中，擴散防止層圖案265內包含之金屬可與金屬歐姆層圖案255內之金屬實質上相同或實質上相似。
非晶層圖案275可包含具有高熔點之非晶矽或非晶金屬矽化物，諸如非晶矽化鎢、非晶矽化鈦、非晶矽化鉬、非晶矽化鉭等。非晶層圖案275可包含複合材料，其含有非晶矽化鎢、非晶矽化鈦、非晶矽化鉬及非晶矽化鉭中之一者。非晶層圖案275可防止由金屬歐姆層圖案255引起之第二導電層圖案285的薄片電阻的增加。
第二導電層圖案285可包含具有高熔點的金屬，諸如鎢、鈦、鉭、鉬、鎳、鋁等。或者，第二導電層圖案285可包含合金，其含有鎢、鈦、鉭、鉬、鎳及鋁中之至少一者。第二導電層圖案285可承受高溫熱處理製程。
根據實施例之閘極結構可作為控制閘極。控制閘極可包含第一導電層圖案245、金屬歐姆層圖案255、擴散防止層圖案265、非晶層圖案275及第二導電層圖案285。因此，作為控制閘極之閘極結構可具有低薄片電阻及良好的熱穩 定性。
當閘極結構包含第一導電層圖案245、金屬歐姆層圖案255、擴散防止層圖案265及第二導電層圖案285時，閘極結構可確保所要的熱特性及電特性，諸如低薄片電阻、改良之熱穩定性、增強之可靠性等。
圖8為根據實施例之又一閘極結構的剖視圖。
參看圖8，閘極結構包含穿隧絕緣層310、電荷捕獲層圖案325、阻擋層圖案335、第一導電層圖案345、金屬歐姆層圖案355、擴散防止層圖案365、非晶層圖案375及第二導電層圖案385，其依次堆疊於基板300上。
第一導電層圖案345、金屬歐姆層圖案355、擴散防止層圖案365、非晶層圖案375及第二導電層圖案385可與參看圖3或圖7描述之層圖案實質上相同或實質上相似。此外，第一導電層圖案345、金屬歐姆層圖案355、擴散防止層圖案365、非晶層圖案375及第二導電層圖案385可作為半導體裝置內之閘電極。
基板300可包含半導體基板或具有半導體層之基板，諸如SOI基板、GOI基板等。穿隧絕緣層310可包含氧化物、氮氧化物、用雜質摻雜之氧化矽、低介電材料等。以基板300之上表面為基準，穿隧絕緣層310可具有相對薄的厚度。
電荷捕獲層圖案325可儲存自基板300移動之電荷。電荷捕獲層圖案325可包含氮化物，諸如氮化矽。或者，電荷捕獲層圖案325可具有多層結構，其包含至少一氧化 物膜及至少一氮化物膜。舉例而言，電荷捕獲層圖案325可包含氧化物膜及氮化物膜，其依次形成於穿隧絕緣層310上。或者，電荷捕獲層圖案325可具有下部氮化物膜、氧化物膜及上部氮化物膜。
阻擋層圖案335可包含氧化物，諸如氧化矽。或者，阻擋層圖案335可包含具有高介電常數之金屬氧化物。舉例而言，阻擋層圖案335可包含氧化鉿、氧化鈦、氧化鉭、氧化鋯、氧化鋁等。
根據實施例，由於所述閘極結構包含如上述之第一導電層圖案345、金屬歐姆層圖案355、擴散防止層圖案365、非晶層圖案375及第二導電層圖案385，因此閘極結構亦可如上述確保低薄片電阻及良好的熱穩定性。
圖9至圖13為根據實施例之閘極結構之製造方法的剖視圖。
參看圖9，閘極絕緣層110及第一導電層120形成於基板100上。基板100可包含半導體基板、SOI基板、GOI基板等。雜質可摻雜入基板100之預定部分內以形成含有雜質的井。舉例而言，P型或N型雜質可藉由離子植入製程而摻雜入基板100之預定部分內。
閘極絕緣層110可藉由化學氣相沈積(chemical vapor deposition，CVD)製程、原子層沈積(atomic layer deposition，ALD)製程、濺鍍製程、熱氧化製程、脈衝雷射沈積(pulsed laser deposition，PLD)製程等形成。此外，閘極絕緣層110可使用氧化物或金屬氧化物形成。舉例而 言，閘極絕緣層110可使用氧化矽、氧化鉿、氧化鋯、氧化鉭及/或氧化鋁形成。
在實施例中，第一導電層120可使用多晶矽藉由CVD製程、電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)製程、低壓化學氣相沈積(low pressure chemical vapor deposition，LPCVD)製程等形成。當第一導電層120包含多晶矽時，雜質可在初步多晶矽層形成於閘極絕緣層110上之後摻雜入初步多晶矽層內。或者，雜質可在將初步多晶矽層形成於閘極絕緣層110上的同時植入於初步多晶矽層內。舉例而言，雜質可藉由原位摻雜製程來摻雜。此處，雜質可包含P型雜質，諸如硼、鉬、鎵等。或者，雜質可包含N型雜質，如磷、砷、銻等。
在一些實施例中，第一導電層120可使用金屬及/或金屬化合物藉由CVD製程、ALD製程、PLD製程、濺鍍製程、蒸鍍製程等形成。舉例而言，第一導電層120可使用鎢、鈦、鋁、鎳、鉭、氮化鎢、矽化鎢、氮化鈦、矽化鈦、氮化鋁、氮化鈦鋁、矽化鎳及/或矽化鈷形成。
參看圖10，金屬歐姆層130及擴散防止層140依次形成於第一導電層120上。
金屬歐姆層130可使用具有低電阻率及高熔點之金屬藉由CVD製程、ALD製程、PLD製程、濺鍍製程、蒸鍍製程、PECVD製程等形成。舉例而言，金屬歐姆層130可使用鈦、鉭、鎢及/或鉬形成。或者，金屬歐姆層130可使用合金形成，所述合金包含鈦、鉭、鎢及鉬中之至少一 者。
在實施例中，自第一導電層120之上表面量測，金屬歐姆層130可具有小於約50A之較薄厚度。此外，在將金屬歐姆層130形成於第一導電層120上的同時，當金屬歐姆層130內之金屬與第一導電層120內的矽起反應時，可在第一導電層120與金屬歐姆層130之間產生金屬矽化物膜。
擴散防止層140可使用金屬氮化物藉由CVD製程、ALD製程、濺鍍製程、PECVD製程、PLD製程、蒸鍍製程等形成。擴散防止層140可使用金屬氮化物形成，其中所述金屬與第二導電層160(見圖12)內包含之金屬實質上相同。或者，擴散防止層140可使用金屬氮化物形成，其中所述金屬與金屬歐姆層130內包含之金屬實質上相同。舉例而言，擴散防止層140可使用氮化鎢、氮化鈦、氮化鉭、氮化鉬、氮化鋁等形成。
在實施例中，擴散防止層140可包含氮化鎢(WNx)，其中x的值可在約0.2至約0.9的範圍內。當擴散防止層140使用氮化鎢形成時，氮化鎢內氮之重量比可根據考慮閘極結構之電特性而變。舉例而言，擴散防止層140內氮之重量比可實質上大於約20重量百分比。擴散防止層140可防止第一導電層120內之雜質在後續製程中朝第二導電層160擴散。
參看圖11，非晶層150形成於擴散防止層140上。非晶層150可藉由CVD製程、ALD製程、PECVD製程等形 成。此外，非晶層150可使用非晶矽或非晶金屬矽化物形成。舉例而言，非晶層150可使用非晶矽化鎢形成。在一些實施例中，非晶層150可使用具有高熔點之金屬矽化物形成，諸如非晶矽化鈦、非晶矽化鉬、非晶矽化鉭及/或非晶矽化鎢。
在一些實施例中，雜質可摻雜入非晶層150內以改良非晶層150之非晶特性。此處，雜質可包含具有相對高分子量的元素。舉例而言，雜質可包含氬(Ar)、氖(Ne)、氮等。
參看圖12，第二導電層160形成於非晶層150上。第二導電層160可使用具有高熔點之金屬藉由CVD製程、PECVD製程、ALD製程、蒸鍍製程、濺鍍製程、PLD製程等形成。舉例而言，第二導電層160可使用鎢、鈦、鉭、鉬等形成。或者，第二導電層160可使用合金形成，所述合金包含鎢、鈦、鉭、鉬、鎳及鋁中之至少一者。
參看圖13，第二導電層160、非晶層150、擴散防止層140、金屬歐姆層130及第一導電層120被部分蝕刻，使得第一導電層圖案125、金屬歐姆層圖案135、擴散防止層圖案145、非晶層圖案155及第二導電層圖案165依次形成於閘極絕緣層110上。在實施例中，第二導電層160、非晶層150、擴散防止層140、金屬歐姆層130及第一導電層120可在光罩提供於第二導電層160上之後使用光罩來蝕刻。所述光罩可包含氮化物、氮氧化物、光阻等。
在一些實施例中，間隙壁可形成於第一導電層圖案 125、金屬歐姆層圖案135、擴散防止層圖案145、非晶層圖案155及第二導電層圖案165的側壁上。在形成間隙壁時，間隙壁形成層可形成於閘極絕緣層110上，從而覆蓋第二導電層圖案165。間隙壁形成層可沿第一導電層圖案125、金屬歐姆層圖案135、擴散防止層圖案145、非晶層圖案155及第二導電層圖案165的輪廓以共形方式形成。間隙壁形成層可使用氮化物或氮氧化物藉由CVD製程、PECVD製程等形成。間隙壁可藉由對間隙壁形成層進行各向異性蝕刻而獲得。
在形成第二導電層圖案165時，閘極結構提供於基板100上。如上所述，具有增強之電特性之閘極結構可藉由簡化製程獲得。
圖14至圖16為根據實施例之閘極結構之另一製造方法的剖視圖。
參看圖14，穿隧絕緣層210、下部導電層220及介電層230形成於基板200上。
穿隧絕緣層210可使用氧化物、氮氧化物或低介電材料藉由熱氧化製程、CVD製程、ALD製程、PECVD製程、濺鍍製程等形成。舉例而言，穿隧絕緣層210可使用氧化矽、氮氧化矽、矽酸鹽、有機矽酸鹽等形成。
下部導電層220可藉由CVD製程、PECVD製程、ALD製程、濺鍍製程、蒸鍍製程等形成。此外，下部導電層220可使用具有高功函數之多晶矽、金屬或金屬化合物形成。舉例而言，下部導電層220可使用摻雜有雜質之多晶矽、 鎢、鈦、鈷、鎳、矽化鎢、氮化鎢、矽化鈦、氮化鈦、矽化鈷、矽化鎳等形成。
介電層230可藉由CVD製程、PECVD製程、濺鍍製程、PLD製程、ALD製程等形成於下部導電層220上。介電層230可使用具有高介電常數之氧化物、氮化物及/或金屬氧化物形成。舉例而言，介電層230可使用氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化鋯等形成。
在一些實施例中，介電層230可形成為具有多層結構。舉例而言，下部氧化物膜、氮化物膜及上部氧化物膜可依次形成於下部電極層220上，從而使得可提供介電層230。
參看圖15，控制閘極層形成於介電層230上。所述控制閘極層包含第一導電層240、金屬歐姆層250、擴散防止層260、非晶層270及第二導電層280，其依次形成於介電層230上。此處，第一導電層240、金屬歐姆層250、擴散防止層260、非晶層270及第二導電層280可藉由與參看圖9至圖12描述之製程實質上相同或實質上相似的製程形成。
在一些實施例中，可將雜質摻雜入非晶層270內以改良非晶層270之非晶特性。此處，雜質可包含具有相對高分子量的元素，例如氬、氖、氮等。
參看圖16，第二導電層280、非晶層270、擴散防止層260、金屬歐姆層250、第一導電層240、介電層230及下部導電層220被部分蝕刻，使得浮動閘極225、介電層 圖案235、第一導電層圖案245、金屬歐姆層圖案255、擴散防止層圖案265、非晶層圖案275及第二導電層圖案285依次形成於穿隧絕緣層210上。在實施例中，浮動閘極225、介電層圖案235、第一導電層圖案245、金屬歐姆層圖案255、擴散防止層圖案265、非晶層圖案275及第二導電層圖案285可藉由使用提供於第二導電層280上之光罩來圖案化下部導電層220、介電層230、第一導電層240、金屬歐姆層250、擴散防止層260、非晶層270及第二導電層280而形成。此處，所述光罩可包含氮化物、氮氧化物、光阻等。
根據浮動閘極225、介電層圖案235、第一導電層圖案245、金屬歐姆層圖案255、擴散防止層圖案265、非晶層圖案275及第二導電層圖案285的形成，在基板200上提供閘極結構。
根據實施例，由於所述閘極結構具有低薄片電阻及位於金屬歐姆層圖案255、擴散防止層圖案265、非晶層圖案275及第二導電層圖案285間的均一界面不會產生氮化矽之集聚，因此所述閘極結構可確保增強之電特性。
圖17至圖19為根據實施例之閘極結構之又一製造方法的剖視圖。
參看圖17，穿隧絕緣層310、電荷捕獲層320及阻擋層330依次形成於基板300上。
穿隧絕緣層310可藉由與參看圖14描述之用於形成穿隧絕緣層210之製程實質上相同或實質上相似的製程形 成。
電荷捕獲層320可藉由CVD製程、PECVD製程、ALD製程、濺鍍製程、蒸鍍製程等形成。電荷捕獲層320可使用氮化物(諸如，氮化矽)形成。或者，電荷捕獲層320可使用至少一氧化物膜及至少一氮化物膜形成。舉例而言，電荷捕獲層320可具有多層結構，其包含依次形成於穿隧絕緣層310上之氧化物膜及氮化物膜。或者，電荷捕獲層320可具有另一多層結構，其包含依次形成於穿隧絕緣層310上之下部氮化物膜、氧化物膜及上部氮化物膜。
阻擋層330可使用氧化物藉由CVD製程、PECVD製程、LPCVD製程等形成。舉例而言，阻擋層330可包含氧化矽。或者，阻擋層330可使用具有高介電常數之金屬氧化物形成，例如氧化鉿、氧化鈦、氧化鉭、氧化鋯、氧化鋁等。此處，阻擋層330可藉由CVD製程、PECVD製程、ALD製程、濺鍍製程、PLD製程、蒸鍍製程等形成。
參看圖18，閘電極層形成於阻擋層330上。所述閘電極層可包含第一導電層340、金屬歐姆層350、擴散防止層360、非晶層370及第二導電層380，其依次形成於阻擋層330上。此處，第一導電層340、金屬歐姆層350、擴散防止層360、非晶層370及第二導電層380可藉由與參看圖9至圖12描述之用於形成第一導電層120、金屬歐姆層130、擴散防止層140、非晶層150及第二導電層160之製程實質上相同或實質上相似的製程形成。
參看圖19，第二導電層380、非晶層370、擴散防止 層360、金屬歐姆層350、第一導電層340、阻擋層330及電荷捕獲層320被部分蝕刻，以藉此在穿隧絕緣層310上形成電荷捕獲層圖案325、阻擋層圖案335、第一導電層圖案345、金屬歐姆層圖案355、擴散防止層圖案365、非晶層圖案375及第二導電層圖案385。
在一些實施例中，間隙壁可形成於電荷捕獲層圖案325、阻擋層圖案335、第一導電層圖案345、金屬歐姆層圖案355、擴散防止層圖案365、非晶層圖案375及第二導電層圖案385的側壁上。所述間隙壁可使用氮化物或氮氧化物形成。舉例而言，所述間隙壁可使用氮化矽或氮氧化矽形成。此外，所述間隙壁可藉由各向異性蝕刻製程而獲得。
根據實施例，所述閘極結構可具有低薄片電阻且由於閘極結構中之層圖案間不會有氮化物集聚，因而有均一界面。
圖20為具有根據實施例之閘極結構之揮發性半導體裝置的剖視圖。雖然圖20中是以DRAM裝置為例，但可在其他揮發性半導體裝置(例如，SRAM裝置)內使用所述閘極結構。
參看圖20，所述半導體裝置包含提供於基板400上之閘極結構475以及第一雜質區域407、第二雜質區域409及電容器580。
隔離層405定位於基板400上以界定主動區域及場區域。隔離層405可包含氧化物，諸如旋塗玻璃(spin on glass，SOG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、高密度電漿化學氣相沈積(high density plasma-chemical vapor deposition，HDP-CVD)氧化物、正矽酸乙酯(tetra ethyl ortho silicate，TEOS)、電漿增強型TEOS(plasma enhanced-TEOS，PE-TEOS)、可流動氧化物(flowable oxide，FOX)、東燃矽氮烷(tonen silazene，TOSZ)等。隔離層405可藉由CVD製程、PECVD製程、FIDP-CVD製程、旋塗製程等形成。
閘極結構475包含介電層圖案415、第一導電層圖案425、金屬歐姆層圖案435、擴散防止層圖案445、非晶層圖案455及第二導電層圖案465。
在實施例中，可沿第一方向在基板400上形成多個閘極結構，而閘極結構之每一者可在第二方向上延伸。此處，第二方向可實質上垂直於第一方向。
閘極光罩485形成於閘極結構475上，且間隙壁495設置於閘極結構475及閘極光罩485的側壁上。閘極光罩485可包含一材料，所述材料相對於閘極結構475有蝕刻性。舉例而言，閘極光罩485可使用氮化矽、氮氧化矽、氧化矽等形成。間隙壁495可使用一材料形成，所述材料亦相對於閘極結構475有蝕刻性。舉例而言，間隙壁495可使用氮化矽、氮氧化矽等形成。
第一雜質區域407及第二雜質區域409定位於基板400之鄰近於閘極結構475的部分處。第一雜質區域407及第二雜質區域409可藉由將N型雜質或P型雜質摻雜入 基板400之多個部分內而形成。第一雜質區域407及第二雜質區域409可作為電晶體內之源極區域及汲極區域內。
第一絕緣層500形成於基板400上，從而覆蓋閘極結構475。第一絕緣層500可包含氧化物，諸如氧化矽。舉例而言，第一絕緣層500可使用硼磷矽酸鹽玻璃(boro-phosphor silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(USQ)、旋塗式玻璃(SOQ)、TEOS、PE-TEOS、TOSZ、FOX等形成。第一絕緣層500可被平坦化而具有水平上表面。舉例而言，第一絕緣層500可藉由化學機械研磨(chemical mechanical polishing，CMP)製程及/或回蝕製程進行部分地移除，直至閘極光罩485被暴露出來為止。
第一觸點507及第二觸點509穿過第一絕緣層500形成於第一雜質區域407及第二雜質區域409上。第一觸點507及第二觸點509可包含金屬、金屬化合物及/或摻雜多晶矽。舉例而言，第一觸點507及第二觸點509中之每一者可使用鎢、氮化鎢、鋁、氮化鋁、銅、鈦、氮化鈦、鉭、氮化鉭等形成。此等物質可單獨使用或以其混合物形式使用。
位元線(未說明)設置於第一絕緣層500上。位元線與第一觸點507接觸。所述位元線可包含金屬、金屬化合物及/或摻雜多晶矽。舉例而言，所述位元線可使用鎢、氮化鎢、鋁、氮化鋁、銅、鈦、氮化鈦、鉭、氮化鉭等形成。在實施例中，可沿第二方向形成多個位元線。位元線之每一者可具有多層結構，所述多層結構具有位元線電極、位 元線光罩及位元線間隙壁。
第二絕緣層510定位於第一絕緣層500上，從而覆蓋位元線。第二絕緣層510可包含氧化物，諸如BPSQ、USQ、TEOS、PE-TEOS、FOX、TOSZ、SOQ、HDP-CVD型氧化物等。第二絕緣層510可藉由CVD製程、旋塗製程、PECVD製程、HDP-CVD製程等形成。第二絕緣層510可藉由CMP製程及/或回蝕製程部分地移除，直至位元線暴露為止，從而使得第二絕緣層510可具有平坦的上表面。
第三絕緣層520形成於第二絕緣層510上。第三絕緣層520可包含氧化物，例如BPSQ、FOX、USQ、TEOS、PE-TEOS、TOSZ、SOQ、HDP-CVD型氧化物等。此外，第三絕緣層520可藉由CVD製程、旋塗製程、PECVD製程、HDP-CVD製程等形成。
第三觸點530穿過第二絕緣層510及第三絕緣層520而設置於第二觸點509上。第三觸點530可包含金屬、金屬化合物及/或摻雜多晶矽。舉例而言，第三觸點530可使用鎢、氮化鎢、鋁、氮化鋁、銅、鈦、氮化鈦、鉭、氮化鉭等形成。此等物質可單獨使用或以其混合物形式使用。
電容器580定位於第三絕緣層520上，從而與第三觸點530接觸。電容器580包含下部電極550、介電層560及上部電極570。下部電極550及上部電極570中之每一者可包含金屬、金屬化合物及/或摻雜多晶矽。舉例而言，下部電極550及上部電極570中之每一者可使用鎢、氮化鎢、矽化鎢、鋁、氮化鋁、銅、鈦、氮化鈦、矽化鈦、鉭、 氮化鉭、矽化鉭、矽化鈷、矽化鎳等形成。此等物質可單獨使用或以其混合物形式使用。
介電層560可使用具有高介電常數之氧化物、氮化物及/或金屬化合物形成。舉例而言，介電層可包含氧化矽、氮化矽、氧化鉭、氧化鉿、氧化鋁、氧化鋯等。或者，介電層560可具有多層結構，其包含至少一氧化物膜、至少一氮化物膜及/或至少一金屬化合物膜。
在實施例中，蝕刻終止層540提供於第三絕緣層520上。蝕刻終止層540可使用氮化物藉由CVD製程、PECVD製程、LPCVD製程等形成。舉例而言，蝕刻終止層540可包含氮化矽。
閘極結構475可具有低薄片電阻及良好的熱穩定性，使得包含閘極結構475之揮發性半導體裝置可確保高回應速度及改良之可靠性。舉例而言，當揮發性半導體裝置具有小於約70奈米之關鍵尺寸時，包含閘極結構475之揮發性半導體裝置可具有增強之電特性。
圖21為具有根據實施例之閘極結構之非揮發性半導體裝置的剖視圖。圖21可說明浮動閘極型快閃記憶體裝置。
參看圖21，所述非揮發性半導體裝置包含提供於基板600上之閘極結構695、第一雜質區域605、第二雜質區域607、第三雜質區域609、共同源極線(common source line，CSL)730及位元線760。
閘極結構695具有穿隧絕緣層615、浮動閘極625、 介電層圖案635、第一導電多晶矽層圖案645、金屬歐姆層圖案655、擴散防止層圖案665、非晶層圖案675及第二導電層圖案685。閘極結構695可在第二方向上延伸，而多個閘極結構可沿實質上垂直於第二方向之第一方向形成。在實施例中，閘極結構可作為非揮發性半導體裝置內之字線、串選擇線(string selection line，SSL)及接地選擇線(ground selection line，GSL)。
間隙壁705形成於閘極結構695的側壁上，且保護層710定位於閘極結構795及間隙壁705上。間隙壁705及保護層710中之每一者可包含氮化物，例如氮化矽。
第一至第三雜質區域605、607及609是藉由將N型雜質或P型雜質摻雜入基板600之預定部分內而形成。第一雜質區域605可設置於一個串(string)中之字線、串選擇線及接地選擇線間。第二雜質區域607及第三雜質區域609可位於兩個串之間。
第一絕緣層740提供於基板600上，從而覆蓋閘極結構695及保護層710。第一絕緣層740可使用氧化物(例如，氧化矽)形成。共同源極線730穿過第一絕緣層740而形成於第二雜質區域607上。共同源極線730可包含金屬、金屬化合物及/或摻雜多晶矽。
第二絕緣層750定位於第一絕緣層740及共同源極線730上。第二絕緣層750可包含氧化物，諸如BPSQ、USQ、SOQ、TEOS、PE-TEOS、FOX、TOSZ、HDP-CVD型氧化物等。
位元線觸點755穿過第一絕緣層740及第二絕緣層750而形成於第三雜質區域609上。位元線觸點755可包含金屬、金屬化合物及/或摻雜多晶矽。舉例而言，位元線觸點755可使用鎢、氮化鎢、矽化鎢、鋁、氮化鋁、銅、鈦、氮化鈦、矽化鈦、鉭、氮化鉭、矽化鉭、矽化鈷、矽化鎳等形成。此等物質可單獨使用或以混合物形式使用。
位元線760設置於第二絕緣層750上，從而與位元線觸點755接觸。位元線760可沿第一方向延伸。位元線760可包含金屬、金屬化合物及/或摻雜多晶矽。
由於閘極結構695可具有低薄片電阻及所要的熱穩定性，從而使得包含閘極結構695之非揮發性半導體裝置可確保增強之電特性，諸如高回應速度、改良之可靠性、低操作功率等。
圖22為具有根據實施例之閘極結構之另一非揮發性半導體裝置的剖視圖。圖22可說明電荷捕獲型快閃記憶體裝置。
參看圖22，非揮發性半導體裝置包含提供於基板800上之閘極結構895以及第一雜質區域805、第二雜質區域807、第三雜質區域809、共同源極線(common source line，CSL)930及位元線960。
閘極結構895包含穿隧絕緣層815、浮動閘極825、介電層圖案835、第一導電層圖案845、金屬歐姆層圖案855、擴散防止層圖案865、非晶層圖案875及第二導電層圖案885。
間隙壁905額外提供於閘極結構895的側壁上，且保護層910形成於閘極結構895及間隙壁905上。第一絕緣層940、第二絕緣層950及位元線觸點955形成於基板800、閘極結構895及保護層910上。
在實施例中，多個閘極結構可在非揮發性半導體裝置之胞區域內形成，且可設置於非揮發性半導體裝置之周圍高電壓區域內。
圖23為說明包含根據實施例之閘極結構之記憶體系統的方塊圖。
參看圖23，記憶體系統1000可包含記憶體裝置1010及電連接至記憶體裝置1010的控制器1020。
記憶體裝置1010可包含具有根據實施例之閘極結構之揮發性半導體裝置及/或包含根據實施例之閘極結構之非揮發性半導體裝置。所述非揮發性半導體裝置可包含NAND型快閃記憶體裝置或NOR型快閃記憶體裝置。
控制器1020可提供輸入信號以控制記憶體裝置1010的操作。當在圖21及圖22中說明之NAND型快閃記憶體裝置內使用控制器1020時，控制器1020可提供命令信號(command signal，CMD)及位址信號(address signal，ADD)。當在NOR型快閃記憶體裝置內使用控制器1020時，控制器1020可提供命令信號、位址信號、輸入/輸出信號(DQ)及高電壓(VPP)。亦即，控制器1020可提供各種信號以控制記憶體裝置1010。
圖24為說明包含根據實施例之閘極結構之電腦系統 的方塊圖。
參看圖24，電腦系統1100可包含記憶體裝置1120及電連接至記憶體裝置1120的中央處理單元(central processing unit，CPU)1110。舉例而言，電腦系統1100可包含個人電腦或個人資料助理。記憶體裝置1120可直接與中央處理單元1110連接或藉由匯流排(BUS)與中央處理單元1110連接。
根據實施例，閘極結構可包含位於上部導電層圖案與擴散防止層圖案之間的非晶層圖案。因此，閘極結構可具有低薄片電阻及位於上部導電層圖案與擴散防止層圖案之間的均一界面。當閘極結構應用於半導體裝置內時，半導體裝置可具有所要的電特性，例如高回應速度、改良之可靠性、較低功率消耗等。此外，金屬歐姆層圖案包含具有低熔點的金屬且具有所要厚度，從而使得閘極結構可確保優良的熱穩定性及電穩定性。
前述內容為實施例的說明，但不應解讀為實施例的限制條件。雖然已描述了若干實施例，但熟習此項技術者將容易明白，在本質上不偏離本發明之新穎教示及優點的情況下，可能對實施例作出許多修改。因此，所有此類修改皆包含於如申請專利範圍中所定義之本發明的範圍內。在申請專利範圍內，構件加功能條款用以涵蓋本文中描述為執行所闡述功能的結構，且不僅涵蓋結構等效物，而且涵蓋等效結構。因此，應理解，前述內容說明了各種實施例，但不應解讀為本發明僅限於所揭露之特定實施例，且對所 揭露之實施例的修改以及其他實施例皆包含於隨附申請專利範圍的之範圍內。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基板
110‧‧‧閘極絕緣層
120‧‧‧第一導電層
125‧‧‧第一導電層圖案
130‧‧‧金屬歐姆層
135‧‧‧金屬歐姆層圖案
140‧‧‧擴散防止層
145‧‧‧擴散防止層圖案
150‧‧‧非晶層
155‧‧‧非晶層圖案
160‧‧‧第二導電層
165‧‧‧第二導電層圖案
200‧‧‧基板
210‧‧‧穿隧絕緣層
220‧‧‧下部導電層
225‧‧‧浮動閘極
230‧‧‧介電層
235‧‧‧介電層圖案
240‧‧‧第一導電層
245‧‧‧第一導電層圖案
250‧‧‧金屬歐姆層
255‧‧‧金屬歐姆層圖案
260‧‧‧擴散防止層
265‧‧‧擴散防止層圖案
270‧‧‧非晶層
275‧‧‧非晶層圖案
280‧‧‧第二導電層
285‧‧‧第二導電層圖案
300‧‧‧基板
310‧‧‧穿隧絕緣層
320‧‧‧電荷捕獲層
325‧‧‧電荷捕獲層圖案
330‧‧‧阻擋層
335‧‧‧阻擋層圖案
340‧‧‧第一導電層
345‧‧‧第一導電層圖案
350‧‧‧金屬歐姆層
355‧‧‧金屬歐姆層圖案
360‧‧‧擴散防止層
365‧‧‧擴散防止層圖案
370‧‧‧非晶層
375‧‧‧非晶層圖案
380‧‧‧第二導電層
385‧‧‧第二導電層圖案
400‧‧‧基板
405‧‧‧隔離層
407‧‧‧第一雜質區域
409‧‧‧第二雜質區域
415‧‧‧介電層圖案
425‧‧‧第一導電層圖案
435‧‧‧金屬歐姆層圖案
445‧‧‧擴散防止層圖案
455‧‧‧非晶層圖案
465‧‧‧第二導電層圖案
475‧‧‧閘極結構
485‧‧‧閘極光罩
495‧‧‧間隙壁
500‧‧‧第一絕緣層
507‧‧‧第一觸點
509‧‧‧第二觸點
510‧‧‧第二絕緣層
520‧‧‧第三絕緣層
530‧‧‧第三觸點
540‧‧‧蝕刻終止層
550‧‧‧下部電極
560‧‧‧介電層
570‧‧‧上部電極
580‧‧‧電容器
600‧‧‧基板
605‧‧‧第一雜質區域
607‧‧‧第二雜質區域
609‧‧‧第三雜質區域
615‧‧‧穿隧絕緣層
625‧‧‧浮動閘極
635‧‧‧介電層圖案
645‧‧‧第一導電多晶矽層圖案
655‧‧‧金屬歐姆層圖案
665‧‧‧擴散防止層圖案
675‧‧‧非晶層圖案
685‧‧‧第二導電層圖案
695‧‧‧閘極結構
705‧‧‧間隙壁
710‧‧‧保護層
730‧‧‧共同源極線
740‧‧‧第一絕緣層
750‧‧‧第二絕緣層
755‧‧‧位元線觸點
760‧‧‧位元線
800‧‧‧基板
805‧‧‧第一雜質區域
807‧‧‧第二雜質區域
809‧‧‧第三雜質區域
815‧‧‧穿隧絕緣層
825‧‧‧浮動閘極
835‧‧‧介電層圖案
845‧‧‧第一導電層圖案
855‧‧‧金屬歐姆層圖案
865‧‧‧擴散防止層圖案
875‧‧‧非晶層圖案
885‧‧‧第二導電層圖案
895‧‧‧閘極結構
905‧‧‧間隙壁
910‧‧‧保護層
930‧‧‧共同源極線
940‧‧‧第一絕緣層
950‧‧‧第二絕緣層
955‧‧‧位元線觸點
960‧‧‧位元線
1000‧‧‧記憶體系統
1010‧‧‧記憶體裝置
1020‧‧‧控制器
1100‧‧‧電腦系統
1110‧‧‧中央處理單元
1120‧‧‧記憶體裝置
圖1為掃描式電子顯微鏡(SEM)圖片，用以說明習知閘電極內由氮化矽之集聚引起之不規則界面。
圖2為另一習知閘電極內之相對均一界面的SEM圖片。
圖3為根據實施例之閘極結構的剖視圖。
圖4為根據實施例之閘極結構之薄片電阻的曲線圖。
圖5為根據一些實施例之閘極結構之薄片電阻相對於氮重量比的曲線圖。
圖6為根據實施例之閘極結構之反相電容的曲線圖。
圖7為根據實施例之另一閘極結構的剖視圖。
圖8為根據實施例之又一閘極結構的剖視圖。
圖9至圖13為根據實施例之閘極結構之製造方法的剖視圖。
圖14至圖16為根據實施例之閘極結構之另一製造方法的剖視圖。
圖17至圖19為根據實施例之閘極結構之又一製造方法的剖視圖。
圖20為具有根據實施例之閘極結構之揮發性半導體裝置的剖視圖。
圖21為具有根據實施例之閘極結構之非揮發性半導體裝置的剖視圖。
圖22為具有根據實施例之閘極結構之另一揮發性半導體裝置的剖視圖。
圖23為說明包含根據實施例之閘極結構之記憶體系統的方塊圖。
圖24為說明包含根據實施例之閘極結構之電腦系統的方塊圖。
100‧‧‧基板
110‧‧‧閘極絕緣層
125‧‧‧第一導電層圖案
135‧‧‧金屬歐姆層圖案
145‧‧‧擴散防止層圖案
155‧‧‧非晶層圖案
165‧‧‧第二導電層圖案

Claims (19)

  1. 一種閘極結構，包括：位於基板上之絕緣層；位於所述絕緣層上之第一導電層圖案；位於所述第一導電層圖案上之金屬歐姆層圖案；位於所述金屬歐姆層圖案上之擴散防止層圖案；位於所述擴散防止層圖案上之非晶層圖案；位於所述非晶層圖案上之第二導電層圖案；位於所述絕緣層上之額外第一導電層圖案；位於所述額外第一導電層圖案上之額外金屬歐姆層圖案；位於所述額外金屬歐姆層圖案上之額外擴散防止層圖案；位於所述額外擴散防止層圖案上之額外非晶層圖案；以及位於所述額外非晶層圖案上之額外第二導電層圖案。
  2. 如申請專利範圍第1項所述之閘極結構，其中所述第一導電層圖案包括多晶矽且所述第二導電層圖案包括金屬。
  3. 如申請專利範圍第2項所述之閘極結構，其中所述第二導電層圖案、所述非晶層圖案、所述擴散防止層圖案及所述金屬歐姆層圖案分別包括鎢(W)、金屬矽化物(MSix)、氮化鎢(WNx)及鈦(Ti)。
  4. 如申請專利範圍第3項所述之閘極結構，其中所述 擴散防止層圖案之氮含量大於20重量百分比。
  5. 如申請專利範圍第3項所述之閘極結構，其中所述擴散防止層圖案內之x的值在0.2至0.9的範圍內。
  6. 如申請專利範圍第3項所述之閘極結構，其中所述非晶層圖案包括矽化鎢(WSix)、矽化鈦(TiSix)、矽化鉬(MoSix)或矽化鉭(TaSix)。
  7. 如申請專利範圍第3項所述之閘極結構，其中所述金屬歐姆層圖案具有小於50埃的厚度。
  8. 一種閘極結構，包括：位於基板上之穿隧絕緣層；位於所述穿隧絕緣層上之浮動閘極；位於所述浮動閘極上之介電層圖案；以及位於所述介電層圖案上之控制閘極，所述控制閘極包含：位於所述介電層圖案上之第一導電層圖案；位於所述第一導電層圖案上之金屬歐姆層圖案；位於所述金屬歐姆層圖案上之擴散防止層圖案；位於所述擴散防止層圖案上之非晶層圖案；以及位於所述非晶層圖案上之第二導電層圖案；其中所述浮動閘極包括：位於所述穿隧絕緣層上之額外第一導電層圖案；位於所述額外第一導電層圖案上之額外金屬歐姆層圖案；位於所述額外金屬歐姆層圖案上之額外擴散防止層 圖案；位於所述額外擴散防止層圖案上之額外非晶層圖案；以及位於所述額外非晶層圖案上之額外第二導電層圖案。
  9. 如申請專利範圍第8項所述之閘極結構，其中所述第一導電層圖案包含多晶矽，所述第二導電層圖案包含鎢，所述非晶層圖案包含矽化鎢，且所述擴散防止層圖案包含氮化鎢。
  10. 如申請專利範圍第8項所述之閘極結構，其中所述額外第一導電層圖案包含多晶矽，所述額外第二導電層圖案包含鎢，所述額外非晶層圖案包含矽化鎢，且所述額外擴散防止層圖案包含氮化鎢。
  11. 一種閘極結構，包括：位於基板上之穿隧絕緣層；位於所述穿隧絕緣層上之電荷捕獲層圖案；位於所述電荷捕獲層圖案上之阻擋層圖案；以及位於所述阻擋層圖案上之閘電極，所述閘電極包含：位於所述阻擋層圖案上之第一導電層圖案；位於所述第一導電層圖案上之金屬歐姆層圖案；位於所述金屬歐姆層圖案上之擴散防止層圖案；位於所述擴散防止層圖案上之非晶層圖案；位於所述非晶層圖案上之第二導電層圖案；位於所述穿隧絕緣層上之額外第一導電層圖案；位於所述額外第一導電層圖案上之額外金屬歐姆層圖 案；位於所述額外金屬歐姆層圖案上之額外擴散防止層圖案；位於所述額外擴散防止層圖案上之額外非晶層圖案；以及位於所述額外非晶層圖案上之額外第二導電層圖案。
  12. 一種閘極結構之製造方法，包括：於基板上形成絕緣層；於所述絕緣層上形成第一導電層圖案；於所述第一導電層圖案上形成金屬歐姆層圖案；於所述金屬歐姆層圖案上形成擴散防止層圖案；於所述擴散防止層圖案上形成非晶層圖案；以及於所述非晶層圖案上形成第二導電層圖案。
  13. 如申請專利範圍第12項所述之閘極結構之製造方法，其中使用鎢形成所述第二導電層圖案，使用矽化鎢形成所述非晶層圖案，且使用氮化鎢形成所述擴散防止層圖案。
  14. 如申請專利範圍第13項所述之閘極結構之製造方法，其中使用鈦形成所述金屬歐姆層圖案。
  15. 如申請專利範圍第12項所述之閘極結構之製造方法，更包括將雜質植入於所述非晶層圖案內以改良所述非晶層圖案之非晶特性。
  16. 一種閘極結構之製造方法，包括：於基板上形成穿隧絕緣層； 於所述穿隧絕緣層上形成浮動閘極；於所述浮動閘極上形成介電層圖案；以及藉由以下方式於所述介電層圖案上形成控制閘極：於所述介電層圖案上形成第一導電層圖案，於所述第一導電層圖案上形成金屬歐姆層圖案，於所述金屬歐姆層圖案上形成擴散防止層圖案，於所述擴散防止層圖案上形成非晶層圖案，以及於所述非晶層圖案上形成第二導電層圖案。
  17. 如申請專利範圍第16項所述之閘極結構之製造方法，其中使用鎢形成所述第二導電層圖案，使用矽化鎢形成所述非晶層圖案，使用氮化鎢形成所述擴散防止層圖案，且使用鈦形成所述金屬歐姆層圖案。
  18. 如申請專利範圍第16項所述之閘極結構之製造方法，其中形成所述浮動閘極的步驟更包括：於所述穿隧絕緣層上形成額外第一導電層圖案；於所述額外第一導電層圖案上形成額外金屬歐姆層圖案；於所述額外金屬歐姆層圖案上形成額外擴散防止層圖案；於所述額外擴散防止層圖案上形成額外非晶層圖案；以及於所述額外非晶層圖案上形成額外第二導電層圖案。
  19. 如申請專利範圍第18所述之閘極結構之製造方法，其中使用多晶矽形成所述額外第一導電層圖案，使用鎢形成所述額外第二導電層圖案，使用矽化鎢形成所述額 外非晶層圖案，且使用氮化鎢形成所述額外擴散防止層圖案。
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