TWI414056B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於一種積體電路及其製造方法且特別是有關於一種半導體元件及其製造方法。

記憶體是一種用來儲存資料或資訊的半導體元件。在各種記憶體產品中，非揮發性記憶體具有重複儲存、讀取、或抹除資料，並且在電源中斷時不會喪失資料的能力，因此，是一種廣為應用於個人電腦或電子設備中的半導體元件。在非揮發性記憶體中，快閃記憶體是擁有快速讀寫的能力與高記憶容量等優點，因而被應用於通訊產業、消費電子工業、資料處理產業以及運輸產業等。

典型的快閃記憶體元件為堆疊式閘極結構。為符合輕、薄、短、小之需求，縮小快閃記憶體的尺寸、增加記憶體的儲存密度以及降低製造成本成為近來製造技術的主要研究課題。然而，當線寬與間距縮小之後，堆疊式閘極結構之間的間隙的高寬比增加，介電層無法填滿堆疊式閘極結構之間的間隙而形成縫隙(pipe,seam)。雖然，介電層形成後會進行再回流(reflow)，然而，為避免過高的溫度影響元件的效能，再回流的溫度必須維持在一定的溫度以下。受限於再回流的溫度，因此，在再回流的過程中，縫隙仍無法被介電層填滿，以致後續所在製造接觸窗過程中所沈積的金屬填入其中，而造成相鄰的接觸窗短路的問題。

本發明提出一種半導體元件，其堆疊式閘極結構之間無縫隙。

本發明提出一種半導體元件，包括基底、多個堆疊閘、第一摻雜區、第二摻雜區、間隙壁材料層、兩個間隙壁、絕緣層與介電層。前述多個堆疊閘位於基底上，其彼此之間具有第一間隙與第二間隙，第一間隙的尺寸小於第二間隙的尺寸。第一摻雜區位於第一間隙下方的基底中。第二摻雜區位於第二間隙下方的基底中。間隙壁材料層，位於第一間隙之中。兩個第一間隙壁位於第二間隙之中的相鄰兩個堆疊閘的側壁上。前述第一間隙壁之材質與間隙壁材料層之材質相同。絕緣層位於兩個第一間隙壁之間的縫隙之中。介電層位於基底上，覆蓋絕緣層與前述堆疊閘。

依照本發明實施例所述，上述半導體元件更包括接觸窗，其位於第二間隙之介電層、絕緣層與第一間隙壁之中，與第二摻雜區電性連接。

依照本發明實施例所述，上述半導體元件中，接觸窗與第二摻雜區直接接觸。

依照本發明實施例所述，上述半導體元件更包括矽化金屬層，其僅位於接觸窗與該第二摻雜區之間。

依照本發明實施例所述，上述半導體元件中，上述各堆疊閘更包括自行對準金屬矽化物層，且自行對準金屬矽化物層與矽化金屬層之材質不同。

依照本發明實施例所述，上述半導體元件中，上述第一摻雜區與第二摻雜區上未形成自行對準矽化金屬層。

依照本發明實施例所述，上述半導體元件中，上述各堆疊閘由下而上包括穿隧介電層、浮置閘、閘間介電層與控制閘。

依照本發明實施例所述，上述半導體元件中，上述基底包括記憶胞區與第一邏輯電路區。上述堆疊閘位於記憶胞區，且半導體元件更包括第一電晶體與兩個第二間隙壁。第一電晶體位於第一邏輯電路區上。兩個第二間隙壁位於第一電晶體的第一閘極的側壁上，且其材質與絕緣層之材質相同。

依照本發明實施例所述，上述半導體元件中，上述第一電晶體還包括兩個第一延伸源極或汲極區、兩個第一源極或汲極區以及多個自行對準金屬矽化物層。兩個第一延伸源極或汲極區位於前述第二間隙壁下方的基底中。兩個第一源極或汲極區位於基底中，與前述第一延伸源極或汲極區電性連接。多個自行對準金屬矽化物層位於前述第一電晶體之第一閘極與前述第一源極或汲極區上。

依照本發明實施例所述，上述半導體元件中，上述基底更包括第二邏輯電路區，且上述半導體元件更包括第二電晶體、兩個第三間隙壁以及兩個第四間隙壁。第二電晶體位於前述第二邏輯電路區上。兩個第三間隙壁，位在前述第二電晶體的第二閘極的側壁上，且其材質與上述間隙壁材料層之材質相同。兩個第四間隙壁位於前述第三間隙壁周圍，其材質與前述絕緣層之材質相同。

依照本發明實施例所述，上述半導體元件中，上述第一電晶體包括兩個第一延伸源極或汲極區，位於上述第二間隙壁下方的基底中。第二電晶體包括兩個第二延伸源極或汲極區，位於上述第三間隙壁與上述第四間隙壁下方的基底中。第二延伸源極或汲極區之寬度大於第一延伸源極或汲極區之寬度。

依照本發明實施例所述，上述半導體元件更包括多個第一自行對準金屬矽化物層與多個第二自行對準金屬矽化物層。前述多個第一自行對準金屬矽化物層位於上述第一電晶體之第一閘極與兩個第一源極或汲極區上。前述多個第二自行對準金屬矽化物層位於第二電晶體之第二閘極與兩個第二源極或汲極區上。

依照本發明實施例所述，上述半導體元件中，上述基底包括記憶胞區與邏輯電路區，上述堆疊閘位於該記憶胞區且半導體元件更包括電晶體、兩個第二間隙壁與兩個第三間隙壁。電晶體位於邏輯電路區上。兩個第二間隙壁，位於電晶體的閘極的側壁上，且其材質與間隙壁材料層之材質相同。兩個第三間隙壁位於電晶體的第二間隙壁周圍，其材質與絕緣層之材質相同。

依照本發明實施例所述，上述半導體元件中，上述電晶體包括兩個延伸源極或汲極區、兩個源極或汲極區以及多個自行對準金屬矽化物層。兩個延伸源極或汲極區位於上述第二間隙壁與上述第三間隙壁下方的基底中。兩個源極或汲極區位於基底中，與前述延伸源極或汲極區電性連接。多個自行對準金屬矽化物層位於電晶體之閘極上以及源極或汲極區上。

依照本發明實施例所述，上述半導體元件更包括蝕刻終止層，位於上述介電層與上述基底、上述堆疊閘、上述絕緣層之間。

依照本發明實施例所述，上述半導體元件更包括襯層，位於上述堆疊閘與上述間隙壁材料層之間以及上述堆疊閘與上述第一間隙壁之間。

本發明還提出一種記憶元件，包括基底、兩堆疊閘、兩個間隙壁、絕緣層與介電層。兩堆疊閘位於基底上，兩堆疊閘之間具有間隙。兩個間隙壁分別位於前述間隙之中的各堆疊閘的側壁上，且間隙壁之間具有縫隙。絕緣層位於前述縫隙之中。介電層位於前述基底上，覆蓋前述絕緣層與前述堆疊閘。

依照本發明實施例所述，上述記憶元件中，各堆疊閘由下而上包括穿隧介電層、浮置閘、閘間介電層與控制閘。

依照本發明實施例所述，上述之記憶元件，其中各堆疊閘更包括一自行對準金屬矽化物層位於上述控制閘上，且上述自行對準金屬矽化物層未形成在上述些堆疊閘之間的上述基底的表面上。

依照本發明實施例所述，上述之記憶元件中，各堆疊閘更包括一摻雜區位於上述些間隙壁以及上述絕緣層下方。

依照本發明實施例所述，上述之記憶元件，更包括一接觸窗位於上述介電層、上述絕緣層與上述些間隙壁之中，與上述摻雜區電性連接。

依照本發明實施例所述，上述之記憶元件中，上述接觸窗與上述摻雜區直接接觸。

依照本發明實施例所述，上述之記憶元件更包括一矽化金屬層，其僅位於上述接觸窗與上述摻雜區之間，且其材質與上述自行對準金屬矽化物層不同。

基於上述，本發明半導體元件，其在堆疊式閘極結構之間無縫隙，因此，可以避免接觸窗短路的問題。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下描述中，為方便說明所使用某些用語不是用以限制本發發明。用語“上”、“上方”、“下方”用以指定圖式中做出參考的方向。另外，本說明書中使用的詞語“一”表示至少一個。

圖1A至1E是依照本發明實施例所繪示之一種半導體元件的製造方法流程的剖面示意圖。

請參照圖1A，提供一基底8。基底8例如是半導體基底，如矽基底或是矽鍺基底或是其他合適之基底。基底8包括第一區10、第二區20與第三區30。在一實施例中，第一區10例如是記憶胞區；第二區20為用以形成低壓元件的第一邏輯電路區；第三區30為用以形成高壓元件的第二邏輯電路區。

在第一區10的基底8上形成多個堆疊閘100，在第二區20與第三區30的基底上分別形成閘極結構200與300。堆疊閘100之間具有間隙110a與110b，間隙110b的寬度W4大於間隙110a的寬度W3。

在一實施例中，堆疊閘100由下而上包括穿隧介電層102、浮置閘104、閘間介電層106與控制閘108。穿隧介電層102之材質例如是氧化矽；浮置閘104與控制閘108之材質例如是摻雜多晶矽。閘間介電層106之材質例如是氧化矽或是氧化矽/氮化矽/氧化矽堆疊結構。閘極結構200由下而上包括閘介電層202與閘極204。閘極結構300由下而上包括閘介電層302與閘極304。閘介電層202、302之材質包括氧化矽、氮化矽或具有介電常數大於4之高介電常數材料。閘極204與304之材質例如是摻雜多晶矽。

接著，在第一區10之堆疊閘100之間的間隙110a、110b所裸露的基底8中形成摻雜區112a、112b。摻雜區112a例如是源極區，摻雜區112b例如是汲極區。在第二區20之閘極結構200兩側的基底8中形成延伸源極或汲極區212。在第三區30之閘極結構300兩側的基底中形成延伸源極或汲極區312。摻雜區112a、112b、延伸源極或汲極區212與延伸源極或汲極區312的形成方法例如是離子植入法。

在一實施例中，間隙110b的寬度W4小於0.3微米，甚至小於0.2微米，而堆疊閘100的厚度H約為3200埃，間隙110a的高寬比大於1.07，若直接形成介電層，介電層將無法填滿堆疊式閘極結構之間的間隙110b而形成縫隙。因此，在本實施例中，並不直接形成介電層，而是以以下的步驟來進行之。

在堆疊閘100、閘極結構200、300的側壁形成襯層114。襯層114可以是氧化矽、氮化矽所形成的單層、雙層或更多層結構。在一實施例中，襯層114為雙層結構由氧化矽層與氮化矽層所構成，形成的方法例如是進行熱氧化製程或化學氣相沈積製程，以依序形成共形的氧化矽層與氮化矽層。其後，在第一區10、第二區20與第三區30的基底8上形成間隙壁材料層116。間隙壁材料層116之材質例如是氧化矽或是氮化矽，形成的方法例如是化學氣相沉積法。

請參照圖1B，進行非等向性蝕刻製程，以移除堆疊閘100、閘極結構200、300表面上所覆蓋的間隙壁材料層116，留下位在間隙110a之中的間隙壁材料層116a，並在間隙110b之堆疊閘100側壁以及閘極結構200、300的側壁分別形成間隙壁116b、116c、116d。形成在間隙110b中的兩個間隙壁116b彼此相隔一段距離，而形成縫隙(pipe,seam)118。

之後，請參照圖1C，移除第二區20中位於閘極結構200側壁上的間隙壁116c。移除的方法例如是在基底8上形成光阻層(未繪示)，光阻層具有開口，裸露出第二區20。然後，利用濕式蝕刻製程，以移除開口所裸露的間隙壁110c。之後，再將光阻層移除之。

其後，在第一區10、第二區20與第三區30的基底8上形成絕緣層120。絕緣層120的溝填能力佳，可填滿縫隙118。絕緣層120之材質例如是氧化矽或是氮化矽，形成的方法例如是化學氣相沈積法。絕緣層120之材質可以與間隙壁材料層116之材質相同或相異。

繼之，請參照圖1D，進行非等向性蝕刻製程，以移除堆疊閘100、閘極結構200、300上方所覆蓋的絕緣層120，留下縫隙118之中的絕緣層120a，並分別在閘極結構200的側壁形成間隙壁120b，並在閘極結構300的側壁的間隙壁116d周圍形成間隙壁120c。之後，繼續進行蝕刻製程，以移除未被間隙壁120b、120c以及絕緣層120a所覆蓋的襯層114，使堆疊閘100、閘極結構200、300以及第二區20與第三區30的基底8表面裸露出來。其後，分別對第二區20與第三區30進行離子植入製程，以分別在第二區20與第三區30的基底8中形成源極或汲極區222與322。然後，進行自行對準矽化製程，以在堆疊閘100、閘極結構200、300以及源極或汲極區222與322上形成自行對準金屬矽化物124。自行對準金屬矽化物124之材質例如是矽化鈷或矽化鎳。由於第一區10的摻雜區112a、112b並未裸露出來，因此，並未形成自行對準金屬矽化物124。而所形成的自行對準金屬矽化物124的大小則大致與源極或汲極區222、322的大小相當。

之後，請參照圖1E，在基底8上形成蝕刻終止層126。蝕刻終止層126之材質例如是氮化矽，形成的方法例如是化學氣相沉積法。然後，在蝕刻終止層126上形成介電層128。介電層128之材質例如是氧化矽、磷矽玻璃、硼磷矽玻璃或無摻雜矽玻璃，形成的方法例如是化學氣相沉積法。

其後，請參照圖1F，在介電層128上形成光阻層(未繪示)，光阻層具有對應摻雜區112b的開口，之後，進行蝕刻製程，移除開口所裸露的介電層128以及介電層128下方的蝕刻終止層126、絕緣層120a、間隙壁116b以及襯層114，以形成接觸窗開口130，裸露出摻雜區112b。之後，在接觸窗開口130之中形成阻障層132。阻障層132之材質例如是鈦或鉭，或是與氮化鈦或氮化鉭之組合。然後，進行熱回火製程，使阻障層132中的金屬與摻雜區112b中的矽反應，以形成矽化金屬層132a，降低片電阻。矽化金屬層132a之材質可以與自行對準矽化物124之材質相同或相異。矽化金屬層132a之材質例如是矽化鈦或矽化鉭。由於接觸窗開口130的尺寸小於摻雜區112b之尺寸，且僅有接觸窗開口130底部會形成矽化金屬層132a，因此，所形成的矽化金屬層132a的尺寸會小於摻雜區112b尺寸。換言之，摻雜區112b對應接觸窗開口130的表面會形成矽化金屬層132a，而摻雜區112b未對應接觸窗開口130的表面則不會形成矽化金屬層132a。之後，在接觸窗開口130之中填入金屬層，以形成與摻雜區112b電性連接的接觸窗134。金屬層之材質例如是鎢或是摻雜多晶矽。

請參照圖1E，本發明實施例之半導體元件是形成在基底8上。基底8包括第一區10、第二區20與第三區30。

第一區10例如是記憶胞區。第一區10上的記憶元件包括多數個堆疊閘100與摻雜區112a、112b。堆疊閘100由下而上包括穿隧介電層102、浮置閘104、閘間介電層106與控制閘108。控制閘108上具有自行對準金屬矽化物124。堆疊閘100之間有大小不同的間隙110a與110b。摻雜區112a位於寬度較小的間隙110a下方的基底8之中，摻雜區112b位於寬度較大的間隙110b下方的基底8之中。間隙110a中的堆疊閘100的側壁上形成著襯層114，剩餘的空間則填充著間隙壁材料層116a。而間隙110b中的堆疊閘100的側壁上形成間隙壁116b，間隙壁116b與堆疊閘100之間則形成著襯層114，間隙壁116b之間的縫隙則填充著絕緣層120a。

第二區20例如是第一邏輯電路區。第二區20上具有低壓元件，例如是金氧半導體電晶體，其包括閘極結構200、襯層114、間隙壁120b。閘極結構200包括閘介電層202與閘極204。間隙壁120b位於閘極結構200的側壁。襯層114位於間隙壁120b與閘極結構200以及間隙壁120b與基底8之間。延伸源極或汲極區212以及源極或汲極區222則位於閘極結構200兩側的基底8中。在閘極204與源極或汲極區222上還可具有自行對準金屬矽化物124。

第三區30例如是第二邏輯電路區。第三區30上具有高壓元件，例如金氧半導體電晶體，其包括閘極結構300、延伸源極或汲極區312、源極或汲極區322、間隙壁116d、120c。閘極結構300包括閘介電層302與閘極304。間隙壁116d、120c位於閘極結構200的側壁。襯層114位於間隙壁116d與閘極結構300之間以及間隙壁116d、120c與基底8之間。延伸源極或汲極區312以及源極或汲極區322則位於閘極結構300兩側的基底8中。在閘極304與源極或汲極區322上還可具有自行對準金屬矽化物124。間隙壁116d、120c組合後的寬度大於間隙壁120b寬度。延伸源極或汲極區312的寬度W2大於延伸源極或汲極區222的寬度W1。

第一區10、第二區20與第三區30上還覆蓋著蝕刻終止層126與介電層128。

此外，請參照圖1F，在第一區10的介電層128以及介電層128下方的蝕刻終止層126、絕緣層120a、間隙壁116b以及襯層114中具有接觸窗134，與摻雜區112b電性連接。接觸窗134與摻雜區112b之間可具有矽化金屬層132a。矽化金屬層132a的面積小於摻雜區112b面積。

本發明實施例在形成介電層之前，以溝填能力比介電層還好的絕緣層填在間隙壁之間的縫隙之中，因此，可以應用於間距較小的元件中，避免溝填能力較差的介電層因為無法填入縫隙，導致後續所在製造接觸窗過程中所沈積的金屬填入縫隙，造成相鄰的接觸窗短路的問題。

此外，在間隙壁之間的縫隙之中形成絕緣層的製程可與邏輯電路區形成間隙壁之製程整合，以簡化製程。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

8．．．基底

10、20、30．．．區

100．．．堆疊閘

102．．．穿隧介電層

104．．．浮置閘

106．．．閘間介電層

108．．．控制閘

110a、110b．．．間隙

112a、112b．．．摻雜區

114．．．襯層

116、116a．．．間隙壁材料層

116b、116c、116d、120b、120c．．．間隙壁

118．．．縫隙

120、120a．．．絕緣層

124．．．自行對準金屬矽化物

126‧‧‧蝕刻終止層

128‧‧‧介電層

130‧‧‧接觸窗開口

132‧‧‧阻障層

132a‧‧‧矽化金屬層

134‧‧‧接觸窗

200、300‧‧‧閘極結構

202、302‧‧‧閘介電層

204、304‧‧‧閘極

212、312‧‧‧延伸源極或汲極區

222、322‧‧‧源極或汲極區

W1、W2、W3、W4‧‧‧寬度

H‧‧‧厚度

圖1A至1F是依照本發明實施例所繪示之一種半導體元件的製造方法流程的剖面示意圖。

8．．．基底

10、20、30．．．區

100．．．堆疊閘

102．．．穿隧介電層

104．．．浮置閘

106．．．閘間介電層

108．．．控制閘

110a、110b．．．間隙

112a、112b．．．摻雜區

114．．．襯層

116a．．．間隙壁材料層

116b、116d、120b、120c．．．間隙壁

118．．．縫隙

120a．．．絕緣層

124．．．自行對準金屬矽化物

126．．．蝕刻終止層

128．．．介電層

200、300．．．閘極結構

202、302．．．閘介電層

204、304．．．閘極

212、312．．．延伸源極或汲極區

222、322．．．源極或汲極區

Claims (21)

1. 一種半導體元件，包括：多數個堆疊閘位於一基底上，該些堆疊閘之間具有一第一間隙與一第二間隙，其中該第一間隙的尺寸小於該第二間隙的尺寸，各該堆疊閘包括一自行對準金屬矽化物層，且該自行對準金屬矽化物層與該矽化金屬層之材質不同；一第一摻雜區位於該第一間隙下方的該基底中；一第二摻雜區位於該第二間隙下方的該基底中；一間隙壁材料層，位於該第一間隙之中；兩個第一間隙壁位於該第二間隙之中的該些堆疊閘的側壁上，其中該些第一間隙壁之間具有一縫隙，該些第一間隙壁之材質與該間隙壁材料層之材質相同；一絕緣層填滿該縫隙；以及一介電層位於該基底上，覆蓋該絕緣層與該些堆疊閘。
2. 如申請專利範圍第1項所述之半導體元件，更包括一接觸窗位於該第二間隙之該介電層、該絕緣層與該第一間隙壁之中，與該第二摻雜區電性連接。
3. 如申請專利範圍第2項所述之半導體元件，其中該接觸窗與該第二摻雜區直接接觸。
4. 如申請專利範圍第2項所述之半導體元件，更包括一矽化金屬層，其僅位於該接觸窗與該第二摻雜區之間。
5. 如申請專利範圍第1項所述之半導體元件，其中該 第一摻雜區與該第二摻雜區上未形成該自行對準矽化金屬層。
6. 如申請專利範圍第1項所述之半導體元件，其中各該堆疊閘包括：一浮置閘位於該基底上方；一穿隧介電層位於該浮置閘與該基底之間；一控制閘位於該浮置閘之上；以及一閘間介電層位於該控制閘與該浮置閘之間。
7. 如申請專利範圍第1項所述之半導體元件，其中該基底包括一記憶胞區與一第一邏輯電路區，其中該些堆疊閘位於該記憶胞區，且該半導體元件更包括：一第一電晶體位於該第一邏輯電路區上；兩個第二間隙壁，位於該第一電晶體的一第一閘極的側壁上，其材質與該絕緣層之材質相同。
8. 如申請專利範圍第7項所述之半導體元件，其中該第一電晶體還包括：兩個第一延伸源極或汲極區位於該些第二間隙壁下方的該基底中；兩個第一源極或汲極區位於該基底中，與該些第一延伸源極或汲極區電性連接；以及多數個自行對準金屬矽化物層位於該第一電晶體之該第一閘極與該些第一源極或汲極區上。
9. 如申請專利範圍第7項所述之半導體元件，其中該基底更包括一第二邏輯電路區，且該半導體元件更包括： 一第二電晶體位於該第二邏輯電路區上；兩個第三間隙壁，在該第二電晶體的一第二閘極的側壁上，其材質與該間隙壁材料層之材質相同；以及兩個第四間隙壁位於該些第三間隙壁周圍，其材質與該絕緣層之材質相同。
10. 如申請專利範圍第9項所述之半導體元件，其中：該第一電晶體包括兩個第一延伸源極或汲極區位於該些第二間隙壁下方的該基底中；且該第二電晶體包括兩個第二延伸源極或汲極區位於該些第三間隙壁與該些第四間隙壁下方的該基底中，其中該些第二延伸源極或汲極區之寬度大於該些第一延伸源極或汲極區之寬度。
11. 如申請專利範圍第10項所述之半導體元件，更包括：多數個第一自行對準金屬矽化物層位於該第一電晶體之該第一閘極與兩個第一源極或汲極區上；以及多數個第二自行對準金屬矽化物層位於該第二電晶體之該第二閘極與兩個第二源極或汲極區上。
12. 如申請專利範圍第1項所述之半導體元件，其中該基底包括一記憶胞區與一邏輯電路區，其中該些堆疊閘位於該記憶胞區且該半導體元件更包括：一電晶體位於該邏輯電路區上；兩個第二間隙壁位於該電晶體的一閘極的側壁上，其材質與該間隙壁材料層之材質相同；以及 兩個第三間隙壁，位於該電晶體的該些第二間隙壁周圍，其材質與該絕緣層之材質相同。
13. 如申請專利範圍第2項所述之半導體元件，其中該電晶體包括：兩個延伸源極或汲極區位於該些第二間隙壁與該些第三間隙壁下方的該基底中；兩個源極或汲極區位於基底中，與該些延伸源極或汲極區電性連接；以及多數個自行對準金屬矽化物層位於該電晶體之該閘極與該些源極或汲極區上。
14. 如申請專利範圍第1項所述之半導體元件，更包括一蝕刻終止層，位於該介電層與該基底、該些堆疊閘、該絕緣層之間。
15. 如申請專利範圍第1項所述之半導體元件，更包括一襯層位於該些堆疊閘與該間隙壁材料層之間以及該些堆疊閘與該些第一間隙壁之間。
16. 一種記憶元件，包括：兩堆疊閘位於一基底上，該些堆疊閘之間具有一間隙，各該堆疊閘包括一自行對準金屬矽化物層位於該控制閘上，且該自行對準金屬矽化物層未形成在該些堆疊閘之間的該基底的表面上；兩個間隙壁分別位於該間隙之中的各該堆疊閘的側壁上，該些間隙壁之間具有一縫隙；一絕緣層填滿該縫隙；以及 一介電層位於該基底上，覆蓋該絕緣層與該些堆疊閘。
17. 如申請專利範圍第16項所述之記憶元件，其中各該堆疊閘包括：一浮置閘位於該基底上方；一穿隧介電層位於該浮置閘與該基底之間；一控制閘位於該浮置閘之上；以及一閘間介電層位於該控制閘與該浮置閘之間。
18. 如申請專利範圍第16項所述之記憶元件，其中各該堆疊閘更包括一摻雜區位於該些間隙壁以及該絕緣層下方。
19. 如申請專利範圍第18項所述之記憶元件，更包括一接觸窗位於該介電層、該絕緣層與該些間隙壁之中，與該摻雜區電性連接。
20. 如申請專利範圍第19項所述之記憶元件，其中該接觸窗與該摻雜區直接接觸。
21. 如申請專利範圍第19項所述之記憶元件，更包括一矽化金屬層，其僅位於該接觸窗與該摻雜區之間，且其材質與該自行對準金屬矽化物層不同。