TWI473146B

TWI473146B - 閘極結構及其製造方法

Info

Publication number: TWI473146B
Application number: TW101134182A
Authority: TW
Inventors: Jeng Hwa Liao; Jung Yu Hsieh; ling wu Yang
Original assignee: Macronix Int Co Ltd
Priority date: 2012-09-18
Filing date: 2012-09-18
Publication date: 2015-02-11
Also published as: TW201413796A

Description

閘極結構及其製造方法

本發明的實施例一般是有關於半導體裝置，且特別是有關於半導體裝置的閘極結構。

可抹除可程式化唯讀記憶體(Erasable programmable read-only memory，EPROM)裝置、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)裝置及快閃記憶體裝置由多個閘極結構所構成。這些閘極結構一般包括控制閘極(control gate)及位在控制閘極與基底之間的浮置閘極(floating gate)。浮置閘極通常為由多晶矽材料製作的導體層。浮置閘極並無連接至任何電極或電源，且浮置閘極本身一般被絕緣材料所圍繞。

EEPROM非揮發性記憶體裝置(例如，浮置閘極穿隧氧化物(floating gate tunnel oxide，FLOTOX)EEPROM)的操作是取決於在臨界電壓下儲存於浮置閘極中的電荷(用以表示儲存於這些裝置中的資訊)。

EEPROM裝置的效能通常包括效能規格或程式化(programming)速度的分級，所述程式化速度影響抹除操作及寫入操作的速度。在不會對裝置造成損害的情況下，速度通常受到可使電子注入(pump into)裝置(寫入)及排出(pump out)裝置(抹除)的速率限制。通常，抹除操作及寫入操作必須能夠在特定施加電壓下，於1msec內完成操作。

隨著記憶體裝置尺寸不斷縮小，各個膜層的厚度也必縮小。舉例而言，儘管較薄的穿隧氧化層可增加資料寫入及抹除的效率及速度，但較小的穿隧氧化層可能會更容易受暴露於記錄能量或抹除能量而產生的損害影響。針對改良的非揮發性記憶體(NVM)裝置，本領域仍需要因應要得到更小記憶體裝置的需求。

較小的尺寸使浮置閘極與控制閘極之間的距離減小。然而，在這些較小的結構中，因控制閘極鄰近於浮置閘極，使得沈積在浮置閘極上的氧化物/氮化物/氧化物(ONO)介電層變得更容易受漏電流影響。針對記憶體裝置及處理技術，本領域仍需改善上述裝置的產品及操作效能，特別是當這些裝置尺寸不斷地縮小。

本發明的實施例提供半導體裝置，特別的是半導體裝置的閘極結構。

本發明的一個觀點提供半導體裝置的閘極結構，其包括基底、配置在基底上的第一介電層、配置在第一介電層上的第一導體層、位在第一介電層及第一導體層旁的溝渠、沿溝渠側壁而配置的第二介電層以及填滿溝渠之剩下開口部分的第三介電層，其中溝渠具有寬度而第二介電層具有厚度，且所述厚度與所述寬度的比例為約5%到約 15%。

根據本發明的一實施例，第二介電層的蝕刻速率小於第三介電層的蝕刻速率。

根據本發明的一實施例，第二介電層為沈積氧化層，而第三介電層層為旋塗式介電氧化層。

根據本發明的一實施例，第二介電層的矽比例與第三介電層的矽比例不相同。

根據本發明的一實施例，第二介電層包括非晶矽氧化物，而第三介電層為熱氧化層。

根據本發明的一實施例，第二介電層僅部分地圍繞第一導體層的側壁。

根據本發明的一實施例，第二介電層的上部分保持未被第三介電層所覆蓋。

根據本發明的一實施例，上述半導體裝置的閘極結構可更包括配置在第一導體層、第二介電層及第三介電層上的第四介電層。

根據本發明的一實施例，第四介電層為氧化物/氮化物/氧化物堆疊層。

根據本發明的一實施例，上述半導體裝置的閘極結構可更包括配置在第四介電層上的第二導體層。

本發明的一個觀點提供閘極結構的製造方法，此方法具有以下步驟：提供基底；在基底上形成第一介電層；在第一介電層上配置第一導體層；形成在所述第一介電層及所述第一導體層旁的溝渠；沿著溝渠的側壁形成第二介電層以及在第二介電層上形成第三介電層，其中溝渠具有寬度而第二介電層具有厚度，且所述厚度與所述寬度的比例為約5%到約15%。

根據本發明的一實施例，上述閘極結構的製造方法可更包括蝕刻第二介電層及第三介電層的步驟。

根據本發明的一實施例，第二介電層層的蝕刻速率小於第三介電層的蝕刻速率。

根據本發明的一實施例，第二介電層覆蓋溝渠的底部且覆蓋溝渠之側壁的下部分。

根據本發明的一實施例，第三介電層配置在第二介電層上，且使第二介電層的上部分未暴露出。

根據本發明的一實施例，第二介電層為第一氧化層，而第三介電層為第二氧化層。

根據本發明的一實施例，第一氧化層使用沈積製程來形成，而第二氧化層為旋塗式介電氧化層。

根據本發明的一實施例，第一氧化層的矽比例與第二氧化層的矽比例不相同。

根據本發明的一實施例，上述閘極結構的製造方法可更包括在第一導體層、第二介電層及第三介電層上配置第四介電層。

根據本發明的一實施例，上述閘極結構的製造方法可更包括在第四介電層上形成第二導體層。

本發明的一個觀點提供半導體裝置，其包括由堆疊結構定義的溝渠，以及填充在溝渠中的介電結構，其中溝渠具有第一寬度，而介電結構具有突出部分，所述突出部分沿著溝渠具有第二寬度，且所述第二寬度與所述第一寬度的比例為約5%到約15%。

根據本發明的一實施例，上述半導體裝置可更包括位在堆疊結構及介電結構上的介電層。

根據本發明的一實施例，介電層為氧化物/氮化物/氧化物堆疊層。

根據本發明的一實施例，上述半導體裝置可更包括在介電層上的導體層。

根據本發明的一實施例，介電結構的突出部分為沈積氧化層。

根據本發明的一實施例，介電結構具有在溝渠之中心的凹陷部分。

根據本發明的一實施例，介電結構的凹陷部分為旋塗式介電氧化層。

根據以下說明及附圖，本發明的這些實施例及本發明的其他觀點及實施例將變得顯而易見。然而，本發明仍由附加的申請專利範圍明確定義。

因此，現在將參照附圖以通用術語描述本發明，所述附圖不一定按比例繪製。

以下，將參照附圖更充分地描述本發明的一些實施例，其中僅繪示出本發明的一些實施例，並非全部的實施例。更確切地，本發明的各種實施例可以許多不同的形式來實施，且不應理解為僅以本說明書中所提出的實施例為限；當然，提供這些實施例使得此揭露將符合適用的法律規定。

除非上下文另有清楚指示，在說明書中及附加的申請專利範圍中使用的單數形式「一」及「所述」包括複數指稱(referent)。舉例而言，提及「一閘極結構」包括多個此類的閘極結構。

雖然本說明書中使用明確的術語，然其僅用以廣泛性及描述性的理解，並非用以限制本發明。除非術語已另有定義，本說明書中使用的所有術語(包括技術性術語及科學性術語)的意義與本發明所屬領域具有通常知識者所一般理解的意義相同。進一步理解，術語(例如，一般使用的字典所定義的術語)應以本發明所屬領域具有通常知識者所一般理解的意義來詮釋。進一步理解，術語(例如，一般使用的字典所定義的術語)應以與其在相關領域及本揭露之上下文中的意義一致的意義來詮釋。此類一般使用的術語非以理想化或過度正規化的觀念詮釋，除非本揭露中另有特別如此定義。

本說明書中使用的「閘極結構」意指半導體裝置的構件，所述半導體裝置例如是記憶體裝置。記憶體裝置的非限制性實例包括快閃記憶體裝置。可抹除可程式化唯讀記憶體(EPROM)裝置及電可抹除可程式化唯讀記憶體(EEPROM)裝置是快閃記憶體裝置的非限制性實例。本發明的閘極結構可為能在記憶體裝置中進行操作的閘極結構組件(assembly)或是上述閘極結構之一或多個構件的次組件(sub-assembly)。

閘極結構通常可包括第一導體層及第二導體層。特別地，第一導體層可包括浮置閘極或浮置閘極層，而第二導體層可包括控制閘極或控制閘極層。記憶體裝置中的多個閘極結構表述用以確認資訊，例如處理系統所需要的資訊。閘極結構的構件可包括含有浮置閘極的組件。浮置閘極被規劃成保持在臨界電壓下的電荷。閘極結構的另一構件可包括含有控制閘極的組件。

閘極耦合率(gate coupling ratio)可用以量測記憶體裝置的效能。閘極耦合率(GCR)根據以下的數1定義。

其中：

GCR=閘極耦合率

C_ONO =氧化物/氮化物/氧化物(ONO)介電層的電容

C_TOX =穿隧氧化層的電容

對於理論的理想耦合而言，閘極耦合率等於100%，此意謂穿隧氧化層的電容將會趨近零。通常，增加閘極耦合率，使得記憶體裝置的操作電壓降低且記憶體裝置的速度增加。然而，較小的半導體裝置需要較小的閘極結構，且隨著閘極結構變小，ONO介電層的電容與穿隧氧化層的電容的比值也會變小。降低ONO介電層的尺寸導致控制閘極變得更鄰近於浮置閘極，此情況可使得閘極結構中的漏電流產生。

本發明的閘極結構及上述裝置的製造方法可減少或消除閘極結構中漏電流的程度。本發明的閘極結構及上述裝置的製造方法可減少或消除於其他閘極結構中可能發生之漏電流的程度。

本發明的一實施例提供閘極結構，所述閘極結構通常包括閘極結構(具有例如穿隧氧化層的第一介電層以及例如浮置閘極層的第一導體層)的浮置閘極構件；溝槽，其包括側壁及底部；第一氧化層，其完全地覆蓋暴露於側壁之第一介電層的外表面，且部分地覆蓋暴露於側壁之第一導體層的外表面；以及第二氧化層，其填滿溝渠剩下的部分。將例如氧化物/氮化物/氧化物層的介電層橫越閘極結構之上述定義元件而配置。用於半導體裝置的閘極結構可包括本發明之實施例的浮置閘極結構、例如控制閘極的第二導體層以及其他可選層。

在本發明的一實施例中，第一氧化層包括第一氧化物，而第二氧化層包括第二氧化物，其中第一氧化物及第二氧化物不相同。當用來形成第二氧化絕緣層時，第二氧化物可具有利的溝填特性。

根據本發明的實施例，第一氧化物及第二氧化物為使得第一氧化層的蝕刻速率小於第二氧化層的蝕刻速率的氧化物。在本發明的一實施例中，第一氧化層的蝕刻速率小於第二氧化層的蝕刻速率約至少30%。在本發明的實施例中，第一氧化層的蝕刻速率約為第二氧化層的蝕刻速率的¾倍、½倍及¼倍。

在本發明的一實施例中，第一氧化層可為已用沈積製程形成的氧化層，而第二氧化層為旋塗式介電(spin-on-dielectric，SOD)氧化層。沈積製程的非限制性實例包括化學氣相沈積、物理氣相沈積、原子層沈積以及分子束磊晶。化學氣相沈積的實例包括(但並不限於)電漿增強化學氣相沈積(PECVD)、電漿輔助化學氣相沈積(PACVD)、電漿促進化學氣相沈積(plasma-promoted chemical vapor deposition，PPCVD)、低壓化學氣相沈積(LPCVD)以及常壓化學氣相沈積(APCVD)。

在任何本領域已知適於進行氧化層之化學氣相沈積的溫度下，皆可以化學氣相沈積來形成第一氧化層。在本發明的例示性實施例中，在約100℃到約750℃之範圍內的任何溫度下，可執行化學氣相沈積。在本發明的一些實施例中，在約400℃到約700℃、約450℃到約700℃、約500℃到約700℃、約550℃到約700℃以及約600℃到約700℃之溫度範圍下，執行高溫度製程化學沈積。在本發明的其他實施例中，化學氣相沈積的溫度可在約685℃到約715℃的範圍內。用於執行化學氣相沈積的溫度可取決於化學氣相沈積的類型。

用於執行化學氣相沈積的壓力可取決於化學氣相沈積製程的類型。舉例而言，用於執行化學氣相沈積的壓力可以是在約0.2torr到約760torr之範圍內的任何壓力

沈積製程之後，通常接著進行後沈積退火製程。退火是用加熱來處理裝置，以改善塗覆材料的性質(例如，強度及硬度)。退火通常在實質上無氧的環境下執行，以防止材料氧化。舉例而言，可在約500℃到約1,200℃之範圍內的任何溫度下以及在約0.2torr到約760torr之範圍內的任何壓力下進行退火。可使用任何實質上無氧的環境。退火環境的典型氣體包括氮氣、氬氣、氫氣等。在本發明的某些實施例中，退火環境可包括氧氣。

本發明的某些實施例中，可使熱退火的程度及強度(severity)增加，以至少部分地補償再氧化的程度及強度，因而進一步協助界定氧化層所要的特性。

在本發明的一實施例中，第一氧化層及第二氧化層皆為沈積層，但第一氧化層的矽比例(silicon ratio)與第二氧化層的矽比例不相同。第一氧化層的矽比例可大於第二氧化層的矽比例。在本發明的另一實施例中，第一氧化層的矽比例小於第二氧化層的矽比例。在本發明的一實施例中，第一氧化層的矽比例與第二氧化層的矽比例的比例為在約3：1到約1：2的範圍內。

根據本發明的一實施例，第一氧化層包括非晶矽氧化物，而第二氧化層為熱氧化層。

圖1A繪示根據本發明之一實施例的閘極結構的層剖面圖。根據此例示性實施例，閘極結構包括基底10，其可為矽基底(非限制性實例)；第一介電層20，例如(舉例而言)穿隧氧化層；第一導體層30，其可為浮置閘極層；以及罩幕層，其可為SiN硬罩幕層40(非限制性實例)。

圖1B繪示根據本發明之一實施例由溝渠所定義之閘極結構的剖面圖。氮化矽(SiN)硬罩幕層40用作形成溝渠之蝕刻製程的罩幕，所述蝕刻製程定義溝渠50。根據本發明的一實施例，藉由側壁及底部定義出溝渠，其中側壁可圍繞第一介電層及第一導體層。根據另一例示性實施例，側壁可圍繞基底之暴露部分、第一介電層及第一導體層。

在使第一氧化層橫越閘極結構之浮置閘極構件的表面共形地沈積之前，可移除SiN硬罩幕層40。圖1C繪示由溝渠50及第二介電層所定義之閘極結構的剖面圖，其中在移除SiN硬罩幕層後，上述第二介電層實質上沿著閘極結構之浮置閘極構件的表面沈積。在此實施例中，第二介電層為第一氧化層60。

圖1D繪示由溝渠50、第二介電層及第三介電層所定義之閘極結構的剖面圖，其中第三介電層配置在溝渠50中。在此實施例中，第三介電層為第二氧化層70。第二氧化層70可實質上填滿溝渠50剩下的開口部分。如本說明書中進一步揭露，可藉由沈積將第二氧化層70形成在溝渠50剩下的開口部分中，而不是藉由SOD及/或熱技術來形成。

圖1E繪示由溝渠50、第一氧化層60及配置在溝渠50中的第二氧化層70所定義之閘極結構的剖面圖，其中第一氧化層60及第二氧化層70已受蝕刻製程蝕刻。在本發明的一實施例中，第一氧化層60的蝕刻速率小於第二氧化層70的蝕刻速率。根據所繪示的實施例，在蝕刻之後，第一氧化層60僅部分地圍繞暴露於溝渠50之浮置閘極第一導體層30的外層，而仍完全地圍繞第一介電層20及基底10。在本發明的一實施例中，在蝕刻之後，至少約50%之暴露於溝渠50之側壁的第一導體層30的外層保持未被共形第一氧化層60所覆蓋。在本發明的一實施例中，在蝕刻之後，至少約70%之暴露於溝渠50之側壁的第一導體層30的外層保持未被共形第一氧化層60所覆蓋。

進一步根據本發明的上述實施例，在蝕刻之後，第二氧化層70會使得第一氧化層60僅有上部分的外表面保持未被第二氧化層70所覆蓋。在本發明的一些實施例中，在蝕刻之後，至多約50%之從基底(或第一介電層20之底部)開始量測之第一氧化層60的上部高度保持未被第二氧化層70所覆蓋。在本發明的一實施例中，在蝕刻之後，從基底(或第一介電層20之底部)開始量測之第一氧化層60的上部高度之任何從約50%到約100%的地方保持未被第二氧化層70所覆蓋。

圖1F繪示形成有第四介電層之閘極結構的剖面圖。在一實施例中，第四介電層包括氧化物/氮化物/氧化物(ONO)層80(即，與具有包括下層氧化物薄膜、氮化物薄膜及上層氧化物薄膜之多層的疊層結構類似的介電層)。根據圖1F所繪示的例示性實施例，第四介電層將實質上沈積在第一導體層、第一氧化層及第二氧化層的開放表面上。

可將額外的膜層形成於圖1F所表示的結構上。在本發明的一實施例中，可將第二導體層85形成在第四介電層上，如圖1G之例示性實施例中所示。在本發明的一實施例中，第二導體層85可作為例如控制閘極。在此實施例中，溝渠50具有寬度，而第一氧化層60具有厚度。上述厚度與上述寬度的比例為約5%到約15%。由於第一氧化層60的厚度足夠使得第二導體層85與第一導電層30隔開，故實質上避免了漏電流。

圖2繪示根據本發明之一實施例的溝渠及兩個閘極結構的剖面圖。圖2所表示的實施例為具有階梯狀輪廓之淺溝渠隔離的典型例子。圖2的例示性實施例顯示兩個堆疊結構1及1’，其各自分別具有基底10及10’、第一介電層20及20’以及第一導體層30及30’。在此實施例中，堆疊結構為閘極結構。根據本發明的某些實施例，第一介電層20及20’可為穿隧氧化層，而第一導體層30及30’可為浮置閘極層。閘極被具有第一氧化層60及第二氧化層70的溝渠50所圍繞。距離D₁ 以直線90標示，且距離D₁ 表示在兩個堆疊結構1及1’之間的溝渠50的間距或寬度。

第一氧化層60及第二氧化層70填充在溝渠50中。第一氧化層60定義出主要地沿著側壁52並繼續沿著溝渠50的底部54而配置的間隙壁。間隙壁由側壁52突出直到沿著側壁52形成實質上固定的厚度，而端點處的厚度較薄。距離D₂ 以直線95標示，且在間隙壁或是第一氧化層60之實質上固定的厚度往溝渠50之側壁52下方連續時，距離D₂ 表示為間隙壁或是第一氧化層60之實質上固定的厚度。當間隙壁到達溝渠50的底部54時，第一氧化層60的厚度可能會開始增加。間隙壁可通常定義出在溝渠中心附近的空洞(void)。第二氧化層70可實質上填滿由間隙壁所定義出的空洞。在本發明的某些實施例中，第二氧化層70可僅部分地填滿空洞，以定義如圖2之例示性實施例中所示的「階梯狀」輪廓。在本發明的某些實施例中，第二氧化層70可僅填滿空洞至大約第一氧化層60形成實質上固定厚度的地方。關於階梯狀輪廓，其底部由第二氧化層70的頂部開始算起，延伸到第一氧化層60沿著第一導體層30及30’逐漸變薄的部分，然後延伸到溝渠50中實質上未被第一氧化層60所覆蓋之第一導體層30及30’的側壁部分。

在本發明的一實施例中，距離D₂ 的數值為距離D₁ 的數值的約5%到約15%。根據本發明的某些實施例，D₂ 的數值為D₁ 的數值的約7%到約12%。不受理論的限制，在距離D₂ /距離D₁ 的比率為約7%到約12%時，實質上抑制了在第一導體層(例如，浮置閘極)與隨後所形成的第二導體層(例如，控制閘極)之間的任何漏電流，如本說明書進一步所揭露。

更一般的來說，類似於圖2的例示性實施例，半導體裝置可包括由兩個堆疊結構1及1’所定義的溝渠50，及位在溝渠50中的介電結構。在本發明的某些實施例中，介電結構可具有鄰近於堆疊結構1及1’之側壁的階梯狀輪廓，如圖2中進一步所示。在本發明之例示性實施例中，介電結構可具有邊緣區域及中心區域。進一步根據此例示性實施例，邊緣區域的高度大於中心區域的高度，這進一步定義出沿著堆疊結構1及1’之側壁的階梯狀輪廓。

根據本發明之一實施例，邊緣區域可沿著兩個堆疊結構1及1’的側壁及寬度(距離D₁ ，以直線90標示)為兩個堆疊結構1及1’之間之距離的溝渠50形成實質上固定的厚度(距離D₂ 、以直線95標示)。在本發明之一實施例中，邊緣區域之實質上固定的厚度(以直線95標示)與溝渠50之寬度(以直線90標示)的比例為在約5%到約15%的範圍內。

圖3為根據本發明之一實施例所繪示之製造閘極結構的製程流程圖。製造閘極結構的製程100包括提供第一導體構件或浮置閘極構件的步驟110。如本說明書中所描述，第一導體構件可包括基底，且具有介電層或穿隧氧化層，以及接著在介電層或穿隧氧化層上配置的第一導體層或浮置閘極層。第一導體構件可更包括保護層。罩幕可定義圍繞浮置閘極構件的溝渠，其由蝕刻所形成。

製造閘極結構的製程100更包括進行蝕刻以形成具有側壁及底部的溝渠(側壁圍繞第一導體構件或浮置閘極構件)的步驟120，以及沈積橫越第一導體構件或浮置閘極結構之表面的共形第一氧化層的步驟130。視情況，在沈積橫越閘極結構之表面的共形第一氧化層的步驟130之前，可移除用於形成溝渠(定義側壁)的罩幕。

製造閘極結構的製程100更包括在溝渠中形成第二氧化層的步驟140。第二氧化層可形成以實質上填滿溝渠之剩下的開口部分。此步驟之後，接著進行蝕刻共形第一氧化層及第二氧化層的步驟。共形第一氧化層的蝕刻速率可小於第二氧化層的蝕刻速率，使得在蝕刻之後，共形第一氧化層之部分的外表面保持未被第二氧化層所覆蓋。

製造閘極結構的製程100包括進行蝕刻以移除部分共形第一氧化層及部分第二氧化層的步驟160。共形第一氧化層及第二氧化層可使得在蝕刻之後共形第一氧化層僅有上部分的外表面保持未被第二氧化層所覆蓋。

在蝕刻之後，製造閘極結構的製程100包括在第一導體構件或浮置閘極構件上沈積第二介電層的步驟170。第二介電層可以是氧化物/氮化物/氧化物介電層。

在這些步驟之後，可使用任何本領域已知的額外步驟來完成閘極層的製造。當然，此類步驟將包括形成第二導體層或控制閘極層，且取決於閘極結構的設計及所要的特性，可包括其他額外的步驟。

本發明的一個觀點提供了根據本發明之方法所製造的閘極結構。

根據前述說明及附圖的教示，本說明書中所述之本發明的各種修改及其他實施例對本發明所屬領域具有通常知識者是顯而易見的。因此，應理解本發明不以所揭露之具體實施例為限，且應理解修改及其他實施例意欲包括在申請專利範圍之範疇內。此外，雖然前述說明及附圖以元件及/或作用之某些例示性組合的上下文來描述例示性實施例，應理解元件及/或作用的不同組合可在沒有背離申請專利範圍的範疇下，藉由替代性實施例來提供。在這方面，舉例而言，也可考慮與前述者不同的元件及/或作用的組合，如申請專利範圍的一些請求項中所述。雖然本說明書中利用明確的術語，但這些術語僅用於廣泛性及描述性的理解，並非用以限制本發明。

1、1’‧‧‧堆疊結構

10、10’‧‧‧基底

20、20’‧‧‧第一介電層

30、30’‧‧‧第一導體層

40‧‧‧SiN硬罩幕層

50‧‧‧溝渠

52‧‧‧側壁

54‧‧‧底部

60‧‧‧第一氧化層

70‧‧‧第二氧化層

80‧‧‧氧化物/氮化物/氧化物層

85‧‧‧第二導體層

90、95‧‧‧直線

100‧‧‧製程

110~170‧‧‧步驟

D₁ 、D₂ ‧‧‧距離

圖1A描繪根據本發明之一實施例之閘極結構的層剖面圖。

圖1B描繪根據本發明之一實施例由溝渠所構成之閘極結構的剖面圖。

圖1C描繪根據本發明之一實施例由溝渠及共形第一氧化層所定義之閘極結構的剖面圖。

圖1D描繪根據本發明之一實施例由溝渠、共形第一氧化層及配置在溝渠中的第二氧化層所定義之閘極結構的剖面圖。

圖1E描繪根據本發明之一實施例由溝渠、第一氧化層及配置在溝渠中之經蝕刻的第二氧化層所定義之閘極結構的剖面圖。

圖1F描繪根據本發明之一實施例由溝渠、第一氧化層及配置在溝渠中之經蝕刻的第二氧化層所定義之進一步將氧化物/氮化物/氧化物層形成於其上的閘極結構的剖面圖。

圖1G描繪根據本發明之一實施例由溝渠、第一氧化層及配置在溝渠中之經蝕刻的第二氧化層、氧化物/氮化物/氧化物層及形成於其上的第二導體層所定義的閘極結構的剖面圖。

圖2描繪根據本發明之一實施例溝渠及兩個閘極結構的剖面圖。

圖3為根據本發明之一實施例所繪示之製造閘極結構的製程流程圖。

10‧‧‧基底

20‧‧‧第一介電層

30‧‧‧第一導體層

50‧‧‧溝渠

60‧‧‧第一氧化層

70‧‧‧第二氧化層

80‧‧‧氧化物/氮化物/氧化物層

85‧‧‧第二導體層

Claims

一種半導體裝置的閘極結構，包括：基底；第一介電層，配置在所述基底上；第一導體層，配置在所述第一介電層上；溝渠，位在所述第一介電層及所述第一導體層旁，其中所述溝渠具有寬度與第一側壁；第二介電層，沿所述第一側壁而配置，其中所述第二介電層具有厚度；第三介電層，填滿所述溝渠之剩下的開口部分；第四介電層，配置在所述第一導體層、所述第二介電層及所述第三介電層上；以及第二導體層，配置在所述第四介電層上，其中所述厚度與所述寬度的比例為約5%到約15%。
如申請專利範圍第1項所述之半導體裝置的閘極結構，其中所述第二介電層的蝕刻速率小於所述第三介電層的蝕刻速率。
如申請專利範圍第1項所述之半導體裝置的閘極結構，其中所述第二介電層為沈積氧化層，而所述第三介電層為旋塗式介電氧化層。
如申請專利範圍第1項所述之半導體裝置的閘極結構，其中所述第二介電層的矽比例與所述第三介電層的矽比例不相同。
如申請專利範圍第1項所述之半導體裝置的閘極結構，其中所述第二介電層包括非晶矽氧化物，而所述第三介電層為熱氧化層。
如申請專利範圍第1項所述之半導體裝置的閘極結構，其中所述第二介電層僅部分地圍繞所述第一導體層的第二側壁。
如申請專利範圍第6項所述之半導體裝置的閘極結構，其中所述第二介電層的上部分保持未被所述第三介電層所覆蓋。
如申請專利範圍第1項所述之半導體裝置的閘極結構，其中所述第四介電層為氧化物/氮化物/氧化物堆疊層。
一種閘極結構的製造方法，包括：提供基底；在所述基底上形成第一介電層；在所述第一介電層上配置第一導體層；形成在所述第一介電層及所述第一導體層旁的溝渠，其中所述溝渠具有寬度；沿著所述溝渠的側壁形成第二介電層，其中所述第二介電層具有厚度；在所述第二介電層上形成第三介電層；在所述第一導體層、所述第二介電層及所述第三介電層上配置第四介電層；以及在所述第四介電層上形成第二導體層，其中所述厚度與所述寬度的比例為約5%到約15%。
如申請專利範圍第9項所述之閘極結構的製造方法，更包括蝕刻所述第二介電層及所述第三介電層。
如申請專利範圍第9項所述之閘極結構的製造方法，其中所述第二介電層的蝕刻速率小於所述第三介層的蝕刻速率。
如申請專利範圍第9項所述之閘極結構的製造方法，其中所述第二介電層覆蓋所述溝渠的底部且覆蓋所述溝渠之所述側壁的下部分。
如申請專利範圍第12項所述之閘極結構的製造方法，其中所述第三介電層配置在所述第二介電層上，且使所述第二介電層的上部分未暴露出。
如申請專利範圍第9項所述之閘極結構的製造方法，其中所述第二介電層為第一氧化層，而所述第三介電層為第二氧化層。
如申請專利範圍第14項所述之閘極結構的製造方法，其中所述第一氧化層使用沈積製程來形成，而所述第二氧化層為旋塗式介電氧化層。
如申請專利範圍第14項所述之閘極結構的製造方法，其中所述第一氧化層的矽比例與所述第二氧化層的矽比例不相同。
如申請專利範圍第9項所述之閘極結構的製造方法，其中所述第四介電層為氧化物/氮化物/氧化物堆疊層。
一種半導體裝置，包括：溝渠，由兩個堆疊結構定義，其中所述兩個堆疊結構各自分別具有第一導體層，其中所述溝渠具有第一寬度；介電結構，填充在所述溝渠中，其中所述介電結構具有突出部分，所述突出部分沿著所述溝渠具有第二寬度；介電層，位在所述堆疊結構及所述介電結構之上；以及第二導體層，位在所述介電層上，其中所述第二寬度與所述第一寬度的比例為約5%到約15%。
如申請專利範圍第18項所述之半導體裝置，其中所述介電層為氧化物/氮化物/氧化物堆疊層。
如申請專利範圍第18項所述之半導體裝置，其中所述介電結構的所述突出部分為沈積氧化層。
如申請專利範圍第18項所述之半導體裝置，其中所述介電結構具有在所述溝渠之中心的凹陷部分。
如申請專利範圍第21項所述之半導體裝置，其中所述介電結構的所述凹陷部分為旋塗式介電氧化層。