CN106257621B - 栅极导电体及其制造方法 - Google Patents
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Abstract
本发明提供了一种栅极导电体的制造方法，此方法包括在真空环境中沉积导电材料于半导体基板上，以形成包括钨的导电材料层于半导体基板上。此方法亦包括在真空环境中沉积包括钛的阻障材料层于导电材料层上。本发明亦提供了一种栅极导电体。本发明提供的栅极导电体及其制造方法，可在不增加工艺复杂度及生产成本的前提下，有效地改善或避免因发丝状(柱状)的钨突出部所导致的缺陷，进而有助于存储器装置的微小化及提升产品良率。
Description
技术领域
本发明有关于一种半导体存储装置，且特别有关于一种栅极导电体及其制造方法。
背景技术
随着电子产品日渐小型化的趋势，对于存储器装置亦有逐渐小型化的需求。然而，对存储器装置而言，栅极导电体(例如，字线或位线)的高阻抗值以及低图案化良率成为存储器装置体积微小化所面临的问题。因此，随着存储器小型化发展的趋势，对于具有更小临界尺寸的存储器装置以及更高产品良率的制造方法仍有所需求。
发明内容
本发明的一实施例揭示一种栅极导电体的制造方法，包括：提供半导体基板；形成导电材料层于半导体基板上，其中形成导电材料层包括在真空环境中沉积导电材料于半导体基板上，其中导电材料包括钨；以及形成阻障材料层于导电材料层上，其中形成阻障材料层包括在真空环境中沉积阻障材料于导电材料层上，其中阻障材料包括钛。
本发明的另一实施例揭示一种栅极导电体，包括：半导体基板；导电材料层，位于半导体基板上，其中导电材料层包括钨；以及阻障材料层，位于导电材料层上，其中阻障材料层包括钛。
本发明的又一实施例揭示一种栅极导电体，包括：半导体基板；第一金属硅化物层，位于半导体基板上；第一金属层，位于第一金属硅化物层上，其中第一金属硅化物层及第一金属层包括第一金属；导电材料层，位于半导体基板上，其中导电材料层包括钨；阻障材料层，位于导电材料层上，其中阻障材料层包括第一金属；以及硬掩膜层，位于阻障材料层上，其中硬掩膜层包括氧化物、氮化物、氮氧化物或其组合。
本发明的有益效果是：本发明提供的栅极导电体及其制造方法，可在不增加工艺复杂度及生产成本的前提下，有效地改善或避免因发丝状(柱状)的钨突出部所导致的缺陷，进而有助于存储器装置的微小化及提升产品良率。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，作详细说明如下：
附图说明
图1A至图1D为本发明一些实施例的栅极导电体的工艺剖面示意图。
附图标号说明
100～栅极导电体
102～半导体基板
103～第一金属硅化物层
104～第一金属层
106～第一金属氮化物层
108～晶粒尺寸增进层
110～导电材料层
112～阻障材料层
114～硬掩膜层
具体实施方式
为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
请参照图1A，首先提供一半导体基板102，可包括：含硅的基板结构、含有硅及金属层的栅极结构、含有多晶硅及磊晶硅的插塞接触平台结构(plug contact landingstructure)、其他合适的含硅结构或上述结构的组合。在一些实施例中，半导体基板102为绝缘层上覆硅(silicon on insulator,SOI)基板结构。本实施例中，半导体基板102为上形成有一多晶硅层(图未示)，例如是包括多晶硅的栅极结构。
接着，依序沉积第一金属及第一金属氮化物于半导体基板102上，以形成第一金属层104直接接触半导体基板102上的多晶硅层，且形成第一金属氮化物层106直接接触第一金属层104。在一些实施例中，第一金属可包括钛，且第一金属氮化物可包括氮化钛。用以形成第一金属层104及第一金属氮化物层106的沉积工艺可包括，例如，溅镀法(sputtering)、化学气相沉积法(CVD)、原子层沉积法(ALD)。
应注意的是，第一金属层104及第一金属氮化物层106可作为扩散阻挡层，用以阻挡后续形成的导电材料层中的导电材料扩散进入半导体基板102，进而避免导电材料对半导体基板102的导电特性造成不欲发生的影响(例如，降低电阻值)。再者，第一金属层104及第一金属氮化物层106亦可作为粘着促进层，用以增加导电材料层与半导体基板102之间的粘着性，进而避免导电材料层剥落或脱层。
在形成第一金属层104及第一金属氮化物层106之后，形成晶粒尺寸增进层(grainsize enhancing layer)108于第一金属氮化物层106上。晶粒尺寸增进层可包括金属硅化物或金属氮硅化物。对后续形成的导电材料层而言，晶粒尺寸增进层108可增加导电材料层的晶粒尺寸(grain size)，以降低导电材料层的电阻值。因此，晶粒尺寸增进层108有助于改善栅极导电体的导电特性以及存储器装置的体积微小化。可依据所使用的导电材料而选择晶粒尺寸增进层108的材料。在一些实施例中，晶粒尺寸增进层108可包括硅化钨(WSix)、硅化钽(TaSix)、硅化钛(TiSix)、硅化钼(MoSix)、硅化铪(HfSix)、硅化锆(ZrSix)、硅化钴(CoSix)、硅化铬(CrSix)、硅化镍(NiSix)、硅氮化钨(WSixNy)、硅氮化钽(TaSixNy)、硅氮化钛(TiSixNy)、硅氮化钼(MoSixNy)、硅氮化铪(HfSixNy)或硅氮化锆(ZrSixNy)。在一些实施例中，由于形成于晶粒尺寸增进层108之上，可使导电材料层110(参见图1B)的晶粒尺寸达到70～400nm。本实施例中，导电材料可包括钨(W)，晶粒尺寸增进层108可包括硅化钨(WSix)，导电材料的晶粒尺寸为100～300nm。晶粒尺寸增进层108的沉积工艺例如可包括溅镀法、化学气相沉积、原子层沉积法。
请参照图1B，形成导电材料层110于晶粒尺寸增进层108上。为避免导电材料氧化，导电材料层110的沉积工艺是在低压环境或真空环境下进行。在一些实施例中，沉积工艺可包括超高真空化学气相沉积法(UHV-CVD)、超高真空物理气相沉积法(UHV-PVD)、低压化学气相沉积法(LP-CVD)、低压物理气相沉积法(LP-PVD)、其他合适工艺或上述的组合。
本实施例中，导电材料包括钨。应注意的是，钨在高温及氧气的存在下，会异常氧化而形成钨的氧化物，并且在钨层的上表面上形成发丝状(柱状)的突出部。栅极导电体通常需经过图案化步骤以形成多条平行的字线或位线。而在此图案化步骤中，上述发丝状(柱状)的突出部将导致断线、顶部桥接及/或底部桥接等缺陷，分述如下：
(A)断线(disconnection defect)：由于导电材料层(即，钨层)的表面有发丝状的钨突出部，因此后续形成于导电材料层上的硬掩膜层也会在对应突出部的位置产生突起。在图案化步骤之前，硬掩膜层上会沉积抗反射层及光阻层，对应于硬掩膜层突起处的抗反射层及光阻层会较薄。在对反射层及光阻层进行刻蚀时，由于在硬掩膜层突起处的反射层及光阻层较薄，因此在突起处的位置会发生侧向刻蚀，水平地向两侧刻蚀反射层及光阻层。换言之，侧向刻蚀会导致位于突起处两侧的光阻图案变得较细。以此一经过图案化的反射层及光阻层作为掩膜，刻蚀位于其下方的导电材料层时，将导致图案化导电材料层(亦即，后续形成的字线或位线)过细甚至断线。
(B)顶部桥接(top bridge defect)：如上所述，形成于硬掩膜层上的抗反射层及光阻层，也可能会因为硬掩膜层的突起而导致表面不平整。在后续进行黄光光刻工艺时，照射到此突起位置的光线会失焦(defocus)，因而导致原本应该平行排列的两条相邻的线状图案彼此连接。若以此图案化光阻层作为刻蚀掩膜，刻蚀位于其下方的硬掩膜层及导电材料层时，导电材料层也会产生两条相邻的线状图案彼此连接。
(C)底部桥接(bottom bridge defect)：对应于突起处的硬掩膜层及导电材料层的总厚度较厚。若以此硬掩膜层作为刻蚀掩膜，刻蚀位于其下方的导电材料层时，当其他部分的硬掩膜层因刻蚀而完全消耗时，突起处的位置仍有硬掩膜层残留。如此可能会造成导电材料层产生两条相邻的线状图案彼此连接。
由于上述发丝状(柱状)的钨突出部大部分是形成于钨层的晶粒交界(grainboundary)处，因此可推论氧气是从晶粒交界处进入钨层而导致钨的异常氧化。
应注意的是，如上文所述，为了降低导电材料层(即，钨层)的电阻值，虽然可通过晶粒尺寸增进层108增加导电材料层的晶粒尺寸。然而，随着导电材料层的晶粒尺寸增加，导电材料层的晶粒交界尺寸也随之增加。因此，氧气能够更容易且更大量地进入导电材料层的晶粒交界处，进而使上述发丝状(柱状)的钨突出部所导致缺陷更加严重。
为解决上述问题，在本发明所提供的栅极导电体的制造方法中，在低压环境或真空环境下形成导电材料层之后，在真空度相同的低压环境或真空环境下原位(in-situ)沉积一层阻障材料层于导电材料层上。如此一来，可避免因发丝状(柱状)的钨突出部所导致的缺陷。详细说明如下。
仍请参照图1B，在形成导电材料层110之后，在低压环境或真空环境中沉积阻障材料，以形成阻障材料层112于导电材料层110上。本实施例中，阻障材料层112覆盖导电材料层110的整个表面，藉此阻隔外界环境中的氧气。通过形成阻障材料层112，可避免氧气进入导电材料层的晶粒交界处，进而可避免形成发丝状(柱状)的钨突出部。阻障材料层112可包括钛(Ti)或其他合适的金属材料。
应注意的是，由于金属化合物(例如，氮化钨或氮化钛)一般会具有特定的结晶型态，因此在其所沉积的膜层中会产生许多晶粒交界处。由于氧气可轻易地渗透或穿过其晶粒交界处，因此金属化合物所形成的膜层对氧气的阻隔性较差，而无法抑制导电材料层中钨的异常氧化。相较之下，金属(例如，钛)一般为非晶质(amorphous)材料，没有特定晶格方向且不具有晶粒交界。因此，金属材料所形成的膜层对氧气的阻隔性较佳，而可有效抑制导电材料层中钨的异常氧化。此外，在选择阻障材料层112所使用的材料时，也需考虑其对导电材料层的粘着性，以避免阻障材料层的剥落。
再者，为了避免导电材料层110氧化，必须在沉积导电材料层110之后，不破真空地原位沉积阻障材料层112。否则，导电材料层110在没有受到阻障材料层112的保护之下接触到氧气，将导致上述钨的异常氧化。
本实施例中，第一金属层104、第一金属氮化物层106、晶粒尺寸增进层108、导电材料层110及阻障材料层112的原位沉积工艺是在同一机台的不同腔室中分别进行。换言之，本发明是利用同一机台提供具有相同真空度的低压环境或真空环境，并且在不同腔室中分别进行不同材料的沉积步骤。应注意的是，在不会对沉积工艺造成负面影响的前提下，可视需要选择合适的低压环境或真空环境的真空度。
本实施例是在同一机台的不同腔室中分别进行不同材料的沉积步骤，然而，本实施例所列举的沉积工艺仅用以举例说明，并非用以限定本发明。本技术领域中具有通常知识者应可理解，可视需要选择合适的沉积工艺，以使形成导电材料层110与阻障材料层112的沉积步骤皆在低压环境或真空环境中进行。举例而言，也可通过选择不同的靶材，在同一机台的同一腔室中使用溅镀法分别形成导电材料层110与阻障材料层112。因此，任何沉积设备及/或沉积工艺的组合，只要能够使导电材料层110与阻障材料层112两者在低压环境或真空环境中形成，皆属于本发明的保护范围。
若阻障材料层112的厚度太小，无法有效地阻隔氧气，因此无法避免钨的异常氧化。再者，钛的电阻值大于钨的电阻值。若阻障材料层112的厚度太大，会提高后续形成的栅极导电体100的片电阻。且过厚的阻障材料层112将导致生产成本的提高。在一些实施例中，阻障材料层112的厚度可为3-40nm。在其他实施例中，阻障材料层112的厚度可为5-20nm。
本实施例中，第一金属层104与阻障材料层112包括相同的材料(即，钛)。因此，可在形成导电材料层110之后，将半导体基板移送回到形成第一金属层104的腔室中，使用与形成第一金属层104相同的材料及相同的沉积方法形成阻障材料层112。换言之，阻障材料层112的形成可轻易整合到栅极导电体100原有的工艺中，不需修改或额外增加生产设备。由此可知，本发明所提供的栅极导电体的制造方法，可在不增加工艺复杂度及生产成本的前提下，有效地避免因发丝状(柱状)的钨突出部所导致的缺陷。
请参照图1C，实施退火步骤，使第一金属层104的第一金属与半导体基板102表面上的硅进行反应，以在第一金属层104与半导体基板102之间形成第一金属硅化物层103。退火步骤可提供热能，让第一金属与硅进行反应，形成第一金属硅化物层103。由于第一金属和硅分别为导体和半导体，若两者直接接触，则两者之间将产生欧姆阻抗特性差的接面。相较之下，在第一金属和硅之间形成第一金属硅化物层，则可有效改善在第一金属和硅的接面的欧姆阻抗特性。应注意的是，退火步骤所提供的热能，不仅能够让第一金属与硅进行反应，也能够促进钨的氧化反应。为了避免上述钨的异常氧化，在先前技术中，退火步骤通常必须在氧气浓度极低(甚至必须要求无氧气存在)的环境下进行。由此可知，先前技术的退火步骤对氧气的容忍浓度极低，亦即，退火步骤的操作容许度极窄，导致工艺的困难度及成本上升。在本发明中，沉积阻障材料层112之后，半导体基板102即可离开真空环境，并移到炉管中进行退火步骤。如上所述，由于阻障材料层112可隔绝氧气，避免氧气与导电材料层的钨进行反应。因此，本发明的退火步骤对氧气的容忍浓度比先前技术更高(亦即，操作容许度较宽)，进而降低工艺的困难度及生产成本。在一些实施例中，退火步骤对氧气的容忍浓度为0-400ppm。在其他实施例中，退火步骤对氧气的容忍浓度为0-200ppm。
仍请参照图1C，在退火步骤之后，形成硬掩膜层114于阻障材料层112上。在后续的栅极导电体图案化工艺中，硬掩膜层114可作为刻蚀掩膜。本实施例中，是在形成硬掩膜层114之前先进行退火步骤。在其他实施例中，也可在形成硬掩膜层114之后才进行退火步骤。硬掩膜层114可包括介电材料，合适的材料可包括氧化物、氮化物、氮氧化物或上述的组合。在一些实施例中，硬掩膜层114为氮化硅。相较于氮化物，氧化物相对于多晶硅具有较高的刻蚀选择比。因此，若使用氮化物作为刻蚀多晶硅的掩膜，硬掩膜层114需要较大的厚度。相较之下，使用氧化物作为刻蚀掩膜进行相同的刻蚀时，仅需要形成较薄的硬掩膜层114即已足够。这样的实施例中，可使用氧化硅。一些实施例中，形成硬掩膜层114的沉积工艺可包括常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、高密度电浆化学气相沉积(HDP-CVD)、远距电浆增强化学气相沉积(RPECVD)、流动式化学气相沉积(flow-able CVD)、其他合适的工艺或上述的组合。当使用氧化物或氮氧化物作为硬掩膜层114时，形成这些介电材料的前驱物组成分(例如，TEOS、N2O或O2)中会含有氧原子。在一些实施例中，为了提升硬掩膜层114的成膜速率或改善硬掩膜层114的成膜致密度，在形成硬掩膜层114的化学气相沉积工艺中会通入氧气。在上述这类的实施例中，若没有阻障材料层112阻隔氧气，则会形成大量的发丝状(柱状)的钨突出部。因此，阻障材料层112亦可改善硬掩膜层沉积步骤对氧气的容忍浓度。
如上所述，由于有阻障材料层112阻隔氧气，可避免导电材料层上形成发丝状(柱状)的钨突出部。因此，在硬掩膜层114中实质上并未含有任何导电材料或导电材料的氧化物。如此一来，可避免上述因钨突出部所导致的缺陷。
请参照图1D，在形成硬掩膜层114之后，可实施图案化步骤，以完成栅极导电体100。本实施例中，栅极导电体100由下而上依序可包括半导体基板102、第一金属硅化物层103、第一金属层104、第一金属氮化物层106、晶粒尺寸增进层108、导电材料层110、阻障材料层112以及硬掩膜层114。在其他实施例中，在不影响栅极导电体的功能的前提下，可视需要任意增加额外的膜层或减少部分的膜层。
本技术领域中具有通常知识者应可理解，在存储器装置中，栅极导电体100可作为字线或位线使用，用以传导栅极与外部组件之间的输入及/或输出信号。
相较于已知技术，本发明所提供的栅极导电体的制造方法至少具有下述优点：(1)利用阻障材料层隔绝氧气，可避免在导电材料层上形成发丝状(柱状)的钨突出部，进而减少缺陷(例如，断线、顶部桥接或底部桥接)并且提升产品良率。(2)选用相同于第一金属的材料形成阻障材料层，可将形成阻障材料层的工艺轻易整合至原有的工艺。(3)通过形成阻障材料层，可改善退火步骤及硬掩膜层沉积步骤的操作容许度，进而降低工艺的困难度及生产成本。综上，本发明所提供的栅极导电体及其制造方法，可在不增加工艺复杂度及生产成本的前提下，有效地改善或避免因发丝状(柱状)的钨突出部所导致的缺陷，进而有助于存储器装置的微小化及提升产品良率。
Claims (10)
1.一种栅极导电体的制造方法，其特征在于，包括以下步骤：
提供一半导体基板；
形成一第一金属层于所述半导体基板上，所述第一金属层包括一第一金属；
形成一第一金属氮化物层于所述第一金属层上；
形成一导电材料层于所述第一金属氮化物层上，其中形成所述导电材料层包括在一真空环境中沉积一导电材料于所述半导体基板上，其中所述导电材料包括钨；以及
形成一阻障材料层于所述导电材料层上，其中形成所述阻障材料层包括在所述真空环境中沉积一阻障材料于所述导电材料层上，其中所述阻障材料包括钛。
2.如权利要求1所述的栅极导电体的制造方法，其特征在于，所述阻障材料层的厚度为5-20nm。
3.如权利要求1所述的栅极导电体的制造方法，其特征在于，更包括以下步骤：形成一硬掩膜层于所述阻障材料层上，其中所述硬掩膜层包括氧化物、氮化物、氮氧化物或其组合。
4.如权利要求1所述的栅极导电体的制造方法，其特征在于，更包括以下步骤：
形成所述第一金属层直接接触所述半导体基板，且所述第一金属相同于所述阻障材料；
形成一晶粒尺寸增进层于所述第一金属氮化物层与所述导电材料层之间，其中所述晶粒尺寸增进层包括所述导电材料的硅化物或氮硅化物；
形成所述导电材料层于所述晶粒尺寸增进层上，其中所述晶粒尺寸增进层将位于所述导电材料层中的所述导电材料的晶粒尺寸控制在100-300nm；以及
实施一退火步骤，以在所述第一金属层与所述半导体基板之间形成一第一金属硅化物层。
5.一种栅极导电体，其特征在于，包括：
一半导体基板；
一导电材料层，位于所述半导体基板上，其中所述导电材料层包括钨；
一晶粒尺寸增进层，位于所述导电材料层与所述半导体基板之间，其中所述晶粒尺寸增进层包括所述导电材料的硅化物或氮硅化物；以及
一阻障材料层，位于所述导电材料层上，其中所述阻障材料层包括钛；
一第一金属层，位于所述半导体基板与所述晶粒尺寸增进层之间；以及
一第一金属氮化物层，位于所述第一金属层与所述晶粒尺寸增进层之间。
6.如权利要求5所述的栅极导电体，其特征在于，所述阻障材料层的厚度为5-20nm。
7.如权利要求5所述的栅极导电体，其特征在于，更包括一硬掩膜层，位于所述阻障材料层上，其中所述硬掩膜层包括氧化物、氮化物、氮氧化物或其组合。
8.如权利要求5所述的栅极导电体，其特征在于，更包括：
一第一金属硅化物层，位于所述半导体基板上；
所述第一金属层位于所述第一金属硅化物层上，所述第一金属层包括一第一金属，所述第一金属相同于所述阻障材料；以及
其中所述导电材料层的晶粒尺寸为100-300nm。
9.如权利要求8所述的栅极导电体，其特征在于，所述栅极导电体作为字线或位线使用。
10.一种栅极导电体，其特征在于，包括：
一半导体基板；
一第一金属硅化物层，位于所述半导体基板上；
一第一金属层，位于所述第一金属硅化物层上，其中所述第一金属硅化物层及所述第一金属层包括一第一金属；
一导电材料层，位于所述半导体基板上，其中所述导电材料层包括钨；
一晶粒尺寸增进层，位于所述导电材料层与所述半导体基板之间，其中所述晶粒尺寸增进层包括所述导电材料的硅化物或氮硅化物；
一阻障材料层，位于所述导电材料层上，其中所述阻障材料层包括所述第一金属；以及
一硬掩膜层，位于所述阻障材料层上，其中所述硬掩膜层包括氧化物、氮化物、氮氧化物或其组合。
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