CN106601665A - 半导体结构及其形成方法 - Google Patents

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陈昱志
胡弘龙
蔡嘉庆
杨思宏
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例公开了一种其中具有掺杂金属的蚀刻停止层的半导体器件及其制造方法。该方法包括：形成具有互连结构的半导体器件，互连结构中具有介电层和导体，以及在介电层上方形成蚀刻停止层；施加光刻胶层并且图案化光刻胶层，以暴露介电层上方的蚀刻停止层的位于导体的顶面上的部分；以及利用元件掺杂蚀刻停止层的暴露部分，以形成掺杂金属的蚀刻停止层。所形成的掺杂金属的蚀刻停止层具有凹槽结构并且用作导体上方的导电衬垫。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体结构及其形成方法。
背景技术
集成电路包括延伸穿过单片衬底的形貌的两层、三层或更多层导体。穿过导体上的介电层蚀刻通孔，该导体在接触结构中位于底层介电层中或上。通常，蚀刻停止层施加在底层介电层上方以保证蚀刻工艺停止在蚀刻停止层上。该通孔填充有导电材料以形成插塞。
在从导体的顶面处开始的通孔的内部，蚀刻掉蚀刻停止层的暴露部分，以便进一步暴露导体的顶面。在去除导体上方的蚀刻停止层中，类似于导电金属的导体的暴露的顶面易于与氧反应，以形成具有更高的电阻的多孔金属氧化物层。
发明内容
本发明的实施例提供了一种半导体结构，包括：底层结构；介电层，所述介电层位于所述底层结构上；导电插塞，所述导电插塞穿过所述介电层并且所述导电插塞电连接至所述底层结构；以及蚀刻停止层，所述蚀刻停止层位于所述介电层和所述导电插塞上方，其中，所述蚀刻停止层的位于所述导电插塞上方的部分掺杂有导电元件。
本发明的实施例还提供了一种半导体器件，包括：底层结构；第一介电层，所述第一介电层位于所述底层结构上并且所述第一介电层包括填充有导电材料的贯通孔；导电衬垫，所述导电衬垫位于所述导电材料上方并且与所述导电材料直接接触；蚀刻停止层，所述蚀刻停止层围绕所述导电衬垫；以及第二介电层，所述第二介电层位于所述蚀刻停止层上。
本发明的实施例还提供了一种形成半导体结构的方法，所述方法包括：形成互连结构，所述互连结构中具有介电层和导体，并且在所述介电层上方形成蚀刻停止层；施加光刻胶层并且图案化所述光刻胶层，以暴露所述介电层上方的所述蚀刻停止层的位于所述所述导体的顶面上的部分；以及利用元件掺杂所述蚀刻停止层的暴露部分。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A和图1B分别示出了根据实施例的整个制造工艺的流程图和第一阶段工艺的详细过程。
图2至图8是根据实施例的连续制造工艺的不同阶段中结构的各个截面图。
图9示出了根据其它的实施例的半导体器件的结构的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。
例如，虽然在诸如导体和通孔(via hole)的一个或两个元件或部件的背景下描述实施例，但是实施例也可以适用于多个元件或部件。实际上，半导体器件包括多个这样的导体和通孔。为简单起见，在实施例中将多个重复的元件或部件描述为一个或两个元件或部件。
根据一些实施例，图1A示出了整个制造工艺的流程图并且图1B示出示出了图1的工艺110的详细过程。通过交替参考图1A和图1B示出的流程图的工艺以及图2至图8中的半导体器件的结构的截面图，可以容易地理解下文中描述的实施例。
图2至图7是根据实施例的连续制造工艺的不同阶段中的结构的各个截面图。在这些图中，图2至图4示出了由图1A的工艺110制造的半导体器件的结构的截面图，而图5至图7示出了根据图1A的工艺120至工艺140的尤其涉及形成掺杂金属的蚀刻停止层的半导体器件的结构的截面图。图8和图9涉及形成掺杂金属的蚀刻停止层之后，形成在掺杂金属的蚀刻停止层上的互连件的结构。
参考图2，示出在形成半导体器件的阶段(例如，图1A的工艺110)中的半导体器件的结构的截面图。制造半导体器件的具有底层(underlying)结构200、阻挡层201、第一介电层202和导体210的部分。导体210穿过第一介电层202和阻挡层201直接接触底层结构200。在一些实施例中，底层结构200通常是半导体衬底，并且具有沉积的先金属层(pre-metallayer)或形成在该衬底上的通过单独的介电层分离的先金属层的变型。例如，底层结构200可以是其上具有有源部件的硅衬底。例如，有源部件包括，一个或多个多晶硅层、场隔离氧化物、栅极氧化物、氮化硅层、以及金属化层。为了简单起见，这些结构和其它先金属层表示图2中的底层结构200。
参考图2，示出在形成半导体器件的阶段(例如，图1A的工艺110)中的半导体器件的结构的截面图。根据实施例，为了形成底层结构200(例如，图1B的工艺111)，极纯单晶硅晶圆首先暴露于高温蒸汽，以在其上形成氧化硅层。然后通过具有诸如盐和氨的反应气体的化学汽相沉积(CVD)在表面上沉积氮化硅层。应该注意，可以使用其它沉积工艺，诸如常压CVD(APCVD)、低压CVD(LPCVD)、等离子体增强的CVD(PECVD)、金属有机物CVD(MOCVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、化学溶液沉积、溅射以及它们的组合。然后，利用光刻胶层涂覆该结构、通过光刻进行图案化、以及通过干蚀刻工艺进行蚀刻，以形成浅沟槽隔离(STI)结构。在将氧化硅或介电材料沉积为浅沟槽隔离件并且去除氮化硅层之后，在表面上沉积金属栅极。金属栅极的材料的实例可以是钨(W)、钛(Ti)、钽(Ta)、铝(Al)、镍(Ni)、钌(Ru)、钯(Pd)、铂(Pt)、氮化钨(WNx)、氮化钛(TiN)、氮化钽(TaN)、氮化铝(AlN)、硅化钨(WSix)、硅化镍(Ni2Si)、硅化钛(TiSi2)、铝化钛(TiAl)、它们的合金、以及它们的组合。在实施例中，多晶硅玻璃被用做金属栅极的材料。通过具有诸如盐和氮的反应气体的化学汽相沉积(CVD)在表面上沉积多晶硅栅极层。之后，多晶硅层在光刻工艺和蚀刻工艺下形成多晶硅栅极。最终，磷和硼离子注入到晶圆中以形成源极/漏极区，其中源极/漏极区可以包括轻掺杂漏极(LDD)区。包括多个结构和金属层之前的层的底层结构200在图2中简化表示为单层。
参考图2，示出在形成半导体器件的阶段(例如，图1A的工艺110)中的半导体器件的结构的截面图。根据实施例，碳化硅的阻挡层201沉积在底层结构200上(例如，图1B的工艺112)。例如，通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)以及它们的组合的沉积工艺形成阻挡层201。在等离子体蚀刻工艺期间，阻挡层201用作蚀刻停止层或硬掩模以保护底层结构200。此外，无定形碳化硅的阻挡层201极好地防止了低电阻金属导体扩散进入介电层。因此，可以避免金属离子和介电层的离子之间的化学反应，以增加结构稳定性和半导体器件的电性能。
参考图2，示出在形成半导体器件的阶段(例如，图1A的工艺110)中的半导体器件的结构的截面图。根据实施例，通过诸如化学汽相沉积(CVD)的沉积工艺将第一介电层202沉积在阻挡层201上(例如，图1B的工艺113)。第一介电层202是极低k层并且用作间隔件和介电滤波器(dielectric filter)，以减小其中两个导电元件之间的寄生电容。如本文所使用的，术语“极低k”指的是具有介电常数k远低于3.9(其为SiO2的k值)的材料。第一介电层的材料可以是含碳介电材料，并且还可以含有氮、氢、氧、以及它们的组合。第一介电层的材料的实例包括(但不限于)掺杂氮的碳化硅、氮化铝、氧化铝、富硅氮化物。应该注意，在图中示出的和在实施例中示出的是单个阻挡层201和单个第一介电层。然而，实际上，在底层结构中的多晶硅栅层上方可以可选的沉积多个阻挡层和介电层。
参考图2，示出在形成半导体器件的阶段(例如，图1A的工艺110)中的半导体器件的结构的截面图。通过单镶嵌金属化工艺或双镶嵌金属化工艺在沟槽结构中或穿过第一介电层202和阻挡层201的贯通孔中形成导体210(例如，图1B的工艺114)。导体210直接连接至底层结构200中的多晶硅栅极。在功能上，例如，导体210可以是导电插塞、金属氧化物半导体场效应晶体管(MOSFET)或薄膜晶体管(TFT)的栅极、双极互补金属氧化物半导体的发射器(BCMOS)器件的基极或发射极、或者多层互连结构的金属层的一部分。此外，例如，导体210的材料可以是选自由铝、铜和钨组成的组中的一种。在实施例中，导体210由铜制成。导体210用作电连接至底层结构200中的多晶硅栅极的金属线，以输入或输出信号。
参考图3，示出在形成半导体器件的阶段(例如，图1A的工艺110)中的半导体器件的结构的截面图。根据实施例，在介电层202上形成复合蚀刻停止层203(例如，图1B的工艺115)，该复合蚀刻停止层包括位于第一介电层202和导体210上方的下部刻蚀停止层(LESL)204和位于下部蚀刻停止层(LESL)204上方的上部刻蚀停止层(UESL)205。沉积下部蚀刻停止层(LESL)204，并且例如，该下部蚀刻停止层由(但不限于)氮化铝、氧化铝、富硅氮化物、以及掺杂氮的碳化硅，而通过包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、以及它们的组合的工艺由正硅酸乙酯(TEOS)氧化物形成上部蚀刻停止层(UESL)205。当使用化学汽相沉积工艺时，反应气体分别取决于上部蚀刻停止层(UESL)205和下部蚀刻停止层(LESL)204的材料和组成。在实施例中，通过化学汽相沉积(CVD)工艺，使用可以包括Si(CH3)4、Si(CH3)3H、CO2、Xe、O2以及N2的气体来沉积具有掺杂氮的碳化硅的下部刻蚀停止层(LESL)204；而通过化学汽相沉积工艺，使用包括甲基二乙氧基甲基硅烷(mDEOS)的前体来形成具有正硅酸乙酯(TEOS)的上部蚀刻停止层(UESL)205。取决于底层介电层的数目，在单镶嵌工艺或双镶嵌工艺中的蚀刻工艺期间，复合蚀刻停止层203被用于精确控制镶嵌开口的形成。此外，上部蚀刻停止层(UESL)205由不含氮的材料组成，因此，由于上部蚀刻停止层(UESL)205保护下部蚀刻停止层(LESL)204中的氮免于被释放至光刻胶层(未示出)，所以基本上消除光刻胶污染的不利影响。
参考图4，示出在形成半导体器件的阶段(例如，图1A的工艺110)中的半导体器件的结构的截面图。包括第二介电层206和复合抗反射层207的三个层形成或沉积在上部蚀刻停止层(UESL)205上。抗反射层由T3层208和不含氮的反射层209组成。根据实施例，例如，使用诸如(但不限于)氮化铝、氧化铝和富硅氮化物的相同的反应气体，通过化学汽相沉积(CVD)工艺，第二介电层206沉积在上部蚀刻停止层(UESL)205上(例如，图1B的工艺116)。可以通过与形成第一介电层202的工艺类似的工艺来形成第二介电层206。在实施例中，通过化学汽相沉积(CVD)工艺形成第一介电层。第二介电层206的材料可以与第一介电层202的材料相同或者是具有极低k常数的其它材料。与第一介电层202的功能相同，第二介电层206用于减小两个导电元件之间的寄生电容。在实施例中，第二介电层206的材料与第一介电层202的材料相同，并且第二介电层206用作间隔件，以减小其中的互连件之间的寄生电容。此外，在下文的实施例中，第二介电层206将被蚀刻以在其中形成通孔。
参考图4，示出在形成半导体器件的阶段(例如，图1A的工艺110)中的半导体器件的结构的截面图。在使用常规光刻技术之后的过程期间，半导体器件中的许多层反射到紫外线光。从该层反射的反射物导致部件尺寸的畸变，即，在能量敏感抗蚀剂材料中更容易形成通孔开口。因此，在图案化之前，半导体器件上涂覆的抗反射层是必要的，以有助于降低底层材料的反射、驻波、薄膜干涉、以及镜面反射。根据实施例，由T3层208和不含氮的抗反射层209组成的复合抗反射层207形成在第二介电层206上(例如，图1B的工艺117)。此外，T3层208由具有对比折射率(contrastingrefractive index)的可替换层的薄膜结构组成。选择T3层208的厚度，以在从界面反射的束中产生相消干涉并且在对应的发射束中产生相长干涉。以示例方式，并且绝非限制性的，T3层208采用薄膜材料，诸如氧化物、硫化物、氟化物、氮化物、硒化物、以及金属。之后，在T3层208的上面形成不含氮的抗反射层209，以提高光刻工艺的分辨率。不含氮的抗反射层209能够防止底层材料中的氮免于释放至光刻胶层，并且因此减少光刻胶污染。T3层208和不含氮的抗反射层209在半导体器件上形成复合抗反射层207，以改善光刻和图案化工艺。
参考图5，示出在形成掺杂金属的蚀刻停止层的阶段中的半导体器件的结构的截面图。根据实施例，首先在复合抗反射层207上涂覆光刻胶层220，接下来通过使用传统光刻技术完成图案化工艺(例如，图1A的工艺120)。在图案化工艺中，光刻胶层220选择性地暴露于紫外线辐射并且显影以在其中形成具有孔221的抗蚀剂掩模。如图5中示出的，孔221与导体210基本对准。此外，特别是，但不排它地，孔221等于或小于对准的导体210。然后使用包括碳氟化合物的等离子体气体，通过干蚀刻工艺去除孔221。在实施例中，光刻胶层中的孔221与导体210一样大。
参考图6，示出在形成掺杂金属的蚀刻停止层的阶段中的半导体器件的结构的截面图。使用诸如碳氟化合物、氧、氯、三氯化硼的活性气体(有时加入氮、氩、氦以及其它气体)，通过干蚀刻工艺形成从孔221开始穿过第二介电层206的通孔230(例如，图1A的工艺130)。如图6中示出的，其中，通孔230穿过包括复合抗反射层207、第二介电层206和上部蚀刻停止层(UESL)205的层的堆叠件，并且部分地暴露下部蚀刻停止层(LESL)204的位于导体210正上方的部分。本文将下部蚀刻停止层的部分地暴露的部分称作蚀刻停止层的暴露部分240。此外，通孔230、下部蚀刻停止层的暴露部分240、以及导体210彼此对准并且形成电流路径。在实施例中，下部蚀刻停止层的暴露部分240具有凹槽结构，其中，下部蚀刻停止层的暴露部分240的厚度小于周围围绕的下部蚀刻停止层(LESL)204，其中，下部蚀刻停止层的暴露部分240的厚度小于原始厚度的一半。此外，因为通过蚀刻工艺从光刻胶层220中的孔221形成通孔，所以通孔230等于或小于底层导体210。此外，由于各向异性蚀刻工艺，所以下部蚀刻停止层的暴露部分240的侧壁是陡峭的。关于之前图5中提及的(例如，图1A的工艺120)，在实施例中，在蚀刻工艺之后，光刻胶层中的开口使得蚀刻停止层的暴露部分240也与底层导体210一样大。
参考图7，示出在形成掺杂金属的蚀刻停止层的阶段中的半导体器件的结构的截面图。通过干蚀刻工艺形成通孔230和下部蚀刻停止层的暴露部分240之后，然后下部蚀刻停止层的暴露部分240掺杂有导电元件(例如，图1A的工艺140)。用于掺杂材料的工艺包括离子注入工艺和热扩散工艺以及它们的组合。同时，导电元件可以是从由(但不限于)银(Ag)、钛(Ti)、钒(V)、镍(Ni)、铜(Cu)和它们的组合组成的组中选择的一种。应该注意，掺杂的导电元件具有较小的离子半径，足以使导电元件掺杂至蚀刻停止层中。此外，在掺杂进入蚀刻停止层之后，掺杂的导电元件应该是电子供应器。在该实施例中，通过包括簇离子注入、等离子体掺杂、以及激光掺杂技术的离子注入工艺，穿过通孔230，利用银离子来掺杂下部蚀刻停止层的暴露部分240。在银离子的离子注入工艺之后，如在图7中结构的截面图中示出的，导体210上方的下部蚀刻停止层的暴露部分240转变成掺杂金属的蚀刻停止层241。
在银注入期间，银离子占据下部蚀刻停止层的暴露部分240的碳化硅的金刚石结构中的间隙位置。同时，银离子提供3d电子，该3d电子可以形成与Si-C共价键杂化的轨道，即，显著提高了掺杂银的碳化硅的导电率。掺杂有银离子的掺杂金属的蚀刻停止层241具有比氧化铜大10倍的导电率，并且可以用作两个导电元件之间的良好的导电衬垫。此外，还可以通过调节蚀刻工艺的参数减小掺杂金属的蚀刻停止层241的厚度。因此，还可以减小掺杂金属的蚀刻停止层的电阻，以提高导电性和总体性能。此外，掺杂金属的蚀刻停止层241与导体210一样大，使得当电流流经界面时，可以减少蚀刻停止层241和导体210之间的界面处的尖端(point)的影响。在一些实施例中，两个或更多导电元件被掺杂至蚀刻停止层的暴露部分中，同时或依次形成具有更高的导电率或更高的机械强度的掺杂金属的蚀刻停止层241。在其它实施例中，可以在形成半导体器件的制造过程的阶段(例如，图1A的工艺110)中，更具体地，在形成蚀刻停止层203的步骤(例如，图1B的工艺115)中，形成用作导电衬垫的掺杂金属的蚀刻停止层。例如，在其上沉积第二介电层206之前，利用导电离子注入蚀刻停止层203的一部分。
参考图8和图9，示出具有掺杂金属的蚀刻层以及其上的互连件的半导体器件的结构的截面图。在导体上方形成掺杂金属的蚀刻停止层之后，导体材料可以填充至通孔中以形成互连件。在参考图8的实施例中，光刻胶层的层沉积在掺杂金属的蚀刻停止层上，随后通过蚀刻工艺去除第二介电层206的一部分。根据半导体器件的电子元件的设计，第二介电层206的去除部分的区域具有合适的尺寸或形状。然后，利用导电材料填充第二介电层的去除部分以形成互连件250。在实施例中，填充工艺使用单镶嵌金属化工艺。如果两个介电层沉积在复合蚀刻停止层203上，则填充工艺使用双镶嵌金属化工艺。在参考图9的另一实施例中，没有去除第二介电层的一部分，利用导电材料直接填充通孔230以形成互连件250。两个实施例都在掺杂金属的蚀刻停止层241上方制造互连件250，并且可以通过具有低电阻的掺杂金属的蚀刻停止层241输入或输出信号。
在常规镶嵌金属化工艺中，在利用导电材料填充连接至导体的通孔之前，通过干蚀刻工艺完全去除直接连接至导体的蚀刻停止层。然而，在干蚀刻过工艺间，导体的金属层趋向于与氧反应以在其上形成具有高电阻的金属氧化物层。因此，金属氧化物层在将导体210连接至另一导电元件的电路径上形成电阻挡，也就是说，当金属氧化物的小部分形成在两个导电元件之间时，半导体器件的性能大幅度降低。
根据实施例公开的方法解决了以上描述的形成在导体上的金属氧化物的问题，在蚀刻工艺期间，部分地蚀刻下部蚀刻停止层204，并且通过离子注入工艺将导电元件掺杂至导体210上方的暴露的下部蚀刻停止层的暴露部分240中。通过截面图，应该注意，下部蚀刻停止层的暴露部分240的减小的厚度对于导电率是有益的，即对于降低正交于导体210的表面的方向上的电阻是有益的。此外，蚀刻停止层的暴露部分240与导体210一样大，可避免在导体210和蚀刻停止层的暴露部分240之间的界面处的尖端的影响。在离子注入工艺之后，与在常规工艺中形成的金属氧化物层相比，以及更不用说与原始蚀刻停止层相比，掺杂金属的蚀刻停止层241具有更高的电导率。因此，掺杂金属的蚀刻停止层241可以被用作导体上方的导电衬垫并且连接至其它导电元件，例如，诸如通过利用导电材料填充通孔形成的互连件。此外，在制造工艺中，该方法比传统工艺更加容易并且易于控制，所以可以实现具有更高成品率和更好的电性能的导体器件。
根据本发明的一些实施例，半导体器件由依次包括底层结构、介电层、导电插塞、以及蚀刻停止层的结构的堆叠件组成。穿过介电层的导电插塞电接触底层结构，以及涂覆有蚀刻停止层。蚀刻停止层的位于导体正上方的部分掺杂有导电元件。
根据本发明的一些实施例，半导体器件由包括底层结构、第一介电层、导电材料、导电衬垫、蚀刻停止层、以及第二介电层的多层组成。穿过第一介电层的导电材料直接连接至位于正下方的底层结构和位于正上方的导电衬垫。导电衬垫嵌入介于第一介电层和第二介电层之间的蚀刻停止层中。
根据本发明的一些实施例，制造具有掺杂金属的蚀刻停止层的半导体器件的方法包括：第一，形成由包括底层结构、第一介电层、导体、蚀刻停止层、第二介电层的多层组成的传统半导体器件；第二，在半导体器件上涂覆具有孔的光刻胶层，并且孔与导体对准。第三，蚀刻位于孔正下方的介电层以形成穿过第二介电层的通孔，从而暴露蚀刻停止层的连接至导体的暴露部分。最后，利用导电元件掺杂蚀刻停止层的暴露部分。因此，在导体上形成掺杂金属的蚀刻停止层。
本发明的实施例提供了一种半导体结构，包括：底层结构；介电层，所述介电层位于所述底层结构上；导电插塞，所述导电插塞穿过所述介电层并且所述导电插塞电连接至所述底层结构；以及蚀刻停止层，所述蚀刻停止层位于所述介电层和所述导电插塞上方，其中，所述蚀刻停止层的位于所述导电插塞上方的部分掺杂有导电元件。
根据本发明的一个实施例，其中，所述蚀刻停止层的所述部分等于或小于下面的导电插塞。
根据本发明的一个实施例，其中，所述蚀刻停止层的掺杂有所述导电元件的部分具有位于所述蚀刻停止层中的凹槽。
根据本发明的一个实施例，其中，所述蚀刻停止层包括从由包含掺杂Ni的碳化硅、氮化铝、氧化铝、富硅氮化物以及它们的组合组成的组中选择的材料。
根据本发明的一个实施例，其中，所述材料是掺杂Ni的碳化硅。
根据本发明的一个实施例，其中，所述导电元件是金属。
根据本发明的一个实施例，其中，所述金属选自由银、钛、钒、镍、铜以及它们的组合组成的组。
根据本发明的一个实施例，其中，所述金属是银。
根据本发明的一个实施例，其中，所述导电插塞材料选自由铜、铝、钨以及它们的组合组成的组。
本发明的实施例还提供了一种半导体器件，包括：底层结构；第一介电层，所述第一介电层位于所述底层结构上并且所述第一介电层包括填充有导电材料的贯通孔；导电衬垫，所述导电衬垫位于所述导电材料上方并且与所述导电材料直接接触；蚀刻停止层，所述蚀刻停止层围绕所述导电衬垫；以及第二介电层，所述第二介电层位于所述蚀刻停止层上。
根据本发明的一个实施例，其中，所述导电衬垫具有的厚度小于所述蚀刻停止层的厚度。
根据本发明的一个实施例，其中，所述导电衬垫和所述蚀刻停止层形成沟槽结构。
根据本发明的一个实施例，其中，所述导电衬垫等于或小于所述导电材料。
根据本发明的一个实施例，其中，所述导电衬垫包含从由金属、陶瓷、聚合物以及它们的组合组成的组中选择的材料
根据本发明的一个实施例，其中，所述材料是银。
本发明的实施例还提供了一种形成半导体结构的方法，所述方法包括：形成互连结构，所述互连结构中具有介电层和导体，并且在所述介电层上方形成蚀刻停止层；施加光刻胶层并且图案化所述光刻胶层，以暴露所述介电层上方的所述蚀刻停止层的位于所述所述导体的顶面上的部分；以及利用元件掺杂所述蚀刻停止层的暴露部分。
根据本发明的一个实施例，方法还包括：在暴露所述蚀刻停止层的所述部分之后，去除所述导体的所述顶面上的所述蚀刻停止层的厚度。
根据本发明的一个实施例，其中，通过从由离子注入工艺、热扩散工艺以及它们的组合组成的组中选择的工艺来实施掺杂所述蚀刻停止层的所述暴露部分。
根据本发明的一个实施例，其中，通过利用导电元件掺杂所述蚀刻停止层的所述暴露部分来实施掺杂所述蚀刻停止层的所述暴露部分。
根据本发明的一个实施例，其中，利用导电元件掺杂所述蚀刻停止层的所述暴露部分。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (10)

1.一种半导体结构，包括：
底层结构；
介电层，所述介电层位于所述底层结构上；
导电插塞，所述导电插塞穿过所述介电层并且所述导电插塞电连接至所述底层结构；以及
蚀刻停止层，所述蚀刻停止层位于所述介电层和所述导电插塞上方，其中，所述蚀刻停止层的位于所述导电插塞上方的部分掺杂有导电元件。
2.根据权利要求1所述的半导体结构，其中，所述蚀刻停止层的所述部分等于或小于下面的导电插塞。
3.根据权利要求1所述的半导体结构，其中，所述蚀刻停止层的掺杂有所述导电元件的部分具有位于所述蚀刻停止层中的凹槽。
4.根据权利要求1所述的半导体结构，其中，所述蚀刻停止层包括从由包含掺杂Ni的碳化硅、氮化铝、氧化铝、富硅氮化物以及它们的组合组成的组中选择的材料。
5.根据权利要求4所述的半导体结构，其中，所述材料是掺杂Ni的碳化硅。
6.根据权利要求1所述的半导体结构，其中，所述导电元件是金属。
7.根据权利要求6所述的半导体结构，其中，所述金属选自由银、钛、钒、镍、铜以及它们的组合组成的组。
8.根据权利要求7所述的半导体结构，其中，所述金属是银。
9.一种半导体器件，包括：
底层结构；
第一介电层，所述第一介电层位于所述底层结构上并且所述第一介电层包括填充有导电材料的贯通孔；
导电衬垫，所述导电衬垫位于所述导电材料上方并且与所述导电材料直接接触；
蚀刻停止层，所述蚀刻停止层围绕所述导电衬垫；以及
第二介电层，所述第二介电层位于所述蚀刻停止层上。
10.一种形成半导体结构的方法，所述方法包括：
形成互连结构，所述互连结构中具有介电层和导体，并且在所述介电层上方形成蚀刻停止层；
施加光刻胶层并且图案化所述光刻胶层，以暴露所述介电层上方的所述蚀刻停止层的位于所述所述导体的顶面上的部分；以及
利用元件掺杂所述蚀刻停止层的暴露部分。
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