CN104576518B - 用于后段制程金属化的混合型锰和氮化锰阻障物及其制法 - Google Patents

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Abstract

本发明涉及用于后段制程金属化的混合型锰和氮化锰阻障物及其制法，公开一种制造集成电路的方法，包括：提供覆于半导体衬底上的导电材料和覆于该导电材料上的介电材料，其中开口使该导电材料的表面和该介电材料的侧壁暴露，且选择性地沉积第一阻障材料的第一层于该导电材料的表面上，该介电材料的侧壁仍维持暴露，若使得该第一阻障材料于退火制程期间被退火，则该第一阻障材料将扩散至该导电材料中。该方法进一步包括修饰该暴露表面上的该第一阻障材料以形成第二阻障材料，使得该第二阻障材料于退火制程期间将不扩散至该导电材料中，并沿着该开口的侧壁沉积该第一阻障材料的第二层。又更进一步，该方法包括退火该半导体衬底。

Description

用于后段制程金属化的混合型锰和氮化锰阻障物及其制法
技术领域
本发明大致关于集成电路和制造集成电路的方法，更具体而言，是有关后段制程(BEOL)金属化的混合型锰(Mn)和氮化锰(MnNx)阻障物和制造此类混合型阻障物的方法。
背景技术
现今集成电路大多数是通过使用多个互连的场效应晶体管(FET)，也称为金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistors(MOSFET))，或简称为MOS晶体管而实现。MOS晶体管包括形成于半导体衬底上方作为控制电极的栅极电极，以及于该衬底内使电流能够于其间流动的彼此间隔开的源极和漏极电极。施加于该栅极电极的控制电压控制流过该半导体衬底中的通道于该源极和漏极电极之间流动的电流。介电材料(如二氧化硅)常用在电性分离集成电路中的各种栅极电极。
由于先进集成电路中的电路元件数量众多以及所需的设计复杂，所以个别独立电路元件之间的电性连接通常无法建立于制造该些电路元件的相同层(level)中。此种电性连接是形成于一个或多个附加的配线层(“wiring”layers)中，也被称为金属化层。这些金属化层一般包括含金属的线，提供层内(intra-level)电性连接；以及多个层间(inter-level)连接，也称为通孔(vias)，其提供介于两个邻近堆迭的金属化层间的电性连接。该含金属的线和通孔又可通常被称作互连结构(interconnect structures)。
因为对于高度精密的半导体装置的特征尺寸的缩小有持续不断的需求，所以高度导电金属(如铜和其合金)与低介电常数(low-k)介电材料的结合已成为形成金属化层时经常使用的替代品。堆迭于彼此的顶部上的多个金属化层是用以实现所有内部电路元件与考虑中的该电路设计的I/O(输入/输出)、电源和接地垫(ground pad)之间的连接。对极度缩小的集成电路而言，如32纳米尺度和更小者，该集成电路的信号传播延迟以及操作速度可能不再受到该场效应晶体管限制而可能是受限于金属线的距离接近(由于电路元件的密度增加而需要甚至更多数量的电性连接)，因为线间电容(line-to-line capcitance)增加，截面积会减少，使得所述金属线具有较低的导电性。
于铜基(copper-based)金属化层形成过程中，可能会使用一种所谓的金属镶嵌法(damascene)或镶嵌技术，这是因为铜在暴露于广为接受的非等向性蚀刻环境中时特别能避免形成不稳定的蚀刻产物。此外，根据通常用于铝的广为接受的沉积技术(如化学气相沉积(chemical vapor deposition,CVD))，铜也可能不会以高沉积速率沉积。因此，在镶嵌技术中，该介电材料(如氧化硅)被图案化以接受沟槽和/或通孔，其随后通过电化学沉积技术而以铜填充。再者，阻障层可在填入金属前形成于该介电材料的暴露表面部分上，其提供铜所期望的对周围介电材料的附着力并抑制铜扩散至敏感的装置区域，因为铜可能轻易地扩散至多个介电材料中，尤其是多孔性的低k介电质中。
锰已被发现在填入金属前被形成作为阻障层的实用性。形成于氧化硅介电材料的暴露表面部分上的锰将会在后续的退火过程中形成硅酸锰材料，消耗该氧化硅介电材料的一些空间，并因此留下较多空间给铜以增加如前述的铜线导电度。然而，在沟槽底部(也就是下层金属化(铜)层被暴露之处)，锰无法表现其所期望的阻障功能，因为在后续的退火过程中锰轻易地扩散至铜中。在下层金属化层缺乏阻障材料的情形下，可能导致层间连接结构和该下层金属化层之间导电度的问题。
已提出氮化锰(MnNx)阻障层，作为锰阻障层的替代选择。氮化锰的优势是在于当在其上方铺设(和退火)时，其将不会扩散至下层金属化层中。然而，氮化锰不会沿着氧化硅介电材料的暴露表面部分形成硅酸锰材料，因此留下较少空间给金属层间连接且因而使导电度降低和线电阻增加。
因此，希望能够使用金属镶嵌处理流程提供用于制造集成电路的改良方法。此外，也希望提供此类方法以为层间金属连接结构提供增加的体积，同时避免该层间连接结构和下层金属化层之间的导电度问题。再者，通过后续的实施方式和权利要求书，并配合随附的图式和前述的技术领域和背景，本发明的其他期望的特征和特性将变得显而易见。
发明内容
在此提供各种例示性集成电路和制造集成电路的方法。在一例示性具体实施例中，用于制造集成电路的方法，包括：提供覆于半导体衬底上的导电材料和覆于该导电材料上的介电材料，其中开口使该导电材料的表面和该介电材料的侧壁暴露且选择性地沉积第一阻障材料的第一层于该导电材料的表面上，该介电材料的侧壁仍维持暴露，若使得该第一阻障材料于退火制程期间被退火，则该第一阻障材料将扩散至该导电材料中。该方法进一步包括修饰该暴露表面上的该第一阻障材料以形成第二阻障材料，使得该第二阻障材料于退火制程期间将不扩散至该导电材料中，并沿着该开口的侧壁沉积该第一阻障材料的第二层。又更进一步，该方法包括退火该半导体衬底。
于另一例示性的具体实施例中，集成电路包括：半导体衬底、于该半导体衬底上的电性装置和在该电性装置上的铜金属化层。该集成电路进一步包括于该金属化层上方的氧化硅介电材料层，该介电材料层具有开口，于该开口中包括底部部分和侧壁，和氮化锰层于该开口的底部部分并相邻接触该金属化层。又进一步，该集成电路包括沿着该侧壁的硅酸锰层和填充该开口并相邻接触该氮化锰层和该硅酸锰层的铜互连结构。
又另一例示性具体实施例中，用于制造集成电路的方法包括：提供覆于半导体衬底上的导电材料和覆于该导电材料上的介电材料，其中开口暴露该导电材料的表面和该介电材料的侧壁，且选择性地沉积锰金属阻障材料的第一层于该开口的暴露表面上，但不在该开口的侧壁上。该方法进一步包括修饰该暴露表面上的该锰阻障材料以形成氮化锰阻障层，并沿着该开口的侧壁沉积该锰阻障材料的第二层，并退火该半导体衬底以沿着该开口的侧壁形成硅酸锰材料。
附图说明
以下配合下列所绘图式而描述各种具体实施例，其中相同的元件符号标注相似元件，以及其中：
图1至图7以剖面图说明根据本发明的各种具体实施例的集成电路结构和制造集成电路的方法。
符号说明
100 半导体装置
101 衬底
109 阻障材料
110 金属化层
111 介电材料
112 金属线
113 覆盖层
120 金属化层
121 介电材料
122 硬掩膜层
123 沟槽/通孔开口
124 较浅开口
130 锰层
131 氮化锰(MnNx)
132 锰层
133 硅酸锰层
135 反应性氮电浆物种
142 导电金属。
具体实施方式
下列实施方式本质上仅为说明性而非有意限制本发明的具体实施例或此些具体实施例的应用或用途。此外，也没有意图受到任何前述的技术领域、背景技术、发明内容或下列具体实施方式中所明示或暗示的理论所限制。
本发明中的具体实施例是针对集成电路和制造集成电路的方法，且本发明尤其有关于后段制程金属化(back-end-of-line(BEOL)metallization)的混合型锰(Mn)和氮化锰(MnNx)阻障物以及制造此种混合型阻障物的方法。相比于沉积锰或氮化锰阻障物，两者皆如上所述皆具有固有的优点和缺点，所述的具体实施例是使用选择性沉积锰，接着进行氮化作用以沉积氮化锰于金属线上以避免阻障物的扩散，接着沉积锰于介电通孔/沟槽的侧壁上以充分利用其能力于后续的退火步骤期间形成硅酸锰。此混合型方式增加装置效能并减少制程的变异性和瑕疵。
为了简洁起见，有关于半导体装置制造的常规技术可能不于此详细描述。再者，于此描述的各式工作和制程步骤可被纳入具有未于此详述的附加步骤或功能性的更为全面性的程序或制程中。尤其，制造以半导体为基础的晶体管的各式步骤为众所皆知，故为了简洁，许多常规步骤将只会于此简短地提及或将被完全省略而不提供众所皆知的制程细节。
图1图解地描述于后期制造阶段中部分形成的集成电路100的一部分的剖面图，其中一个或多个金属化层被形成于该部分100的装置层之上。于所示的制造阶段中，该半导体装置100包括衬底101，为了方便，该衬底被视为适当载体材料，具有形成于其上的一个或多个材料层以接受半导体电性装置，如晶体管、电容器、电阻器和其他类似物，为了方便，于图1上并未绘制这些半导体电性装置。例如，该衬底101可代表半导体材料，例如，硅材料和适当的硅基层结合，其中或其上可形成晶体管元件。于其他情况，埋入绝缘层(buriedinsulating layer)(未图示)可能形成于衬底材料与相对应的“活性”硅基材料层之间，从而提供绝缘体上覆硅(silicon-on-insulator(SOI))组构。半导体装置100的装置层中所提供的电路元件可能具有临界尺度约50nm或更小、约32nm或更小或约22nm或更小，取决于该装置的需求而定。
在衬底101之上，以及在未图示的半导体电路元件之上，设有金属化系统，其可由包括介电材料111的第一金属化层110代表，其中介电材料可以常规介电材料的形式提供，如二氧化硅、氮化硅、氧氮化硅和类似物，取决于整体的装置和制程的需求而定。于一些应用中，介电材料111可包括低介电常数介电材料(即恰为或低于二氧化硅的介电常数者)以减少于邻近金属区域之间的整体寄生电容(parasitic capacitance)。此外，金属化层110可包括金属区域，例如以金属线112的形式，其可包括高度导电金属，如铜，与阻障材料109结合，其依序可包括二或多层，如钽、氮化钽和类似物，以便获得所期望的阻障务和附着效果。例如，氮化钽可提供增强的附着力于周围的介电材料，而钽可提供优异的铜扩散阻挡效果并同时赋予金属区域112的铜材料增强的机械稳定性。金属化层110可进一步包括覆盖层113，其可包括氮化硅、碳化硅、含氮碳化硅和类似物，其中该覆盖层113可于该装置100的进一步处理期间作用为蚀刻终止层，并且例如，有鉴于不适当的铜扩散和反应性成分(如氧或氟)与该金属线112中的高度反应性铜材料的任何交互作用，也可限制该金属线112。
此外，于所示的该制造阶段中，于初始阶段中可提供又一金属化层120，换句话说，介电材料121设有适当的材料特性和期望厚度以便于后续制造阶段中接受通孔开口和沟槽。例如，于一些应用中，介电材料121可包括具有较低密度的氧化硅材料，例如，以多孔性结构提供以便获得适度低的介电常数值，因为可能被要求于装置100的金属化系统中进一步降低整体信号传播延迟。由氮化钛或类似物形成的硬掩膜材料层122可设于介电材料121上方，以于后续处理步骤期间保护下层的介电材料121。
图1中所示的装置100可基于广为接受的制程技术而形成。例如，可基于广为接受的制程技术形成电路元件(未图示)以便达成该电路元件在考虑中的技术节点的设计规则所需的特征尺寸。形成适当接触结构(未图示)后，也就是，具有平整的表面形貌以用于包围并钝化该电路元件的层间介电材料，包括连接至该电路元件的接触区域的适当导电元件，可形成金属化层110、120。为此，介电材料111可被沉积接着被图案化以接受通孔和/或沟槽，接着进行阻障材料109的沉积，其可伴随溅镀沉积、CVD和类似方法。
之后，可利用如电镀方式填充金属(如铜)，其中，在电化学沉积制程之前，导电晶种层(conductive seed layer)，如铜层，可利用适当的沉积技术，如溅镀沉积、无电电镀(electroless plating)或类似方法形成。填入铜材料之后，其中任何多余的材料可利用如电化学蚀刻、化学机械研磨(CMP)和类似方法移除。下一步，覆盖层113可基于广为接受的电浆辅助化学气相沉积(plasma enhanced chemical vapor deposition(PECVD))技术或类似方法通过沉积一层或多层适当材料(如先前解释之材料)而形成。后续接着，介电材料121可利用任何适当沉积技术形成，如CVD、旋转式涂布(spin-on)制程和其他类似方法，其可能伴随着后续的处理而进一步减少该材料121的相对电容率(relative permittivity)，以便于其中产生增加的孔隙度，例如通过纳入适当材料，即所谓的成孔剂(porogen)，其可能导致该材料121经例如热、辐射和类似方法处理后，孔隙度增加。为此，可使用广为接受的制程配方。应了解的是，金属化层110可能通过相似的制程技术形成，取决于整体制程策略而定。之后，硬掩膜层122可使用众所皆知的沉积技术沉积。
图2图解地描述于进一步的后期制造阶段中的半导体装置100，其中，多个沟槽/通孔开口123已形成穿过该硬掩膜122、该介电材料121和该覆盖层113。(于图2和后续图式中，为便于说明而省略该衬底层101)。或者，可另外提供仅延伸入该介电材料层121的一部分的较浅开口124。为此，通常会应用图案化方案(patterning regime)，其包括任何适当材料的沉积，如抗反射涂层(anti-reflective coating,ARC)材料、阻剂材料(resist materials)和类似物，接着可被光微影图案化(lithographically patterned)以形成适当的蚀刻掩膜以用于后续的非等向性蚀刻制程。适合的非等向性蚀刻制程包括，例如反应性离子蚀刻(reactive ion etching,RIE)。使用RIE作为蚀刻制程时，可额外采取适合的“后清洁post-clean)”制程，例如使用稀释的湿式蚀刻剂，如稀释的氢氟酸(dilute hydrofluoric acid,dHF)。由于该蚀刻制程的结果，铜金属线112的一部分被暴露出来，也就是其位在开口123的底部的部分。
在铜金属线112被暴露的情况下，锰(Mn)可被选择性地使用例如CVD方法沉积于开口123底部的被暴露的铜上，同时避免任何该锰沉积于介电材料121上。例如，此选择性沉积可使用脒基锰(manganese amidinate)作为CVD制程的锰前驱物而执行，如双(N,N’-二异丙基戊基脒基)锰(II)(bis(N,N’-diisopropylpentanamidinato)manganese(II))，具有如下之化学式：
该锰前驱物可以气相的形式在约90℃下，连同高纯度氮气的气流，而被提供给CVD反应器。对于在铜线112上沉积锰，CVD反应器温度可被控制在沉积温度约为300℃，且压力可维持在约5托(Torr)。可执行沉积持续一段时间约1分钟至约1小时，取决于期望被沉积的锰的厚度，于一些具体实施例中其可为约1nm至约5nm。图3描述该选择性锰沉积制程的结果，显示锰层130在铜线112上方形成于开口123中，而氧化硅介电材料121仍维持暴露。
现参考图4，该沉积的锰可经受选择性氮化制程以形成氮化锰(MnNx)。于一具体实施例中，该氮化制程可包括反应性氮电浆氮化(reactive nitrogen plasma nitridation)制程。例如，装置100可被置于反应腔室中保护，氮气(N2)可以适合的流速被引至该腔室中。之后，通过供给例如约30瓦特或更大的电浆生成电源，可生成反应性氮电浆物种(图4中以箭头135指示)。反应中的温度可维持在约100至约400℃，且该反应腔室内的压力可维持在约1x 10-4至约1Torr。由于该氮化制程的结果，该沉积的锰遂转变为MnNx材料131，且实质上避免氧化硅121的任何氮化作用。
在形成氮化锰材料131之后，锰层132可保形地(conformally)沉积于开口123和124内，以便在该氮化锰131、该覆盖层113、介电层121和该硬掩膜122上方形成一层均匀厚度的锰，如图5所示。锰可利用任何常规方法沉积，包括化学和物理方法。化学方法包括化学气相沉积(CVD)和原子层沉积(atomic layer deposition,ALD)。物理方法包括溅镀和蒸镀。随后，如图6所示，导电金属142，如铜，可通过例如电镀方法填入开口123、124中，其中，于电化学沉积制程之前，导电晶种层(如铜层)可通过适当沉积技术形成，如溅镀沉积、无电电镀和类似方法。
如上所指出，形成于氧化硅介电材料121的暴露表面部分上的锰132将会于后续的退火制程期间形成硅酸锰材料，消耗一些该氧化硅介电材料的空间，而因此留下较多体积给铜来增加前述的铜线导电度。于退火温度时，铜会填充被消耗的体积。图7描述此退火制程的结果，其可以任何常规方法执行，例如，于温度大于约500℃并持续一段时间超过30分钟。由于该退火的结果，该锰层132与该氧化硅材料121反应而形成硅酸锰层133。此外，如一开始所指出，由于该退火的结果，该氮化锰131(不像锰金属)并不会扩散至该铜线112中，并仍实质上维持在原位置。如图7进一步所示，在退火后，除了硬掩膜材料122和任何沉积于该硬掩膜材料122上的锰132之外，任何多余材料(如多余的铜142)皆可通过例如电化学蚀刻、化学机械研磨(CMP)和类似方法移除。
虽未图示说明，但部分形成的集成电路是以常规方式完成，例如通过提供电性接触至电性装置、沉积其他层间介电质、蚀刻出另外的接触通孔、以导电插栓(conductiveplugs)填充另外的通孔和其他如熟悉此制造集成电路技术领域者所知悉的类似方法。额外的后处理可包括更多金属和于其之间的层间介电层的形成，以完成该集成电路中的各种电性连接。本发明并非意图排除本领域中已知为完成功能性集成电路制造所必需的进一步处理步骤。
虽然已在本发明的前述实施方式中提出至少一个例示性具体实施例，但应了解到仍有非常大量的变化存在。也应了解的是，该例示性的具体实施例仅为示范例，并不意图以任何方式限制本揭露的范畴、应用性或组构。相反地，前述的实施方式将提供熟悉本领域技艺者便捷的蓝图以执行本发明的例示性具体实施例。应了解，在不悖离权利要求书中所阐明的本揭露的范畴情况下，可对被描述于例示性的具体实施例中元件的功能和配置进行各式改变。

Claims (20)

1.一种制造集成电路的方法，包含：
提供覆于半导体衬底上的导电材料和覆于该导电材料上的介电材料，其中，开口使该导电材料的表面和该介电材料的侧壁暴露；
选择性地沉积第一阻障材料的第一层于该开口中的该导电材料的该表面上，该介电材料的该侧壁仍维持暴露，于退火温度，该第一阻障材料可扩散至该导电材料中；
修饰该表面上的该第一阻障材料以形成第二阻障材料，于退火温度，该第二阻障材料不可扩散至该导电材料中；
沿着该开口的该侧壁沉积该第一阻障材料的第二层；以及
退火该半导体衬底。
2.根据权利要求1所述的方法，其中，提供该半导体衬底包含形成该介电材料于该导电材料上方以及蚀刻该开口于该介电材料层中，以暴露该导电材料。
3.根据权利要求2所述的方法，其中，形成该介电材料包含形成氧化硅材料。
4.根据权利要求3所述的方法，其中，蚀刻该开口包含暴露铜金属线。
5.根据权利要求3所述的方法，其中，选择性地沉积该第一阻障材料的该第一层包含选择性地沉积锰金属。
6.根据权利要求5所述的方法，其中，选择性地沉积该锰金属包含使用脒基锰(manganese amidinate)前驱物以执行化学气相沉积制程。
7.根据权利要求5所述的方法，其中，修饰该第一阻障材料包含氮化该锰金属。
8.根据权利要求7所述的方法，其中，氮化该锰金属包含暴露该锰金属于含氮电浆中。
9.根据权利要求5所述的方法，其中，沉积该第一阻障材料的该第二层包含沉积锰金属。
10.根据权利要求9所述的方法，其中，退火该半导体衬底包含形成硅酸锰材料于该开口的该侧壁上，其是由于沉积于其上的该锰金属和该氧化硅介电材料之间的反应所致。
11.根据权利要求2所述的方法，更包含形成另一导电材料，以便于退火该半导体衬底前填充该开口。
12.根据权利要求11所述的方法，其中，形成该另一导电材料包含形成一层铜金属。
13.根据权利要求12所述的方法，更包含于退火该半导体衬底后，研磨该另一导电材料。
14.根据权利要求2所述的方法，其中，提供该半导体衬底包含提供具有一个或多个晶体管或电阻器结构形成于其上的半导体衬底。
15.根据权利要求14所述的方法，其中，提供该半导体衬底包含提供具有该一个或多个该晶体管或电阻器结构形成于该导电材料之下的半导体衬底。
16.一种制造集成电路的方法，包含：
提供覆于半导体衬底上的导电材料和覆于该导电材料上的介电材料，其中，开口使该导电材料的表面和该介电材料的侧壁暴露；
选择性地沉积锰阻障材料的第一层于该开口的该暴露表面上但不在该开口的该侧壁上；
修饰该暴露表面上的该锰阻障材料，以形成氮化锰阻障材料；
沿着该开口的该侧壁沉积该锰阻障材料的第二层；以及
退火该半导体衬底，以沿着该开口的该侧壁形成硅酸锰材料。
17.根据权利要求16所述的方法，其中，该半导体衬底为本体硅衬底。
18.根据权利要求16所述的方法，其中，该半导体衬底为绝缘体上覆硅衬底。
19.根据权利要求16所述的方法，其中，覆盖层是设置于该导电材料的一部分与该介电材料层之间。
20.一种集成电路结构，包含：
半导体衬底；
电性装置，其覆于该半导体衬底上；
铜金属化层，其于该电性装置上方；
覆于该铜金属化层上的氧化硅介电材料层，该介电材料层具有开口于其中，该开口包含底部部分和侧壁；
氮化锰层，其于该开口的该底部部分并相邻接触该铜金属化层；
沿着该侧壁的硅酸锰层；以及
铜互连结构，其填充该开口并相邻接触该氮化锰层和该硅酸锰层。
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