JPH04273168A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH04273168A JPH04273168A JP3058319A JP5831991A JPH04273168A JP H04273168 A JPH04273168 A JP H04273168A JP 3058319 A JP3058319 A JP 3058319A JP 5831991 A JP5831991 A JP 5831991A JP H04273168 A JPH04273168 A JP H04273168A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は紫外線照射により情報を
消去することのできるＥＰＲＯＭと称される不揮発性半
導体メモリ装置に関するものである。
消去することのできるＥＰＲＯＭと称される不揮発性半
導体メモリ装置に関するものである。
【０００２】
【従来の技術】ＥＰＲＯＭではメモリセルのチャネル上
のゲート酸化膜上に電荷保持用電極が形成され、その上
に絶縁膜を介して電圧印加用電極が形成され、紫外線照
射により電荷保持用電極の電荷を放出させてそのメモリ
セルの情報を消去する。図４にＥＰＲＯＭの主要部を示
す。素子分離用シリコン酸化膜１で囲まれた活性領域に
ソース・ドレイン拡散領域３が形成され、ソース・ドレ
イン拡散領域３で挾まれたチャネル領域上にはゲート酸
化膜２を介して電荷保持用ポリシリコン電極６が形成さ
れ、その上に酸化膜７を介して電圧印加用ポリシリコン
電極８が形成されている。４はゲート電極６，８と第１
層目のメタル配線との間を絶縁する層間絶縁膜であり、
層間絶縁膜４のコンタクトホールを介して第１層目のメ
タル配線５がソース・ドレイン拡散領域３と接続されて
いる。９は第１層目のメタル配線５と第２層目のメタル
配線１１との間を絶縁する層間絶縁膜である。
のゲート酸化膜上に電荷保持用電極が形成され、その上
に絶縁膜を介して電圧印加用電極が形成され、紫外線照
射により電荷保持用電極の電荷を放出させてそのメモリ
セルの情報を消去する。図４にＥＰＲＯＭの主要部を示
す。素子分離用シリコン酸化膜１で囲まれた活性領域に
ソース・ドレイン拡散領域３が形成され、ソース・ドレ
イン拡散領域３で挾まれたチャネル領域上にはゲート酸
化膜２を介して電荷保持用ポリシリコン電極６が形成さ
れ、その上に酸化膜７を介して電圧印加用ポリシリコン
電極８が形成されている。４はゲート電極６，８と第１
層目のメタル配線との間を絶縁する層間絶縁膜であり、
層間絶縁膜４のコンタクトホールを介して第１層目のメ
タル配線５がソース・ドレイン拡散領域３と接続されて
いる。９は第１層目のメタル配線５と第２層目のメタル
配線１１との間を絶縁する層間絶縁膜である。
【０００３】このメモリセルにプログラムが施されて電
荷保持用電極６に蓄積された保持電荷は、紫外線１０の
照射により消去される。このようなＥＰＲＯＭにおいて
、特定用途用のものでは一部のメモリセルは紫外線照射
によっても容易に消去されては困る場合がある。そのよ
うな用途のために、図５に示されるように一部のメモリ
セル上に第２層目のメタル層１１ａを形成し、それを紫
外線に対するマスクとして紫外線１０が特定のメモリセ
ルに入射しないようにすることが検討されている。
荷保持用電極６に蓄積された保持電荷は、紫外線１０の
照射により消去される。このようなＥＰＲＯＭにおいて
、特定用途用のものでは一部のメモリセルは紫外線照射
によっても容易に消去されては困る場合がある。そのよ
うな用途のために、図５に示されるように一部のメモリ
セル上に第２層目のメタル層１１ａを形成し、それを紫
外線に対するマスクとして紫外線１０が特定のメモリセ
ルに入射しないようにすることが検討されている。
【０００４】
【発明が解決しようとする課題】図５のように第２層目
のメタル層を用いて特定のメモリセルへの紫外線入射を
遮断するＥＰＲＯＭでは、紫外線遮断用の第２層目のメ
タル層１１ａと電圧印加用電極８の間には２層の層間絶
縁膜４，９が挾まれることになる。そのため、電荷保持
用電極６に斜め方向から入射してきた紫外線や、第１層
目のメタル配線５などで乱反射した紫外線などを十分に
遮断することができず、情報保持用のメタル層１１ａが
設けられているにもかかわらず、そのメモリセルの情報
が消去されてしまう恐れがある。また、第２層目のメタ
ル層で紫外線遮断用のマスクを形成するので、１層メタ
ル構造の半導体装置ではこのＥＰＲＯＭを実現すること
はできない。
のメタル層を用いて特定のメモリセルへの紫外線入射を
遮断するＥＰＲＯＭでは、紫外線遮断用の第２層目のメ
タル層１１ａと電圧印加用電極８の間には２層の層間絶
縁膜４，９が挾まれることになる。そのため、電荷保持
用電極６に斜め方向から入射してきた紫外線や、第１層
目のメタル配線５などで乱反射した紫外線などを十分に
遮断することができず、情報保持用のメタル層１１ａが
設けられているにもかかわらず、そのメモリセルの情報
が消去されてしまう恐れがある。また、第２層目のメタ
ル層で紫外線遮断用のマスクを形成するので、１層メタ
ル構造の半導体装置ではこのＥＰＲＯＭを実現すること
はできない。
【０００５】本発明は紫外線照射によっても情報を消去
しないメモリセルにおいては、斜め方向からの紫外線や
乱反射による紫外線なども有効に遮断して電荷保持用電
極に蓄えられている情報が消去されるのを防ぐことを目
的とするものである。本発明はまた、２層メタル構造の
半導体装置に適用することもできるが、１層メタル構造
の半導体装置にも適用できるようにすることを目的とす
るものである。
しないメモリセルにおいては、斜め方向からの紫外線や
乱反射による紫外線なども有効に遮断して電荷保持用電
極に蓄えられている情報が消去されるのを防ぐことを目
的とするものである。本発明はまた、２層メタル構造の
半導体装置に適用することもできるが、１層メタル構造
の半導体装置にも適用できるようにすることを目的とす
るものである。
【０００６】
【課題を解決するための手段】本発明ではＥＰＲＯＭの
一部のメモリセルを紫外線照射により消去されないよう
にするためのマスクとしてメタル層を用いるのではなく
、電荷保持用電極と電圧印加用電極を含む電極の側方及
び上方を直接又はシリコン酸化膜を介して紫外線を透過
させない絶縁膜によって被うことにより上記の目的を達
成するものである。紫外線を透過しない絶縁膜は例えば
シリコン窒化膜である。
一部のメモリセルを紫外線照射により消去されないよう
にするためのマスクとしてメタル層を用いるのではなく
、電荷保持用電極と電圧印加用電極を含む電極の側方及
び上方を直接又はシリコン酸化膜を介して紫外線を透過
させない絶縁膜によって被うことにより上記の目的を達
成するものである。紫外線を透過しない絶縁膜は例えば
シリコン窒化膜である。
【０００７】
【作用】電荷保持用電極と電圧印加用電極を含む電極の
側方及び上方を直接又はシリコン酸化膜を介して紫外線
を透過させない絶縁膜で被うと、紫外線が斜め方向に入
射したり、乱反射した場合でも電荷保持用電極に紫外線
が入射するのを防ぐことができる。
側方及び上方を直接又はシリコン酸化膜を介して紫外線
を透過させない絶縁膜で被うと、紫外線が斜め方向に入
射したり、乱反射した場合でも電荷保持用電極に紫外線
が入射するのを防ぐことができる。
【０００８】
【実施例】図１は第１の実施例を表わす。素子分離用シ
リコン酸化膜１で囲まれた活性領域にソース・ドレイン
拡散領域３が形成され、ソース・ドレイン拡散領域３で
挾まれたチャネル領域上にはゲート酸化膜２を介して電
荷保持用ポリシリコン電極６が形成され、その上に酸化
膜７を介して電圧印加用ポリシリコン電極８が形成され
ている。紫外線照射によっても情報を消去しないメモリ
セル（図の左側のメモリセル）においては、電荷保持用
電極６と電圧印加用電極８はシリコン酸化膜であるＰＳ
Ｇなどの層間絶縁膜４を介してシリコン窒化膜１２で被
われている。層間絶縁膜４の膜厚は１００００Å未満で
あり、シリコン窒化膜１２の膜厚は４０００Å程度であ
る。この程度のシリコン窒化膜１２であれば紫外線を透
過させず、シリコン窒化膜１２で被われたメモリセルで
は紫外線照射によっても電荷保持用電極６に保持された
情報は消去されない。
リコン酸化膜１で囲まれた活性領域にソース・ドレイン
拡散領域３が形成され、ソース・ドレイン拡散領域３で
挾まれたチャネル領域上にはゲート酸化膜２を介して電
荷保持用ポリシリコン電極６が形成され、その上に酸化
膜７を介して電圧印加用ポリシリコン電極８が形成され
ている。紫外線照射によっても情報を消去しないメモリ
セル（図の左側のメモリセル）においては、電荷保持用
電極６と電圧印加用電極８はシリコン酸化膜であるＰＳ
Ｇなどの層間絶縁膜４を介してシリコン窒化膜１２で被
われている。層間絶縁膜４の膜厚は１００００Å未満で
あり、シリコン窒化膜１２の膜厚は４０００Å程度であ
る。この程度のシリコン窒化膜１２であれば紫外線を透
過させず、シリコン窒化膜１２で被われたメモリセルで
は紫外線照射によっても電荷保持用電極６に保持された
情報は消去されない。
【０００９】図の右側のメモリセルでは層間絶縁膜４は
形成されているが、シリコン窒化膜１２は形成されてい
ない。そのため、電荷保持用電極６に保持された情報は
紫外線照射によって消去される。層間絶縁膜４のコンタ
クトホール、又はシリコン窒化膜１２が設けられている
メモリセルでは層間絶縁膜４とシリコン窒化膜１２のコ
ンタクトホールを介して、第１層目のメタル配線５がソ
ース・ドレイン拡散領域３と接続している。メタル配線
５上からは第２層目の層間絶縁膜９が形成され、その上
に第２層目のメタル配線１１が形成されている。メタル
配線１１は紫外線遮断用ではなく、層間絶縁膜９のスル
ーホールを介して電圧印加用電極８と接続され、純粋な
配線用、例えばワードラインの裏打ち用に用いられてい
る。
形成されているが、シリコン窒化膜１２は形成されてい
ない。そのため、電荷保持用電極６に保持された情報は
紫外線照射によって消去される。層間絶縁膜４のコンタ
クトホール、又はシリコン窒化膜１２が設けられている
メモリセルでは層間絶縁膜４とシリコン窒化膜１２のコ
ンタクトホールを介して、第１層目のメタル配線５がソ
ース・ドレイン拡散領域３と接続している。メタル配線
５上からは第２層目の層間絶縁膜９が形成され、その上
に第２層目のメタル配線１１が形成されている。メタル
配線１１は紫外線遮断用ではなく、層間絶縁膜９のスル
ーホールを介して電圧印加用電極８と接続され、純粋な
配線用、例えばワードラインの裏打ち用に用いられてい
る。
【００１０】図２は第２の実施例を表わしている。図１
の実施例と比較すると、紫外線照射によって情報を消去
しないメモリセル（図の左側のメモリセル）における紫
外線遮断用のシリコン窒化膜１２が電荷保持用電極６と
電圧印加用電極８を含む電極上に直接形成され、そのシ
リコン窒化膜１２上に層間絶縁膜４が形成されている点
で相違している。図１又は図２の実施例において、電圧
印加用電極８の裏打ちのための第２層目メタル配線１１
が必要でない場合は、第２層目のメタル工程を省略する
ことができる。
の実施例と比較すると、紫外線照射によって情報を消去
しないメモリセル（図の左側のメモリセル）における紫
外線遮断用のシリコン窒化膜１２が電荷保持用電極６と
電圧印加用電極８を含む電極上に直接形成され、そのシ
リコン窒化膜１２上に層間絶縁膜４が形成されている点
で相違している。図１又は図２の実施例において、電圧
印加用電極８の裏打ちのための第２層目メタル配線１１
が必要でない場合は、第２層目のメタル工程を省略する
ことができる。
【００１１】図３により図１の実施例の製造方法を説明
する。 （Ａ）素子分離用シリコン酸化膜１を形成した後、熱酸
化法によりゲート酸化膜２を形成し、電荷保持用電極用
のポリシリコン膜を形成し、写真製版とエッチングによ
りそのポリシリコン膜にパターン化を施して電荷保持用
電極６を形成する。熱酸化により酸化膜を形成し、その
上に電圧印加用電極用のポリシリコン膜を形成し、写真
製版とエッチングにより酸化膜と電圧印加用電極用のポ
リシリコン膜にパターン化を施して酸化膜７上の電圧印
加用電極８を形成する。電圧印加用電極８及び電荷保持
用電極６を含む電極とシリコン酸化膜１とをマスクとし
て自己整合的にイオン注入を行ない、ソース・ドレイン
拡散領域３を形成する。
する。 （Ａ）素子分離用シリコン酸化膜１を形成した後、熱酸
化法によりゲート酸化膜２を形成し、電荷保持用電極用
のポリシリコン膜を形成し、写真製版とエッチングによ
りそのポリシリコン膜にパターン化を施して電荷保持用
電極６を形成する。熱酸化により酸化膜を形成し、その
上に電圧印加用電極用のポリシリコン膜を形成し、写真
製版とエッチングにより酸化膜と電圧印加用電極用のポ
リシリコン膜にパターン化を施して酸化膜７上の電圧印
加用電極８を形成する。電圧印加用電極８及び電荷保持
用電極６を含む電極とシリコン酸化膜１とをマスクとし
て自己整合的にイオン注入を行ない、ソース・ドレイン
拡散領域３を形成する。
【００１２】（Ｂ）層間絶縁膜４をＣＶＤ法により堆積
する。その上に、紫外線を透過させない膜としてシリコ
ン窒化膜１２をＣＶＤ法により４０００Å程度の厚さに
堆積させる。 （Ｃ）写真製版とエッチングを行ない、紫外線照射によ
っても情報を消去させないメモリセルにシリコン窒化膜
１２を残すようにパターン化を施す。 （Ｄ）層間絶縁膜４及び、紫外線照射によっても情報を
消去させないメモリセル部分ではシリコン窒化膜１２と
層間絶縁膜４に写真製版とエッチングでコンタクトホー
ルを形成する。
する。その上に、紫外線を透過させない膜としてシリコ
ン窒化膜１２をＣＶＤ法により４０００Å程度の厚さに
堆積させる。 （Ｃ）写真製版とエッチングを行ない、紫外線照射によ
っても情報を消去させないメモリセルにシリコン窒化膜
１２を残すようにパターン化を施す。 （Ｄ）層間絶縁膜４及び、紫外線照射によっても情報を
消去させないメモリセル部分ではシリコン窒化膜１２と
層間絶縁膜４に写真製版とエッチングでコンタクトホー
ルを形成する。
【００１３】その後は通常の方法に従い、第１層目のメ
タル層を形成し、写真製版とエッチングによりそのメタ
ル層にパターン化を施して第１層目のメタル配線５を形
成する。その後、１層目のメタル配線と２層目のメタル
配線の間の層間絶縁膜をＣＶＤ法で堆積し、その層間絶
縁膜にスルーホールを設け、第２層目のメタル層を形成
し、その第２層目の層間絶縁膜にパターン化を施して第
２層目のメタル配線を形成すると、図１のＥＰＲＯＭが
得られる。図２のＥＰＲＯＭは図３の工程で、層間絶縁
膜４とシリコン窒化膜１２の形成の順序を入れ替えるだ
けでよい。
タル層を形成し、写真製版とエッチングによりそのメタ
ル層にパターン化を施して第１層目のメタル配線５を形
成する。その後、１層目のメタル配線と２層目のメタル
配線の間の層間絶縁膜をＣＶＤ法で堆積し、その層間絶
縁膜にスルーホールを設け、第２層目のメタル層を形成
し、その第２層目の層間絶縁膜にパターン化を施して第
２層目のメタル配線を形成すると、図１のＥＰＲＯＭが
得られる。図２のＥＰＲＯＭは図３の工程で、層間絶縁
膜４とシリコン窒化膜１２の形成の順序を入れ替えるだ
けでよい。
【００１４】
【発明の効果】本発明では紫外線照射によっても情報を
消去しないメモリセルにおいては、電荷保持用電極上方
だけではなく側方まで、紫外線を透過させない膜で被っ
たので、斜め方向から入射したり第１層目のメタル配線
で乱反射したりした紫外線なども十分に遮断することが
でき、電荷保持状態の持続性が向上し、信頼性が高まる
。従来のように第２層目のメタル層を紫外線遮断用に用
いないので、第２層目のメタル層は電圧印加用電極の裏
打ち用として処理速度を速めるようなデバイス特性向上
のためにのみ用いることができ、もしそのような必要が
なければ第２層目のメタル工程を省略することができて
製造コストを低下させることができる。
消去しないメモリセルにおいては、電荷保持用電極上方
だけではなく側方まで、紫外線を透過させない膜で被っ
たので、斜め方向から入射したり第１層目のメタル配線
で乱反射したりした紫外線なども十分に遮断することが
でき、電荷保持状態の持続性が向上し、信頼性が高まる
。従来のように第２層目のメタル層を紫外線遮断用に用
いないので、第２層目のメタル層は電圧印加用電極の裏
打ち用として処理速度を速めるようなデバイス特性向上
のためにのみ用いることができ、もしそのような必要が
なければ第２層目のメタル工程を省略することができて
製造コストを低下させることができる。
【図１】第１の実施例を示す要部断面図である。
【図２】第２の実施例を示す要部断面図である。
【図３】図１の実施例の製造方法を示す工程断面図であ
る。
る。
【図４】従来のＥＰＲＯＭを示す要部断面図である。
【図５】検討されているＥＰＲＯＭを示す要部断面図で
ある。
ある。
２ ゲート酸化膜
３ ソース・ドレイン拡散領域５
第１層目メタル配線 ６ 電荷保持用電極 ７ 酸化膜 ８ 電圧印加用電極 ４，９ 層間絶縁膜 １１ 第２層目メタル配線 １２ 紫外線を透過させない膜としてのシリコン
窒化膜
第１層目メタル配線 ６ 電荷保持用電極 ７ 酸化膜 ８ 電圧印加用電極 ４，９ 層間絶縁膜 １１ 第２層目メタル配線 １２ 紫外線を透過させない膜としてのシリコン
窒化膜
Claims (3)
- 【請求項１】 メモリセルのチャネル上のゲート酸化
膜上に電荷保持用電極が形成され、その上に絶縁膜を介
して電圧印加用電極が形成され、紫外線照射により電荷
保持用電極の電荷を放出させてそのメモリセルの情報を
消去する不揮発性半導体メモリ装置において、一部のメ
モリセルの電圧印加用電極と電荷保持用電極の側方及び
上方がシリコン酸化膜を介して紫外線を透過しない絶縁
膜で被われていることを特徴とする不揮発性半導体メモ
リ装置。 - 【請求項２】 メモリセルのチャネル上のゲート酸化
膜上に電荷保持用電極が形成され、その上に絶縁膜を介
して電圧印加用電極が形成され、紫外線照射により電荷
保持用電極の電荷を放出させてそのメモリセルの情報を
消去する不揮発性半導体メモリ装置において、一部のメ
モリセルの電圧印加用電極と電荷保持用電極の側方及び
上方が紫外線を透過しない絶縁膜で直接被われているこ
とを特徴とする不揮発性半導体メモリ装置。 - 【請求項３】 紫外線を透過しない絶縁膜がシリコン
窒化膜である請求項１又は２に記載の不揮発性半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058319A JPH04273168A (ja) | 1991-02-27 | 1991-02-27 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058319A JPH04273168A (ja) | 1991-02-27 | 1991-02-27 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273168A true JPH04273168A (ja) | 1992-09-29 |
Family
ID=13080956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058319A Pending JPH04273168A (ja) | 1991-02-27 | 1991-02-27 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273168A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017792A (en) * | 1994-09-06 | 2000-01-25 | Motorola, Inc. | Process for fabricating a semiconductor device including a nonvolatile memory cell |
| US6921964B2 (en) | 2001-02-08 | 2005-07-26 | Seiko Epson Corporation | Semiconductor device having a non-volatile memory transistor formed on a semiconductor |
| JP2006344956A (ja) * | 2005-06-08 | 2006-12-21 | Samsung Electronics Co Ltd | 半導体集積回路装置及びそれの製造方法 |
| JP2008205054A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
-
1991
- 1991-02-27 JP JP3058319A patent/JPH04273168A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017792A (en) * | 1994-09-06 | 2000-01-25 | Motorola, Inc. | Process for fabricating a semiconductor device including a nonvolatile memory cell |
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