CN100338743C - 半导体器件及半导体器件的制造方法 - Google Patents

半导体器件及半导体器件的制造方法 Download PDF

Info

Publication number
CN100338743C
CN100338743C CNB2004100088610A CN200410008861A CN100338743C CN 100338743 C CN100338743 C CN 100338743C CN B2004100088610 A CNB2004100088610 A CN B2004100088610A CN 200410008861 A CN200410008861 A CN 200410008861A CN 100338743 C CN100338743 C CN 100338743C
Authority
CN
China
Prior art keywords
dielectric film
conductor
semiconductor device
film
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100088610A
Other languages
English (en)
Other versions
CN1534739A (zh
Inventor
秋山和隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1534739A publication Critical patent/CN1534739A/zh
Application granted granted Critical
Publication of CN100338743C publication Critical patent/CN100338743C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)

Abstract

本发明的半导体器件包括：半导体衬底；在所述半导体衬底上形成的具相对介电常数为3.8或更小的第一绝缘膜；至少在所述半导体衬底的四个角附近覆盖所述第一绝缘膜的侧面的导体，所述导体的至少外侧面具有导电势垒层；以及覆盖所述导体的外侧面、并且相对介电常数大于3.8的第二绝缘膜。另一种半导体器件包括：至少在所述半导体衬底的四个角附近覆盖所述第一绝缘膜的侧面的导体；以及从所述第二绝缘膜的下方延伸到所述导体的下方的至少在所述半导体衬底的四个角附近形成的抗腐蚀性导体。

Description

半导体器件及半导体器件的制造方法
相关申请的交叉引用
本申请基于2003年3月27日提交的日本专利申请2003-88907并要求其优先权，其整个内容被结合在此作为参考。
技术领域
本发明涉及半导体器件及其制造方法，更具体地说，涉及具有3.8或更小的相对介电常数的绝缘膜的半导体器件及其制造方法。
背景技术
对于具有多个夹层绝缘膜的半导体器件(半导体芯片)的结构，其中密封半导体芯片的外围边缘中的夹层绝缘膜的侧面以改善稳定性，下面的专利文件1中所公开的是一个例子。
[专利文件1]
日本专利公开号2000-277465
为了进一步改善半导体器件的运行速度，近年来，一直在促进降低布线电阻，降低夹层绝缘膜的介电常数以降低布线的静电电容等。具体地说，铜(Cu)代替了铝(Al)作为布线的材料。对于夹层绝缘膜，正在促进采用例如掺氟的SiO2膜和含有机成分的SiO2膜的低介电常数绝缘膜(低k膜)代替只用单一的SiO2膜。顺便提及，近年来，开始使用介电常数(电容系数)k为3或更小的夹层绝缘膜，取代介电常数k为4.2的传统夹层绝缘膜。
在用于切割出半导体芯片的切割工艺中，必须非常小心，以使所述工艺的机械应力不降低半导体芯片的稳定性。特别在当前促进采用上述低介电常数绝缘膜作为夹层绝缘膜的情况下，这更为重要。所述低介电常数绝缘膜可以通过例如降低材料密度、排除材料中的介质极化特性等来获得。可以通过例如将材料作成多孔来降低材料密度，但是这样的低介电常数绝缘膜具有低的机械物理值，例如杨氏模量值。
某些低介电常数绝缘膜采用低极化的膜结构，目的是降低所述膜的相对介电常数。这种结构降低了在层状膜的界面上的附着力，其中，低k膜层叠或者低k膜和不同类的膜层叠。
低介电常数绝缘膜本身的低机械强度和包括低介电常数绝缘膜的层状膜的界面上的低附着力，可能是在切割工艺中引起导致半导体器件稳定性下降的问题的因素。具体地说，在切割工艺中的机械应力往往引起夹层绝缘膜的微小的剥落和破损(破裂和毛刺)。当微小的剥落等在夹层绝缘膜的切割表面上发生时，在随后的组装工艺中，膜的剥落会加剧，从而使问题变得显著。
在这种情况下，为了解决在切割工艺中的问题，采用在例如前述的专利文件1中所述的切割部分中具有沟槽结构的半导体晶片。可以想到这种结构还具有增加稳定性的效应，因为利用导体密封了夹层绝缘膜的侧面，从而抑制了水等渗入夹层绝缘膜。然而，应该注意的是由于腐蚀等引起密封导体本身的退化会影响稳定性。这是因为所述退化会削弱密封元件的有效性。
发明内容
根据本发明的一方面的半导体器件包括：半导体衬底；在所述半导体衬底上形成的具有3.8或更小的相对介电常数的第一绝缘膜；至少在所述半导体衬底的四个角附近覆盖所述第一绝缘膜的侧面的导体，并至少在所述导体的外侧面具有导电势垒层；以及覆盖所述导体的外侧面的、具有大于3.8的相对介电常数的第二绝缘膜。
根据本发明的另一方面的半导体器件包括：半导体衬底；第一绝缘膜，在所述半导体衬底上形成并具有3.8或更小的相对介电常数；导体，至少在所述半导体衬底的四个角附近覆盖所述第一绝缘膜的侧面；第二绝缘膜，覆盖所述导体的外侧面的并具有大于3.8的相对介电常数；以及抗腐蚀性导体，从所述第二绝缘膜的下方延伸到所述导体的下方，并至少在所述半导体衬底的四个角附近形成。
根据本发明的一方面的半导体器件的制作方法包括：在半导体晶片上形成具有3.8或更小的相对介电常数的第一绝缘膜；至少在所述半导体晶片上的切割线的交叉点附近形成沟槽，所述沟槽跨过所述切割线互相面对并穿过所述第一绝缘膜；通过导电势垒层在每个所述沟槽中形成导体层以利用所述导体层填充所述沟槽；至少在切割线的交叉点附近除去所述第一绝缘膜，所述切割线被利用所述导体层填充的沟槽夹在中间；形成具有大于3.8的相对介电常数的第二绝缘膜，以覆盖由于除去所述第一绝缘膜所暴露的导电势垒层；以及在形成所述第二绝缘膜后切割所述半导体晶片。
根据本发明的另一方面的半导体器件的制作方法包括：至少在所述半导体晶片上的切割线的交叉点附近形成抗腐蚀性导体层以包围所述切割线；在形成所述抗腐蚀性导体层的所述半导体晶片上形成具有3.8或更小的相对介电常数的第一绝缘膜；至少在所述半导体晶片上的切割线的交叉点附近形成穿过所述第一绝缘膜的沟槽以包围所述切割线；在所述沟槽中形成导体层以利用所述导体层填充所述沟槽；至少在所述半导体晶片上的切割线的交叉点附近形成第二沟槽以包围所述切割线，所述第二沟槽穿过所述导体层到达所述抗腐蚀性导体层；形成具有大于3.8的相对介电常数的第二绝缘膜，以覆盖所述导体层和暴露于所述第二沟槽中的所述抗腐蚀性导体层；以及在形成所述第二绝缘膜后切割所述半导体晶片。
附图说明
图1A和图1B示出了根据本发明的一个实施例的半导体器件的制造方法的工艺过程的示意性截面图；
图2A和图2B示出了在图1B之后，根据本发明实施例的半导体器件的制造方法的工艺过程的示意性截面图；
图3A和图3B示出了在图2B之后，根据本发明实施例的半导体器件的制造方法的工艺过程的示意性截面图；
图4为通过在图1A到图3B中所示的工艺形成的半导体晶片的示意性俯视图(一个例子)；
图5为通过在图1A到图3B所示工艺形成的半导体晶片的示意性俯视图(另一个例子)；
图6示出了通过在图1A到图3B中所示的工艺形成的半导体器件的一个比较例的示意性截面图；
图7示出了通过在图1A到图3B中所示的工艺形成的半导体器件的另一个比较例的示意性截面图；
图8示出了根据本发明的另一个实施例的半导体器件(晶片态)的示意性截面图；
图9为在图8中所示的半导体器件的示意性俯视图；
图10A和图10B示出了根据本发明的再一个实施例的半导体器件的制造方法的工艺过程的示意性截面图；
图11A和图11B示出了在图10B之后，根据本发明的上述再一个实施例的半导体器件的制造方法的工艺过程的示意性截面图；
图12A和图12B示出了在图11B之后，根据本发明的上述再一个实施例的半导体器件的制造方法的工艺过程的示意性截面图；
图13示出了根据本发明的再一个实施例的半导体器件(晶片态)的示意性截面图。
具体实施方式
在根据本发明的一个方面的半导体器件中，在半导体衬底上形成具有3.8或更小的相对低的相对介电常数的绝缘膜。此外，至少在半导体衬底的四个角附近有覆盖所述低介电常数绝缘膜的导体，以及有覆盖所述导体的外侧面的并具有大于3.8的相对介电常数的第二绝缘膜。所述导体至少在其第二绝缘膜一侧具有导电势垒层。
因此，至少在半导体衬底的四个角附近通过所述导体密封第一绝缘膜的侧面，从而起到防止水渗入第一绝缘膜的作用。由于导体被第二绝缘膜覆盖，所述作用得到进一步增强。此外，导体具有抗腐蚀性，因为所述导体至少在其外侧面上具有导电势垒层，因而极大的抑制了导体本身的退化。
顺便提及，对于具有3.8或更小的相对介电常数的低介电常数绝缘膜，可用的有：掺氟的SiO2膜(SiOF膜：k＝3.4到3.7)、有机石英膜(k＝2.5到3.0)、MSQ膜(甲基倍半硅氧烷膜：k＝2.7到3.0，且在多孔态，k＝2.0到2.5)、HSQ膜(氢倍半硅氧烷膜：k＝3.5到3.8，且在多孔态，k≈2.2)、PAE膜(聚芳醚膜：k＝2.7到2.9，且在多孔态，k＝2.0到2.2)、PTEE膜(聚四氟乙烯膜：k＝2.1)等。顺便提及，例如，掺氟的SiO2膜的杨氏模量为大约40Gpa，这是相对小的值。
这里，在一种形式的半导体器件中，导体所具有的导电势垒层包括从下述组中选择的一种，所述组由钛(Ti)、钽(Ta)、锆(Zr)和钨(W)组成，并且所述导体包括作为主要成分的从下述组中选择的一种，所述组由铜(Cu)、铝(Al)和锡(Sn)组成。
在根据本发明的另一方面的半导体器件中，在半导体衬底上形成了低介电常数绝缘膜，即，具有3.8或更小的相对介电常数的绝缘膜。此外，至少在半导体衬底的四个角附近的绝缘膜的侧面上有覆盖所述低介电常数绝缘膜的导体，并且有具有大于3.8的相对介电常数的第二绝缘膜，所述第二绝缘膜覆盖所述导体的外侧面。至少在半导体衬底的四个角附近进一步形成抗腐蚀性导体，并从第二绝缘膜的下方延伸到导体的下方。
因此，至少在半导体衬底的四个角附近通过导体密封第一绝缘膜的侧面，从而起到防止水渗入第一绝缘膜的作用。由于导体被第二绝缘膜覆盖，所述作用得到进一步增强。此外，至少在半导体衬底的四个角附近形成抗腐蚀性导体，并从第二绝缘膜的下方延伸到导体的下方，从而其抗腐蚀性相应地增强了密封性能保持效应。因此，有效地阻止了水渗入绝缘膜，从而提供了适合改善稳定性的半导体器件。
这里，作为一种形式，导体具有从下述组中选择的一种，所述组由铜(Cu)、铝(Al)和锡(Sn)组成。
作为另一种形式，可以在半导体衬底的整个外围边缘上形成抗腐蚀性导体。
作为再一种形式，抗腐蚀性导体是钨(W)。钨(W)是典型的抗腐蚀性导体。
此外，在根据上述的一方面和另一方面的半导体器件中，可以共同采用下面的形式。
具体地说，在一种形式的半导体器件中，第二绝缘膜也可以覆盖第一绝缘膜的上侧，且半导体器件还可以包括穿过位于第一绝缘膜上侧的第二绝缘膜的导体图形。导体图形穿过位于第一绝缘膜的上侧的第二绝缘膜以形成例如焊盘布线。
对于另一种形式，进一步提供埋入第一绝缘膜的导电图形。所述导电图形充当例如布线。此外，当在导体的内侧上、在半导体衬底上以环形形状形成导电图形时，所述导电图形可以作为保护环。利用这种结构，进一步阻止了水渗入第一绝缘膜，且改善了稳定性。
作为再一种形式，第一绝缘膜可以由多层构成。这种结构实现了例如多层布线。
作为再一种形式，导体可以形成环形，所述环形覆盖第一绝缘膜的整个侧面。形成环形实现了对稳定性的进一步改善。
作为再一种形式，第二绝缘膜可以是从下述组中选择的至少一种，所述组由氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)和碳氮化硅(SiCN)组成。所述绝缘膜通常作为具有大于3.8的相对介电常数的绝缘膜。
在根据本发明的一个方面的半导体器件制造方法中，可以制造根据前述一个方面的半导体器件。因此，有效地阻止了水渗入绝缘膜，从而提供了适合有效地改善稳定性的半导体器件的制作方法。
在根据本发明的另一方面的半导体器件的制造方法中，可以制造根据前述另一方面的半导体器件。因此，类似地阻止了水渗入绝缘膜，从而提供了适合改善稳定性的半导体器件的制作方法。
对于这些制作方法的一种形式，形成第一绝缘膜、形成穿过第一绝缘膜的所述沟槽或所述多个沟槽、以及填充沟槽可以重复多次。这种重复能够形成多层布线。
基于上述，下面将参照附图说明本发明的实施例。图1A到图3B示出了根据本发明的一个实施例的半导体器件的制造方法的工艺过程的示意性截面图。这些图根据图号顺序排列，并且在图1A到图3B的每一个图中，根据A到B的顺序进行工艺过程。
首先，形成图1A所示的结构。在晶片态的半导体衬底10上形成具有大于3.8的相对介电常数的绝缘膜11，以及在整个绝缘膜11上进一步形成绝缘膜(低k膜)12，所述绝缘膜12具有0.5μm的膜厚且具有例如2.5的相对介电常数。注意，虽然没有示出晶体管等元件，但这些元件被形成于半导体衬底10上的预定区域。此外，具有大于3.8的相对介电常数的绝缘膜11在垂直方向上具有导体，所述导体是通过公知的方法在所需位置形成的，以实现与所述元件之间的连接。
接着，通过光刻构图抗蚀剂(没有示出)并对绝缘膜12施行RIE(反应离子蚀刻)方法，由此形成用于形成布线(导体图形)14的沟槽和用于形成在如图所示的切割部分17附近的导体15、16的沟槽。然后，在所形成的沟槽的包括侧面和底面的整个表面上形成导电势垒层(例如TaN或Ta)14a、15a、16a，并在其上进一步形成Cu层，导电势垒层和Cu层都通过例如PVD(物理气相淀积)方法形成。
顺便提及，用于形成导体15、16的沟槽是跨越线形切割部分17的互相面对的沟槽，设置所述线形切割部分17以包围切割线。这些沟槽穿过绝缘膜12，并至少在每个所完成的半导体芯片的四个角的附近提供了所述沟槽。切割部分17在与图1A的图形垂直的方向延伸。
接着，把通过PVD形成的前述的膜作为种子利用电解电镀生长铜层，因此，利用铜填充了上述所形成的沟槽。此外，通过CMP(化学机械抛光)方法除去在绝缘膜12上生长的铜层和在绝缘膜12上的导电势垒层14a、15a、16a，并如图所示形成由导电势垒层14a和内部导体(铜)14b构成的布线14，以及由导电势垒层15a、16a和内部导体(铜)15b、16b构成的导体15、16。导体15、16具有三层结构，其中铜被势垒材料沿着如图所示的衬底的表面方向夹在中间。
随后，在整个表面上形成由，例如SiCN构成的顶部势垒膜13，所述顶部势垒膜13具有例如50nm的厚度。顶部势垒膜13是绝缘膜，当上绝缘膜被穿孔以形成通孔时，在需要与位于顶部势垒膜13之上的布线等相连的位置除去所述顶部势垒膜13。
接着，形成如图1B所示的结构。首先，接着图1A所示的状态，在整个表面上形成膜厚为1μm且相对介电常数为例如2.5的绝缘膜(低k膜)18。绝缘膜18可以使用与绝缘膜12相同的材料。然后，通过构图抗蚀剂(没示出)、利用光刻方法并对绝缘膜18和顶部势垒膜13施行RIE方法形成用于形成作为布线20的一部分的通路的通孔(例如直径为0.3μm)，以及在如图所示的切割部分17附近的用于形成导体21、22的沟槽。
此外，类似地通过使用光刻方法的构图和通过施行RIE方法形成0.5μm深度的用于形成布线(导体图形)20的沟槽，所述深度大约为绝缘膜18的厚度的一半。布线20包括用于连接到下层所需位置的通路(导电连接物)，如图所示。
在所形成的沟槽和通孔的包括侧面和底面的整个表面上形成导电势垒层(由例如TaN或Ta构成)20a、21a、22a，并在其上进一步形成Cu层，导电势垒层和Cu层都通过例如PVD方法形成。注意，使用于形成导体21、22的沟槽的位置与位于下面的导体15、16重叠。这些沟槽穿过绝缘膜18和顶部势垒膜13。
接着，把通过PVD形成的前述的膜作为种子利用电解电镀生长铜层，因此利用铜填充了上述所形成的沟槽。此外，通过CMP方法除去在绝缘膜18上生长的铜膜和在绝缘膜18上的导电势垒层20a、21a、22a，并且如图所示，形成由导电势垒层20a和内部导体(铜)20b构成的布线20，和由导电势垒层21a、22a和内部导体(铜)21b、22b构成的导体21、22。随后，在整个表面上形成膜厚为50nm的、由例如SiCN构成的顶部势垒膜19。顶部势垒膜19是绝缘膜，当上绝缘膜被穿孔以形成通孔时，在需要与位于顶部势垒膜19之上的布线等相连的位置除去所述顶部势垒膜19。
对于由导电势垒层24a和内部导体(铜)24b构成的布线24，由导电势垒层25a、26a和内部导体(铜)25b、26b构成的导体25、26，绝缘膜23，以及顶部势垒膜19，关于上述的说明分别与下述在图1B中的说明相同，即，由导电势垒层20a和内部导体(铜)20b构成的布线20，由导电势垒层21a、22a和内部导体(铜)21b、22b构成的导体21、22，绝缘膜18，以及顶部势垒膜13。顺便提及，在本实例中，形成了具有上述布线的三层低k绝缘膜(绝缘膜12、18、23)，但是可以进一步以相同的方式形成多层(例如，总共6层到11层)。
接着，如图2A和图2B所示，处理切割部分17以在切割部分17中形成沟槽。具体地说，首先通过光刻方法构图在绝缘膜23上形成的光刻胶27，以只在切割部分17上的位置形成开口。然后，使用例如只腐蚀绝缘膜23、18、12而不腐蚀势垒材料和铜的湿溶液，通过蚀刻除去绝缘膜23、18、12等。例如可以使用氢氟酸(HF)作为湿溶液。虽然通过此蚀刻有时轻微地腐蚀了位于低k绝缘膜12之下的绝缘膜11，但是不会带来任何严重的问题。
顺便提及，在此蚀刻中，根据绝缘膜23、18、12等的总厚度，可以有选择地使用例如RIE方法的干法蚀刻和上面提到的湿法蚀刻。具体地说，当厚度相对小时，使用干法蚀刻不会对生产率产生太大的影响。在干法蚀刻中，使用对于导体25、26等的高选择比条件。
在完成蚀刻后，如图2B所示，在切割部分17中的沟槽的包括侧面和底面的整个表面上，形成由例如TEOS(原硅酸四乙酯玻璃)构成的、且具有4.2的相对介电常数的绝缘膜28。接着，如图3A所示，部分地穿孔绝缘膜28以允许例如由铝构成的焊接点29(导体图形)与布线24互相连接。最后，除了与外部相连的焊接点29，在整个表面上形成具有例如4.7的相对介电常数且由SiN构成的钝化膜30。钝化膜30也沉积在切割部分17中的沟槽的侧面和底面上。
如图3B所示，利用上述方法制造的半导体晶片具有在切割部分17中形成的沟槽31和在沟槽31内部的切割线DL。对于半导体器件的组装，沿着切割线DL切割此半导体晶片，切割部分被分离作为半导体芯片，并在通过例如引线焊接实现与外部的电连接后，封装所述被分离的半导体芯片。
在本实施例中，预先在切割部分17中形成沟槽31，并在每个芯片的至少四个角的每个切割部分17的两侧上形成由导体25、26等构成的壁。如此抑制了当切割晶片时在具有k＝3.8或更小的绝缘膜12、18、23中可能发生的破裂。尤其是，即使当破裂在钝化膜30中发生时，比绝缘膜12、18、23坚硬的由导体25、26等构成的壁可以抑制裂缝扩展并到达多层布线24、20、14。
此外，当破裂等在钝化膜30中发生时，由导体25、26等构成的壁也可以阻止水通过裂缝渗入半导体芯片。此外，导体25、26等的外侧面具有抗腐蚀性，因为它们由导电势垒层25a、26a等构成。导电势垒层25a、26a由例如Ta或含有高熔点金属Ta的TaN的高熔点金属构成，如前所述。与通常用作布线的主要材料的Cu和Al等的低熔点金属相比，这些导电物质不容易被腐蚀。
因此，极大延长了导体25、26等由于腐蚀而失去密封功能所需的时间。结果，有效的抑制了水渗入绝缘膜12、18、23，从而提供了适合改进稳定性的半导体器件。当在半导体衬底10上以环形形成由导体25、26等构成的壁时，如后面将要说明的，所述效应会更加显著。顺便提及，渗入半导体芯片的水会引起对布线14、20、24等的腐蚀，所述腐蚀会导致断路故障和短路故障。此外，会影响半导体芯片的外貌。
在本实施例中，对抗腐蚀性的改进来自这样的事实，即用于切割的沟槽31的形成不需要通过蚀刻除去导体25、26等。具体地说，如果通过蚀刻除去导体25、26等以形成沟槽31，通过蚀刻形成的沟槽的侧壁会成为易于腐蚀的表面，因为所述侧壁上没有导体势垒层。此外，如果蚀刻的后处理不充分，例如，作为在蚀刻工艺中的副产物，在RIE中使用的气体残留在沟槽中并附着在沟槽上。例如，当导体25、26等的暴露的表面是铜时，即使少量水通过钝化膜30的裂缝渗入，将由于水与残留物的反应导致腐蚀。
此外，在本实施例中，在被切割成半导体芯片之前处于晶片态的半导体衬底，具有预先形成的沟槽31以包围切割线DL。这方便了切割工艺。此外，在切割出的芯片态，至少在每个半导体芯片的四个角附近，作为第一绝缘膜的绝缘膜(低k膜)12、18、23被导体15、21、25(16、22、26)覆盖，并进一步被作为第二绝缘膜的绝缘膜28和钝化膜30覆盖。结果，保护了低介电常数绝缘膜12、18、23。
此外，绝缘膜12、18、23是用来形成切割的沟槽31的蚀刻对象，因而生产率高于金属蚀刻。当将更多的具有布线的绝缘膜成层以形成例如厚度为10μm的6层到10层的多层结构时，将具有更大的优势。此外，由于与导体25、26的材料不同，可以容易地以湿法蚀刻而不是干法蚀刻夹于导体25、26等之间的绝缘膜23、18、12，从而进一步改善了生产率。这种优势来自于在蚀刻工艺中通过利用选择比能够控制在衬底表面方向上的侧向蚀刻的结构。
图4为在上述方法中形成的半导体晶片的示意性的俯视图(一个例子)。在图4中，使用相同的附图标号和标记代表与前面介绍的部分相同或相应的部分。
如在图4中再次示出的，在沟槽31中具有切割线DL，在衬底表面的水平方向上的、具有三层结构的导体25、26等位于沿着半导体芯片的四个角的切割线DL的交叉点附近。仅沿着半导体芯片的四个角附近的部分提供导体25、26等的原因在于，当进行封装工艺时以及当把所封装的装置用作产品时，由于结构特征，这些部分将承受很大的应力。换句话说，所述原因在于，考虑到阻止由应力产生引起的可靠性退化，这些部分是特别重要的。在这种情况下，例如，在绝缘膜的数量不太大以及所述切割不是很困难的情况下，也可以只在切割线DL的交叉点附近合适地提供沟槽31。
图5为在上述方法中形成的半导体晶片的示意的俯视图(另一个例子)。在图5中，使用相同的附图标号和标记代表与前面介绍的部分相同或相应的部分。在此例中，在衬底表面的水平方向上具有三层结构的导体25、26等是以环形形成在每个半导体芯片上的。通过这种结构，可以提高稳定性，因为可以进一步抑制破裂和水渗入的发生。
实际上，制作了具有十一层低k绝缘膜的结构作为半导体晶片，切割所述半导体晶片，并引线焊接从半导体晶片切割出的半导体芯片以用于封装。当为了检查拆卸封装后，甚至在只在如图4所示的四个角上有导体等时，没有观察到低k绝缘膜的剥落和破裂等损坏。在位于低k绝缘膜下边具有大于3.8的相对介电常数的绝缘膜部分，没有观察到明显的膜的剥落和破裂等损坏，所述部分通过切割暴露于每个半导体芯片的侧面。
封装后进一步进行500小时的150℃下的温度循环实验(TCT)，并在其后进行100小时的100℃和100％RH下的高湿度实验。在这些实验后，封装被拆卸，没有观察到在低k绝缘膜中的破裂和剥落等损坏，并在与切割部分相邻的导体和布线中没有发生腐蚀。
在上面的说明中，给出的导体15、21、25(16、22、26)的结构例子是内部导体由Cu构成，内部导体的外侧(导电势垒层)由Ta或TaN构成。然而，内部导体可以由Al或Sn构成且其外侧可以由Ti、Zr、W或包括这些金属的合金或化合物构成。此外，绝缘膜28和钝化膜30是分别由TEOS(SiO2膜)和SiN膜构成的膜，但是可以使用从SiO2、SiN、SiC、SiCN等中适当选择的其他材料。
接着将说明比较例。从图6所示的截面结构中可以看出，所制备的是具有图3B所示结构的晶片状态的样品，但不包括沟槽31和导体15、16、21、22、25、26。注意，低k绝缘膜12、18、23的层数进一步增加到十一层。
沿切割部分切割如此形成的晶片并引线焊接和封装切割出的半导体芯片。当为了检查拆卸封装后，观察发现在低k绝缘膜中有剥落和破裂。特别是，当通过树脂密封引线焊接部分时，所产生的热和应力会扩大膜的剥落，并在部分引线焊接的焊接点、上绝缘膜的布线等中观察到断路故障。在这种没有任何用于切割的沟槽的结构中，当成层的绝缘膜等的厚度很大时，可能发生更多的比水渗入更基本的问题。
作为另一个比较例，制备的是这样的样品，其中没有形成上述比较例中的由导体25、26等构成的壁，但形成了总数为十一的层的绝缘膜12、18、23等，并且在本例的切割部分17中形成了沟槽，以形成易于切割的结构。具体地说，利用如图7所示构图的光刻胶27作为掩膜，通过使用氟化碳(CF)气体干蚀刻在绝缘膜12、18、23等中形成沟槽。之后，除去光刻胶27，并形成如图3B所示的绝缘膜28和钝化膜30。然而，就生产率和生成成本而言，该样品存在问题，因为十一层绝缘膜的膜厚为10μm或更大并需花费30分钟处理一个晶片。
对该样品尝试了湿法蚀刻，但是从切割部分17开始，在衬底表面的水平方向上发生了大约10μm的侧向蚀刻，且绝缘膜的被蚀刻的区域极大地超出了要被除去的区域。此外，在此情况下，在各自的层中绝缘膜的界面附近的抗湿性很低，并在界面中观测到了裂缝形状的蚀刻。这是比渗入水更基本的问题。
接着，参照图8说明根据本发明的另一个实施例的半导体器件。图8示出了根据本发明的另一个实施例的半导体器件(晶片态)的示意性的截面图。在图8中，使用相同的附图标号和标记代表与前面介绍的部分相同或相应的部分，并将省略对所述附图标号和标记的说明。
在本实施例中，在绝缘膜12、18、23中提供了所谓的保护环。保护环是在每个半导体芯片的外围边缘附近在夹层绝缘膜的内部提供的导体的框架，所述保护环具有抑制水渗入更内部的绝缘膜的功能。在本实施例中，作为保护环的通环(via ring)32、33、34可以利用与图3A和图3B所示的实施例中形成布线14、20、24和导体15、21、25的工艺相同的工艺形成。具体地说，通环32、33、34分别由内部导体32b、33b、34b和导电势垒层32a、33a、34a构成，并在与所示图垂直的方向延伸以形成所述通环32、33、34，从而使整个形状成为环形。
图9为图8所示的形成的半导体晶片的示意性俯视图。在图9，使用相同的附图标号和标记代表与前面介绍的部分相同或相应的部分。在本例中，在只在每个半导体芯片的四个角上提供导体25(26)等的情况下，进一步在内部提供通环34(32、33)作为保护环。利用此结构，通环34(32、33)进一步增强了抑制水渗入其中的效应。顺便提及，当以框架形状形成多个保护环时，可以进一步增强此效应。
下面，参照图10A到图12B说明根据本发明的再一个实施例的半导体器件的制造方法。图10A到图12B为根据本发明的再一个实施例的半导体器件的制造方法的工艺过程的示意性截面图。这些图根据图号顺序排列，并且在图10A到图12B的每一个中，根据A到B的顺序进行工艺过程。在这些图中，使用相同的附图标号和标记代表与前面介绍的部分相同或相应的部分，并将省略对所述附图标号和标记的说明。
首先，形成如图10A所示的结构。此结构与图1A所示结构的不同之处在于：在绝缘膜11的部分区域形成抗腐蚀性导体41、42，并形成由内部导体15Ab和导体势垒层15Aa构成的导体15A，以包围切割部分17。导体15A、内部导体15Ab和导体势垒层15Aa由与图1A所示的结构中用没有A的相应的附图标记表示的那些材料相同的材料构成。此后，在图10B中使用的包括‘A’的附图标记表示的那些与在图1B所示的结构中用没有‘A’的相应的附图标记表示的那些具有相同的关系。
抗腐蚀性导体41是用于实现与在半导体衬底10上形成的例如晶体管等元件(没示出)之间连接的导体。可以使用公知的方法形成导体41。更具体地说，例如，使用这样的方法：在绝缘膜11中形成连接孔，通过例如PVD方法在所形成的连接孔中形成由例如TiN构成导电势垒层，以及通过CVD(化学气相沉积)方法进一步形成埋入连接孔的W膜。
抗腐蚀性导体42的占用区域被设置在基本上处于导体15A的底面之下的位置，并且利用与导体41的方法相同的方法与上述的导体41同时形成抗腐蚀性导体42。注意，抗腐蚀性导体42的宽度可大于导体15A的宽度。
接着，形成如图10B所示的结构。此结构与图1B所示结构的不同之处在于：由内部导体21Ab和导体势垒层21Aa构成的导体21A形成在与为包围切割部分17而形成的导体15A重叠的位置。另一个不同之处在于：由内部导体25Ab和导体势垒层25Aa构成的导体25A与导体21A重叠地形成。在本实施例中，除了形成三层低k膜(绝缘膜12、18、23)，也能以同样的方式增加绝缘膜的层数。
接着，处理切割部分17以形成如图11A所示的沟槽。具体地说，通过光刻方法首先对在绝缘膜23上形成的光刻胶27构图，从而只在切割部分17的上面的部位具有开口。然后，交错进行使用例如H2O2和HCl的混合湿溶液的蚀刻除去内部导体25Ab、21Ab、15Ab(铜)，和使用Cl基气体的干法蚀刻除去导电势垒层25Aa、21Aa、15Aa。通过这些工艺，形成如图所示的到达抗腐蚀性导体42的沟槽。顺便提及，在蚀刻导体25A、21A、15A时，使用了对于抗腐蚀性导体42的高选择比条件，从而可以利用抗腐蚀性导体42作为蚀刻停止层。
下面所示的图11B、图12A和图12B分别与前面所述的图2B、图3A和图3B基本上相同。
在本实施例中，预先在切割部分17中形成沟槽31，并至少在每个芯片的四个角处的每个切割部分17的两侧上形成由导体25A等构成的壁。这同样能抑制切割时在k＝3.8或更小的绝缘膜12、18、23中可能发生的破裂。特别是，即使在钝化膜30中发生了破裂，比绝缘膜12、18、23坚硬的、由导体25A等构成的壁可以抑制裂缝扩展到达多层布线24、20、14。
此外，从充当第二绝缘膜的绝缘膜28和钝化膜30的下方延伸到导体15A的下方的抗腐蚀性导体42的存在带来另一个效应。具体地说，在切割出的芯片状态，抗腐蚀性导体42至少存在于每个芯片的四个角处，并暴露于绝缘膜28和衬底10之间。因此，由于抗腐蚀性导体42本身具有抗腐蚀性，从而阻止了在低k绝缘膜12、18、23下方的每个芯片的至少四个角附近绝缘膜11的侧面的暴露，进一步改善了稳定性。顺便提及，即使绝缘膜11的部分侧壁暴露于不是半导体芯片的四个角或不是在低k绝缘膜12、18、23的下方的部分，例如暴露于抗腐蚀性导体42的下方，抗腐蚀性导体42的形成相应地改善了抗腐蚀性，从而改善了稳定性。
此外，如此形成的半导体晶片也具有在切割部分17中形成的沟槽31和存在于沟槽31内部的切割线DL，如图12B所示。因此，方便了切割工艺。为了比较，准备了作为半导体晶片的样品，其中低k绝缘膜12、18、23的层数进一步增加以形成十一层的结构，且没有进行图11A所示的导体25A等的蚀刻，从而没有形成沟槽31。在切割此样品时，铜附着到切割刀片上以阻止正常的切割。
此外，在图10A到图12B所示的实施例中，在切割出的芯片状态，至少在每个半导体芯片的四个角附近利用导体15A、21A、25A覆盖作为第一绝缘膜的低k绝缘膜12、18、23，并进一步利用作为第二绝缘膜的绝缘膜28和钝化膜30覆盖。结果，保护了低介电常数绝缘膜12、18、23并增加了稳定性。
实际制作具有十一层低k绝缘膜的结构作为半导体晶片，切割所述半导体晶片，并引线焊接和封装从半导体晶片切割出的半导体芯片。当为了检查拆卸封装后，甚至在只在图4所示的四个角上存在导体时，在低k绝缘膜中没有观察到剥落和破裂等损坏。在位于低k绝缘膜下的、相对介电常数大于3.8的绝缘膜中，也没有观察到明显的膜的剥落和破裂等损坏。
在本实施例中，也可以有其它情况，其中导体25A等被形成为图5所示的环形而不是如图4所示的只在四个角附近提供所述导体。在两种情况下，都可以形成以环形方式设置的抗腐蚀性导体4 2。此外，可以如图9所示，额外地提供通环34等以增强抑制水渗入的效应。
内部导体15Ab、21Ab、25Ab可以由Al、Sn等而不是替Cu构成。注意，对于内部导体15Ab、21Ab、25Ab，就生产率而言使用钨是不利的，虽然钨本身具有与抗腐蚀性导体42相似的抗腐蚀性，但与铜相比，钨很难被干法蚀刻和湿法蚀刻。
下面，参照图13说明根据本发明的再一个实施例的半导体器件。图13示出了根据本发明的再一个实施例的半导体器件(晶片态)的示意性截面图。在图13中，使用相同的附图标号和标记代表与前面介绍的部分相同或相应的部分，并将省略对所述附图标号和标记的说明。
本实施例具有这样的结构，将图10A到图12B所示的实施例中的抗腐蚀性导体41、42加入到参照图1A到3B所介绍的实施例中。因此，结合了各自的效应。此外，当通过用湿溶液的蚀刻除去在切割部分17中的绝缘膜23、18、12时，也可以利用抗腐蚀性导体42作为蚀刻停止层。同样，也可以如图9所示额外地提供通环34等以增强抑制水渗入的效应。
本发明并不限于通过附图说明的具体形式，应当理解，下面的权利要求包括落入其含意与等等同范围内的所有修改。

Claims (14)

1.一种半导体器件，包括：
半导体衬底；
第一绝缘膜，在所述半导体衬底上形成并具有3.8或更小的相对介电常数；
导体，至少在所述半导体衬底的四个角附近覆盖所述第一绝缘膜的侧面，至少其外侧面具有导电势垒层；以及
第二绝缘膜，覆盖所述导体的外侧面并具有大于3.8的相对介电常数。
2.根据权利要求1的半导体器件，其中所述导体所具有的导电势垒层包括从Ti、Ta、Zr和W中选择的一种，并且所述导体包括作为主要成分的、从Cu、Al和Sn中选择的一种。
3.根据权利要求1的半导体器件，进一步包括：
抗腐蚀性导体，至少在所述半导体衬底的四个角附近形成以从所述第二绝缘膜的下方延伸到所述导体的下方。
4.根据权利要求3的半导体器件，其中所述导体包括从Cu、Al和Sn中选择的一种。
5.根据权利要求3的半导体器件，其中所述抗腐蚀性导体是沿着所述半导体衬底的整个外围边缘形成的。
6.根据权利要求3的半导体器件，其中所述抗腐蚀性导体是W。
7.根据权利要求1的半导体器件，进一步包括穿过位于所述第一绝缘膜的上侧的所述第二绝缘膜的导体图形，所述第二绝缘膜覆盖所述第一绝缘膜的上侧。
8.根据权利要求7的半导体器件，还包括埋入所述第一绝缘膜的导电图形。
9.根据权利要求1的半导体器件，其中所述第一绝缘膜由多层构成。
10.根据权利要求1的半导体器件，其中所述导体被形成为覆盖所述第一绝缘膜的整个侧面的环状。
11.根据权利要求1的半导体器件，其中所述第二绝缘膜是从SiO2、SiN、SiC和SiCN中选择的至少一种。
12.一种半导体器件的制造方法，包括下列步骤：
在半导体晶片上形成相对介电常数为3.8或更小的第一绝缘膜；
至少在所述半导体晶片上的切割线的交叉点附近形成沟槽，所述沟槽跨过所述切割线互相面对并穿过所述第一绝缘膜；
通过导电势垒层在每个所述沟槽中形成导体层，以利用所述导体层填充所述沟槽；
至少在切割线的交叉点附近除去所述第一绝缘膜，所述切割线被夹在用所述导体层填充的沟槽中间；
形成相对介电常数大于3.8的第二绝缘膜，以覆盖由于除去所述第一绝缘膜所暴露的所述导电势垒层；以及
在形成所述第二绝缘膜后切割所述半导体晶片。
13.根据权利要求12的半导体器件的制造方法，其中多次重复所述形成第一绝缘膜的步骤、穿过所述第一绝缘膜形成所述沟槽步骤和填充所述沟槽的步骤。
14.根据权利要求12的半导体器件的制造方法，进一步包括下列步骤：
在所述半导体晶片上，至少在所述半导体晶片上的切割线的所述交叉点附近形成抗腐蚀性导体层以包围所述切割线。
CNB2004100088610A 2003-03-27 2004-03-24 半导体器件及半导体器件的制造方法 Expired - Fee Related CN100338743C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003088907A JP4434606B2 (ja) 2003-03-27 2003-03-27 半導体装置、半導体装置の製造方法
JP088907/2003 2003-03-27

Publications (2)

Publication Number Publication Date
CN1534739A CN1534739A (zh) 2004-10-06
CN100338743C true CN100338743C (zh) 2007-09-19

Family

ID=33402918

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100088610A Expired - Fee Related CN100338743C (zh) 2003-03-27 2004-03-24 半导体器件及半导体器件的制造方法

Country Status (4)

Country Link
US (1) US8008779B2 (zh)
JP (1) JP4434606B2 (zh)
CN (1) CN100338743C (zh)
TW (1) TWI236709B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3977578B2 (ja) * 2000-09-14 2007-09-19 株式会社東芝 半導体装置および製造方法
US7508052B2 (en) * 2004-06-03 2009-03-24 International Rectifier Corporation Crack protection for silicon die
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
JP4699172B2 (ja) 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2007194469A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置の製造方法
US7557430B2 (en) * 2006-05-25 2009-07-07 Skyworks Solutions, Inc. Semiconductor seal ring
JP2008130753A (ja) * 2006-11-20 2008-06-05 Nec Electronics Corp 半導体チップおよびその製造方法
CN101641776B (zh) 2007-03-30 2011-11-16 富士通半导体股份有限公司 半导体器件
US7544992B2 (en) * 2007-05-16 2009-06-09 United Microelectronics Corp. Illuminating efficiency-increasable and light-erasable embedded memory structure
US7898063B2 (en) * 2008-02-16 2011-03-01 International Business Machines Corporation Through substrate annular via including plug filler
JP5127669B2 (ja) * 2008-10-31 2013-01-23 パナソニック株式会社 半導体ウェハ
KR101085721B1 (ko) * 2009-02-10 2011-11-21 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
JP5407422B2 (ja) * 2009-02-27 2014-02-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US9059110B2 (en) * 2009-09-04 2015-06-16 X-Fab Semiconductor Foundries Ag Reduction of fluorine contamination of bond pads of semiconductor devices
JP5830843B2 (ja) * 2010-03-24 2015-12-09 富士通セミコンダクター株式会社 半導体ウエハとその製造方法、及び半導体チップ
JP2010206226A (ja) * 2010-06-21 2010-09-16 Renesas Electronics Corp 半導体装置の製造方法
JP2013123000A (ja) 2011-12-12 2013-06-20 Sony Corp 固体撮像装置およびその製造方法
JP5541345B2 (ja) * 2012-11-09 2014-07-09 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5655844B2 (ja) * 2012-11-09 2015-01-21 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP6257261B2 (ja) * 2013-10-21 2018-01-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10325861B2 (en) * 2016-09-30 2019-06-18 Intel IP Corporation Methods and structures for dicing integrated circuits from a wafer
KR102428328B1 (ko) * 2017-07-26 2022-08-03 삼성전자주식회사 반도체 장치
DE112017008195B4 (de) * 2017-11-14 2023-06-22 Mitsubishi Electric Corporation Halbleitereinrichtung und Verfahren zu deren Herstellung
WO2019130388A1 (ja) * 2017-12-25 2019-07-04 堺ディスプレイプロダクト株式会社 蒸着マスク、蒸着方法及び有機ｅｌ表示装置の製造方法
US20220037145A1 (en) * 2020-07-31 2022-02-03 Psiquantum, Corp. Silicon nitride films having reduced interfacial strain
US20240170411A1 (en) * 2022-11-18 2024-05-23 Adeia Semiconductor Bonding Technologies Inc. Scribe lane reinforcement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697165A (ja) * 1992-09-16 1994-04-08 Fujitsu Ltd 半導体装置及びその製造方法
JP2000232105A (ja) * 1999-02-10 2000-08-22 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2000277465A (ja) * 1999-03-26 2000-10-06 Sanyo Electric Co Ltd 半導体装置の製造方法
US6313037B1 (en) * 1999-05-25 2001-11-06 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6424051B1 (en) * 1999-02-09 2002-07-23 Sanyo Electric Co., Ltd. Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2890380B2 (ja) 1991-11-27 1999-05-10 三菱電機株式会社 半導体装置およびその製造方法
JP3132208B2 (ja) 1992-12-16 2001-02-05 ヤマハ株式会社 半導体装置
US5994762A (en) * 1996-07-26 1999-11-30 Hitachi, Ltd. Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof
US6156651A (en) 1996-12-13 2000-12-05 Texas Instruments Incorporated Metallization method for porous dielectrics
JPH10189497A (ja) 1996-12-25 1998-07-21 Toshiba Corp 半導体装置及びその製造方法
JPH10209148A (ja) 1997-01-27 1998-08-07 Sony Corp 低誘電率絶縁体膜の形成方法およびこれを用いた半導体装置
JPH1154504A (ja) * 1997-08-04 1999-02-26 Sony Corp 積層絶縁体膜の形成方法およびこれを用いた半導体装置
JP3463014B2 (ja) 2000-01-14 2003-11-05 シャープ株式会社 半導体装置および半導体装置の製造方法
JP4118029B2 (ja) 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP2002353307A (ja) 2001-05-25 2002-12-06 Toshiba Corp 半導体装置
TW518680B (en) * 2001-06-13 2003-01-21 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697165A (ja) * 1992-09-16 1994-04-08 Fujitsu Ltd 半導体装置及びその製造方法
US6424051B1 (en) * 1999-02-09 2002-07-23 Sanyo Electric Co., Ltd. Semiconductor device
JP2000232105A (ja) * 1999-02-10 2000-08-22 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2000277465A (ja) * 1999-03-26 2000-10-06 Sanyo Electric Co Ltd 半導体装置の製造方法
US6313037B1 (en) * 1999-05-25 2001-11-06 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
TWI236709B (en) 2005-07-21
CN1534739A (zh) 2004-10-06
JP4434606B2 (ja) 2010-03-17
TW200428500A (en) 2004-12-16
US8008779B2 (en) 2011-08-30
US20050116333A1 (en) 2005-06-02
JP2004296904A (ja) 2004-10-21

Similar Documents

Publication Publication Date Title
CN100338743C (zh) 半导体器件及半导体器件的制造方法
CN1309025C (zh) 半导体器件
CN1311524C (zh) 具有用于防止水从外部进入电路区的保护环的半导体器件
CN100463173C (zh) 半导体器件
JP4580867B2 (ja) 半導体装置の製造方法、半導体ウエハおよび半導体装置
CN1309070C (zh) 半导体器件及其制造方法
JP5324822B2 (ja) 半導体装置
CN1293622C (zh) 半导体器件及其制造方法
JP4360881B2 (ja) 多層配線を含む半導体装置およびその製造方法
CN1499626A (zh) 半导体器件及其制造方法
CN1790702A (zh) 改进的hdp氮化物基ild盖层
WO2011125928A1 (ja) 半導体装置およびその製造方法
CN1476072A (zh) 半导体器件
CN1858909A (zh) 集成电路结构
CN1967800A (zh) 半导体集成电路器件的制造方法
JP4646993B2 (ja) 半導体装置
CN1645607A (zh) 半导体器件及其制造方法
CN1614764A (zh) 半导体器件的制造方法
JP2005142262A (ja) 半導体装置および半導体装置の製造方法
CN1487585A (zh) 半导体器件及其制造方法
CN1134835C (zh) 半导体器件及其制造方法
CN1716620A (zh) 半导体芯片及其制造方法以及半导体器件
CN1893059A (zh) 半导体器件
CN101047163A (zh) 半导体器件及其制造方法
CN1735964A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070919

Termination date: 20130324