KR101085721B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 도전성 패턴 간 간섭현상을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명은 다마신 패턴을 포함하며 반도체 기판 상에 형성된 절연막, 다마신 패턴 내부에서 절연막보다 높게 형성된 도전성 패턴, 및 다마신 패턴 내부에서 도전성 패턴의 측벽과 절연막 사이에 형성된 간섭 방지홈을 포함하는 반도체 소자 및 그 제조방법을 제공한다.
기생 캐패시턴스, 간섭 현상, 절연막, 보이드

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 도전성 패턴간 간섭현상을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 다수의 셀을 포함하며, 각각의 셀에는 도전성 패턴을 통해 전기적인 신호가 인가된다. 도전성 패턴들은 다수의 패턴으로 분리되어 형성되며, 서로 이웃하는 도전성 패턴들 사이에는 절연막이 형성되어 도전성 패턴들 사이가 절연된다. 이에 따라, 임의의 도전성 패턴과, 절연막을 사이에 두고 이에 이웃하는 도전성 패턴 사이에 기생 캐패시턴스가 형성될 수 있다. 이러한 기생 캐패시턴스로 인하여 도전성 패턴간에 간섭 현상이 발생한다. 간섭 현상은 반도체 소자가 고집적화됨에 따라 도전성 패턴들 사이의 간격이 좁아짐으로써 더욱 심화되어 문제가 된다.
본 발명은 도전성 패턴간 간섭현상을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는 다마신 패턴을 포함하며 반도체 기판 상에 형성된 절연막, 다마신 패턴 내부에서 절연막보다 높게 형성된 도전성 패턴, 및 다마신 패턴 내부에서 도전성 패턴의 측벽과 절연막 사이에 형성된 간섭 방지홈을 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 상부에 다마신 패턴을 포함하는 절연막을 형성하는 단계, 다마신 패턴의 내부에 절연막보다 높은 높이의 도전성 패턴을 형성하는 단계, 및 절연막과 도전성 패턴의 측벽 사이에 간섭 방지홈을 형성하는 단계를 포함한다.
다마신 패턴은 제1 및 제2 다마신 패턴을 포함하고, 절연막은 제1 다마신 패턴을 포함하는 제1 절연막과, 제2 다마신 패턴을 포함하며 제1 다마신 패턴의 저면에 형성된 제2 절연막을 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 상부에 제1 다마신 패턴을 포함하는 제1 절연막을 형성하는 단계, 제1 절연막의 상부 및 제1 다마신 패턴의 표면에 제2 다마신 패턴을 포함하는 제2 절연막을 형성하는 단계, 제1 및 제2 다마신 패턴의 내부에 제1 절연막보다 높은 높이의 도전성 패턴을 형성하는 단계, 및 제1 다마신 패턴의 측벽에 형성된 제2 절연막을 식각하여 제1 절연막과 도전성 패턴의 사이에 간섭 방지홈을 형성하는 단계를 포함한다.
제1 절연막은 HDP(High Density Plasma) 산화막 및, 열 산화막(thermal oxide) 중 어느 하나를 이용하여 형성하는 것이 바람직하다.
제2 절연막은 SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass), 질화막 중 어느 하나를 이용하여 형성하는 것이 바람직하다.
간섭 방지홈을 형성하는 단계 이후, 간섭 방지홈, 및 도전성 패턴의 상부에 층간 절연막을 형성하는 단계를 더 포함한다.
층간 절연막은 PE-산화막(plasma enhanced-oxide) 및, HDP(High Density Plasma) 산화막 중 어느 하나를 이용하여 형성하는 것이 바람직하다.
도전성 패턴을 형성하는 단계는 다마신 패턴의 내부가 매립되도록 제2 절연막의 상부에 도전막을 형성하는 단계, 및 제2 절연막이 노출되는 시점까지 도전막의 표면을 평탄화하는 단계를 포함한다.
간섭 방지홈을 형성하는 단계에서 제1 절연막의 상부에 형성된 제2 절연막이 제거된다.
본 발명은 도전성 패턴 사이들 사이에 제1 절연막 뿐 아니라 간섭 방지홈을 형성함으로써 도전성 패턴들 사이에 발생하는 간섭 효과를 개선할 수 있다. 이로써 본 발명은 반도체 소자의 동작 속도 및 신뢰성을 개선할 수 있다.
또한 본 발명에서 간섭 방지홈은 제2 절연막의 증착시 증착 두께에 따라 그 크기가 정형화되어 형성될 수 있다. 이에 따라 본 발명은 정형화된 간섭 방지홈을 이용하여 도전성 패턴들 사이의 기생 캐패시턴스를 균일하게 제어할 수 있다.
그리고 본 발명은 간섭 방지홈 형성시, 제1 절연막 상부에 형성된 제2 절연막을 제거하는 과정에서 도전성 패턴 간 미세한 단락을 제거할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 상부에 제1 다마신 패턴(105)을 포함하는 제1 절연막(103)을 형성한다.
도면에 도시하진 않았으나, 제1 절연막(103)을 형성하기 전 반도체 기판(101)의 상부에는 게이트들, 게이트들 사이의 접합 영역에 접속된 콘택 플러그들등의 하부 구조물이 형성될 수 있다. 제1 절연막(103)은 후속 공정에서 형성될 제2 절연막에 비해 식각 속도가 느리거나, 제2 절연막과 다른 계열의 물질로 형성되는 것이 바람직하다. 예를 들어, 제1 절연막(103)은 HDP(High Density Plasma) 산화막, 퍼니스(furnace) 방식 등으로 형성되는 열 산화막(thermal oxide) 중 적어도 어느 하나를 이용하여 형성할 수 있다. 제1 다마신 패턴(105)은 제1 절연막(103)의 상부에 포토레지스트 패턴을 형성한 후 포토레지스트 패턴을 식각 베리어로 사용하여 제1 절연막(103)을 식각하고 포토레지스트 패턴을 제거함으로써 형성할 수 있다. 상술한 제1 다마신 패턴(105)은 라인 패턴으로 형성될 수 있다.
도 1b를 참조하면, 제1 다마신 패턴(105)의 표면 및 제1 절연막(103)의 상부에 제2 절연막(107)을 형성한다.
제2 절연막(107)은 스텝 커버리지(step coverage) 특성이 우수한 것으로 형성하는 것이 바람직하다. 또한 제2 절연막(107)은 제1 절연막(103)보다 식각 속도가 빠르거나, 제1 절연막(103)과 다른 계열의 물질로 형성되는 것이 바람직하다. 예를 들어, 제2 절연막(107)은 제1 절연막(103)보다 식각 속도가 빠르며, 스텝 커버리지 특성이 우수한 SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass) 중 적어도 어느 하나를 이용하여 형성할 수 있다. 또한 제2 절연막(107)은 제1 절연막(103)과 다른 식각 물질에 의해 식각되며, 스텝 커버리지 특성이 우수한 질화막을 이용하여 형성할 수 있다.
상술한 제2 절연막(107) 형성 후, 제1 다마신 패턴(105)의 저면에 형성된 제2 절연막(107)을 식각하여 반도체 기판(101)과 제1 절연막(103)의 사이에 형성된 하부 구조물(미도시)을 노출시키는 제2 다마신 패턴(106)을 형성할 수 있다. 제2 다마신 패턴(106)은 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정을 통해 원하는 영역에만 제2 다마신 패턴(106)을 형성할 수 있다. 포토레지스트 패턴은 노광 및 현상 공정을 포함하는 포토리소그래피 통해 형성되고, 제2 다마신 패턴(106) 형성 후 제거된다. 이러한 제2 다마신 패턴(106)은 라인 패턴으로 형성되지 않고, 제1 다마신 패턴(105)의 하부에 미리 형성된 하부 구조물을 노출시키는 콘택홀 형태로 형성될 수 있다.
도 1c를 참조하면, 제2 절연막(107)의 상부에 제1 및 제2 다마신 패턴(도 1b의 105, 106)의 내부가 매립되도록 충분한 두께의 도전막(109)을 형성한다.
도 1d를 참조하면, 도전막이 제1 및 제2 절연막(103, 107)을 사이에 두고 분리된 도전성 패턴(109a)으로 정의될 수 있도록 제2 절연막(107)이 노출되는 시점까지 도전막의 표면을 평탄화한다. 평탄화 공정은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방법을 이용하여 실시할 수 있다.
제2 절연막(107)이 노출되는 시점까지 도전막의 표면을 평탄화함으로써 형성된 도전성 패턴(109a)의 높이는 제1 절연막(103)의 상부에 형성된 제2 절연막(107)의 높이와 동일하게 형성된다. 즉, 도전성 패턴(109a)은 제1 절연막(103)보다 높은 높이로 형성된다. 또한 도전성 패턴(109a)은 제1 및 제2 다마신 패턴(도 1b의 105, 106)의 내부에 형성된다.
도 1e를 참조하면, 제1 다마신 패턴(도 1b의 105)의 측벽에 형성된 제2 절연막(107)을 식각하여 제1 절연막(103)과 도전성 패턴(109a)의 사이에 간섭 방지홈(111)을 형성한다.
이 때 간섭 방지홈(111)의 크기는 제2 절연막(107)의 증착 두께에 따라 결정되므로 정형화되어 균일하게 형성될 수 있다. 또한 간섭 방지홈(111)을 형성하기 위한 제2 절연막(107)의 식각 공정시 제1 절연막(103)의 상부에 형성된 제2 절연막(107)이 제거된다. 이에 따라 도 1d에서 상술한 도전막의 평탄화 공정 후에도 제1 절연막(103)의 상부에 형성된 제2 절연막의 상부에 잔여할 수 있는 도전막이 완전히 제거될 수 있다. 이로써 본 발명은 도전성 패턴(109a)들의 전기적인 분리를 보다 명확히 할 수 있다.
한편, 제2 절연막(107)은 건식 식각 또는 습식 식각 공정으로 제거될 수 있다. 이 때, 제1 절연막(103)은 제2 절연막(107)에 비해 식각 속도가 느리거나, 다른 계열의 물질로 형성되었으므로 제1 절연막(103)은 제2 절연막(107)을 식각하는 공정에서 제거되지 않고 남는다.
도 1f를 참조하면, 제1 절연막(103), 도전성 패턴(109a) 및 간섭 방지홈(111)의 층간 절연막(113)을 형성한다. 층간 절연막(113)은 간섭 방지홈(111)이 매립되지 않도록 스텝 커버리지(step coverage) 특성이 나쁜 PE-산화막(plasma enhanced-oxide) 및 HDP 산화막 중 어느 하나를 이용하여 형성하는 것이 바람직하다. 층간 절연막(113)을 PE-산화막 및 HDP 산화막 중 어느 하나를 이용하여 형성함으로써 간섭 방지홈(111)은 층간 절연막(113)으로 매립되지 않고, 도전성 패턴(109a)의 측벽과 제1 절연막(103) 사이에 남아 있을 수 있다.
이와 같이 본 발명의 실시 예에서는 도전성 패턴(109a)들 사이에 제1 절연막(103) 뿐 아니라 간섭 방지홈(111)을 형성한다. 간섭 방지홈(111) 내부는 공기로 채워지므로 그 유전 상수는 1이 된다. 이러한 간섭 방지홈(111)은 제1 절연막(103)보다 작은 유전 상수를 가지므로 도전성 패턴(109a)들 사이에 형성되는 기생 캐패시턴스를 줄일 수 있다. 이에 따라, 간섭 방지홈(111)은 도전성 패턴(109a) 사이의 간섭 현상을 개선할 수 있다.
또한, 본 발명에서 간섭 방지홈(111)은 도전성 패턴(109a)들 사이에 형성되는 기생 캐패시턴스를 줄일 수 있으므로 절연물질로 유전 상수가 낮은 신물질을 도입하지 않아도 된다. 이에 따라 본 발명은 유전 상수가 낮은 물질을 도입함으로써 새로운 물질의 매립 특성을 확인하거나, 새로운 물질이 콘택홀 형성을 위한 식각 공정 또는 세정 공정 등의 후속 공정에 대해 안정성이 있는지 확인할 필요가 없으므로 개발비용을 줄일 수 있다.
그리고, 간섭 방지홈(111)은 제2 절연막(107)의 증착시 증착 두께에 따라 그 크기가 정형화되어 형성될 수 있다. 이에 따라 본 발명은 정형화된 간섭 방지홈(111)을 이용하여 도전성 패턴(109a)들 사이의 기생 캐패시턴스를 균일하게 제어할 수 있다. 보다 상세히 하면, 도전성 패턴(109a)들 사이에 형성되는 절연막으로 매립 특성이 좋지 않은 물질을 적용하여 절연막에 보이드를 형성시키는 경우, 보이드의 크기는 도전성 패턴(109a)들 사이마다 균일하게 형성되기 어렵다. 또한 보이드는 도전성 패턴(109a)들 사이에 마련된 공간에 의존하여 형성되기도 하고 형성되 지 않을 수도 있다. 또한 보이드의 크기가 너무 크게 형성된 경우, 후속 세정 공정에서 세정액이 보이드로 침투하여 절연막이 모두 제거될 수 있다. 도전성 패턴(109a)들 사이의 절연막이 모두 제거되면 후속 공정에서 이웃하는 도전성 패턴(109a)들 사이끼리 단락되는 불량이 발생할 수 있다. 이에 반하여, 본 발명에 따른 간섭 방지홈(111)은 제2 절연막(107)의 증착시 증착 두께에 따라 그 폭이 일률적으로 정의되므로 균일하게 형성될 수 있다.
도 2는 도 1a 내지 도 1f에서 상술한 공정을 통해 형성된 반도체 소자를 나타내는 단면도이다. 특히, 도 2는 도 1a 내지 도 1f에서와 다른 영역을 도시한 것이다. 보다 구체적으로 도 2는 하부 구조물과 도전성 패턴이 전기적으로 연결되지 않는 부분을 도시한 것이다.
도 2를 참조하면, 도전성 패턴(109a)과 하부 구조물이 전기적으로 연결될 필요가 없는 부분에는 도 1b에서 상술한 제2 다마신 패턴이 형성되지 않는다. 이에 따라 제2 절연막(107)은 제2 다마신 패턴 형성 공정 후에도 제1 다마신 패턴의 저면에 잔여할 수 있다.
도 3은 본 발명을 보다 구체적으로 설명하기 위해 낸드 플래시 메모리 소자에 본 발명을 적용한 경우를 예로 들어 도시한 사시도이다. 특히, 도 3은 도 1a 내지 도 1e까지 공정을 실시한 후 낸드 플래시 메모리 소자의 일부를 개략적으로 도시한 것이다.
도 3을 참조하면, 낸드 플래시 메모리 소자의 경우 제1 절연막(103)과 반도체 기판(201) 사이에 형성된 하부 구조물은 게이트 절연막(203), 게이트 패턴(DSG, CG, SSG), 접합 영역(201a), 스페이서(213), 하부 층간 절연막(215), 식각 정지막(217), 및 드레인 콘택 플러그(219)를 포함한다.
낸드 플래시 메모리 소자의 게이트 패턴(DSG, CG, SSG)은 드레인 셀렉트 트랜지스터의 드레인 셀렉트 게이트(DSG), 소스 셀렉트 트랜지스터의 소스 셀렉트 게이트(SSG), 및 메모리 셀의 셀 게이트(CG)를 포함한다. 셀 게이트(CG)는 드레인 셀렉트 게이트(DSG)와 소스 셀렉트 게이트(SSG) 사이에 다수 형성된다. 또한, 낸드 플래시 메모리 소자의 게이트 패턴(DSG, CG, SSG)은 게이트 절연막(203)을 사이에 두고 반도체 기판(201)의 상부에 형성되며, 플로팅 게이트(205), 유전체막(207), 및 컨트롤 게이트(209)가 적층된 구조로 형성된다. 게이트 패턴(DSG, CG, SSG)은 하드 마스크 패턴(211)을 통해 패터닝되며, 하드 마스크 패턴(211)은 게이트 패턴(DSG, CG, SSG)의 상부에 잔여할 수 있다. 한편, 드레인 셀렉트 게이트(DSG), 및 소스 셀렉트 게이트(SSG)에 포함된 컨트롤 게이트(209)는 유전체막(207)에 형성된 콘택홀을 통해 플로팅 게이트(205)에 전기적으로 연결된다.
상술한 게이트 패턴(DSG, CG, SSG) 양측의 반도체 기판(201)에는 불순물 이온이 주입된 접합 영역(201a)이 형성된다. 그리고, 게이트 패턴(DSG, CG, SSG)의 측벽에는 후속 식각 공정으로부터 게이트 패턴(DSG, CG, SSG)을 보호하기 위한 스페이서(213)가 형성된다. 스페이서(213), 접합 영역(201a), 및 게이트 패턴(DSG, CG, SSG)이 형성된 반도체 기판(201)의 상부에는 후속 식각 공정으로부터 게이트 패턴(DSG, CG, SSG)을 보호하기 위한 식각 정지막(215)이 형성된다. 식각 정지막(215)의 상부에는 하부 층간 절연막(217)이 형성되어 게이트 패턴(DSG, CG, SSG) 을 전기적으로 격리시킨다. 드레인 셀렉트 게이트(DSG)들 사이에 형성된 접합 영역(201a)은 하부 층간 절연막(217) 및 식각 정지막(215)을 식각하여 형성된 드레인 콘택홀을 통해 노출되고, 드레인 콘택홀 내부에는 드레인 콘택 플러그(219)가 형성된다. 이에 따라, 드레인 콘택 플러그(219)는 드레인 셀렉트 게이트(DSG)들 사이의 반도체 기판(201)에 형성된 접합 영역(201a)에 전기적으로 연결된다.
이 후, 도 1a에서 상술한 제1 절연막(103)을 형성한다. 그리고 게이트 패턴(DSG, CG, SSG)과 교차되는 제1 다마신 패턴을 라인 형태로 형성한다. 이어서 도 1b에서 상술한 제2 절연막(17)을 형성하고 제2 다마신 패턴(106)을 형성한다. 여기서, 제2 다마신 패턴(106)은 하부 구조물 중 드레인 콘택 플러그(219)를 노출시키는 콘택홀이 된다. 이 후 도 1c 및 도 1d에서 상술한 공정을 통해 도전성 패턴(109a)을 형성한다. 여기서, 도전성 패턴(109a)은 드레인 콘택 플러그(219)에 전기적으로 접속된 비트 라인이 된다. 이어서 도 1e에서 상술한 공정을 통해 간섭 방지홈(111)을 형성한다. 이로써 낸드 플래시 메모리 소자의 비트 라인간 간섭 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 다른 영역을 절취하여 나타낸 단면도.
도 3은 본 발명이 적용된 낸드 플래시 메모리 소자를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 제1 절연막
105 : 제1 다마신 패턴 106 : 제2 다마신 패턴
107 : 제2 절연막 109 : 도전막
109a : 도전성 패턴 111 : 간섭 방지홈
113 : 층간 절연막

Claims (15)

  1. 반도체 기판 상에 형성된 제1 절연막;
    상기 제1 절연막을 관통하여 형성된 제1 다마신 패턴;
    상기 제1 다마신 패턴의 바닥면에 형성된 제2 절연막;
    상기 제2 절연막을 관통하여 형성된 제2 다마신 패턴;
    상기 제2 절연막 상부의 상기 제1 다마신 패턴 내부에 형성됨과 아울러 상기 제2 다마신 패턴 내부를 채우도록 형성되며, 상기 제1 절연막보다 높게 형성된 도전성 패턴; 및
    상기 제1 다마신 패턴의 측벽과 상기 제2 절연막 상부의 상기 도전성 패턴 사이에 형성된 간섭 방지홈을 포함하는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 절연막은 HDP(High Density Plasma) 산화막 및, 열 산화막(thermal oxide) 중 어느 하나를 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제2 절연막은 SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass), 질화막 중 어느 하나를 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 도전성 패턴, 상기 제1 절연막, 상기 간섭 방지홈의 상부에 형성된 층간 절연막을 더 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 층간 절연막은 PE-산화막(plasma enhanced-oxide) 및, HDP(High Density Plasma) 산화막 중 어느 하나를 포함하는 반도체 소자.
  7. 삭제
  8. 삭제
  9. 반도체 기판의 상부에 제1 다마신 패턴을 포함하는 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 상부 및 상기 제1 다마신 패턴의 표면에 제2 다마신 패턴을 포함하는 제2 절연막을 형성하는 단계;
    상기 제1 및 제2 다마신 패턴의 내부에 상기 제1 절연막보다 높은 높이의 도전성 패턴을 형성하는 단계; 및
    상기 제1 다마신 패턴의 측벽에 형성된 상기 제2 절연막을 식각하여 상기 제1 절연막과 상기 도전성 패턴의 측벽 사이에 간섭 방지홈을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 절연막은 HDP(High Density Plasma) 산화막 및, 열 산화막(thermal oxide) 중 어느 하나를 이용하여 형성하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 제2 절연막은 SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass), 질화막 중 어느 하나를 이용하여 형성하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 간섭 방지홈을 형성하는 단계 이후,
    상기 간섭 방지홈, 및 상기 도전성 패턴의 상부에 층간 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 층간 절연막은 PE-산화막(plasma enhanced-oxide) 및, HDP(High Density Plasma) 산화막 중 어느 하나를 이용하여 형성하는 반도체 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 도전성 패턴을 형성하는 단계는
    상기 다마신 패턴의 내부가 매립되도록 상기 제2 절연막의 상부에 도전막을 형성하는 단계; 및
    상기 제2 절연막이 노출되는 시점까지 상기 도전막의 표면을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서, 상기 간섭 방지홈을 형성하는 단계에서 상기 제1 절연막의 상부에 형성된 상기 제2 절연막이 제거되는 반도체 소자의 제조방법.
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