JP2000232105A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000232105A JP2000232105A JP11032822A JP3282299A JP2000232105A JP 2000232105 A JP2000232105 A JP 2000232105A JP 11032822 A JP11032822 A JP 11032822A JP 3282299 A JP3282299 A JP 3282299A JP 2000232105 A JP2000232105 A JP 2000232105A
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Abstract
(57)【要約】
【課題】 ウェハや半導体チップの歪みを取り除くと共
に、シールリングのより高機能化を実現する。 【解決手段】 シールリング１５は、タングステンプラ
グ９、１２とメタル電極６、１３で構成し、第２の開口
部１１を形成する際に第１の凹み部３２に、Ｗから成る
スペーサを形成する。これにより二重のシールリングが
実現できると共にウェハ歪みが取り除かれる。
に、シールリングのより高機能化を実現する。 【解決手段】 シールリング１５は、タングステンプラ
グ９、１２とメタル電極６、１３で構成し、第２の開口
部１１を形成する際に第１の凹み部３２に、Ｗから成る
スペーサを形成する。これにより二重のシールリングが
実現できると共にウェハ歪みが取り除かれる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にダイシングライン部と近接し
て形成されるシールリングの構造およびその製造方法に
関するものである。
その製造方法に関し、特にダイシングライン部と近接し
て形成されるシールリングの構造およびその製造方法に
関するものである。
【０００２】
【従来の技術】半導体装置は、周知事項ではあるが、ウ
ェハの状態で次々と素子が作り込まれ、所定の機能を有
したＩＣ回路が形成される。平面的には、このＩＣ回路
が形成されたＩＣ回路形成部がマトリックス状に配置さ
れ、このＩＣ回路形成部を囲み格子状にダイシングライ
ン部が設けられ、このダイシングライン部に沿ってダイ
シングされ、個々の半導体装置（半導体チップ）に分離
形成される。
ェハの状態で次々と素子が作り込まれ、所定の機能を有
したＩＣ回路が形成される。平面的には、このＩＣ回路
が形成されたＩＣ回路形成部がマトリックス状に配置さ
れ、このＩＣ回路形成部を囲み格子状にダイシングライ
ン部が設けられ、このダイシングライン部に沿ってダイ
シングされ、個々の半導体装置（半導体チップ）に分離
形成される。
【０００３】しかしこのダイシングラインの側壁は、前
記半導体装置で積層された数々の絶縁膜の界面が露出さ
れている。この界面は、湿気の浸入路となり、前記ＩＣ
回路の誤動作、更には破壊を引き起こす問題があった。
記半導体装置で積層された数々の絶縁膜の界面が露出さ
れている。この界面は、湿気の浸入路となり、前記ＩＣ
回路の誤動作、更には破壊を引き起こす問題があった。
【０００４】そのため、ダイシングライン部の内側を全
周に渡り囲んだシールリング（または耐湿リングと呼ば
れている。）が開発されている。
周に渡り囲んだシールリング（または耐湿リングと呼ば
れている。）が開発されている。
【０００５】この構造は、例えば特開平２―１８８９４
２号公報に詳述されている。
２号公報に詳述されている。
【０００６】簡単に説明する。先ず図５に於いて、前述
した様に、半導体ウェハ１にはマトリックス状にＩＣ回
路形成部２が形成され、このＩＣ回路形成部を囲むよう
にダイシングライン部３が形成されている。そしてＩＣ
回路形成部２とダイシングライン部３との間には、ＩＣ
回路形成部２を囲むようにシールリングが設けられてい
る。
した様に、半導体ウェハ１にはマトリックス状にＩＣ回
路形成部２が形成され、このＩＣ回路形成部を囲むよう
にダイシングライン部３が形成されている。そしてＩＣ
回路形成部２とダイシングライン部３との間には、ＩＣ
回路形成部２を囲むようにシールリングが設けられてい
る。
【０００７】符号４、５は、第１層目のメタル電極（Ｉ
Ｃ回路形成部では第１のメタル配線となる。）６の下層
に形成される第１の絶縁膜７であり、ここには、半導体
基板１が露出する複数の第１の開口部８が形成され、タ
ングステン９が埋め込まれている。この第１の開口部８
は、リング状に３本で形成され、このタングステンプラ
グ９を全て覆うように第１のメタル電極６がリング状に
設けられている。
Ｃ回路形成部では第１のメタル配線となる。）６の下層
に形成される第１の絶縁膜７であり、ここには、半導体
基板１が露出する複数の第１の開口部８が形成され、タ
ングステン９が埋め込まれている。この第１の開口部８
は、リング状に３本で形成され、このタングステンプラ
グ９を全て覆うように第１のメタル電極６がリング状に
設けられている。
【０００８】そしてＩＣ回路形成部２からダイシングラ
イン部３に渡り、第２の絶縁膜１０が被覆され、第１の
メタル電極６を露出する第２の開口部１１が形成され
る。（以上図５参照） 続いて、第２の開口部１１には、タングステン１２が埋
め込まれ、このタングステンプラグ１２とコンタクトし
た第２のメタル電極１３が形成される。（以上図６参
照） 更に、ＩＣ回路形成部２からダイシングライン部３に渡
り第３の絶縁膜１４が形成され、その後、ダイシングラ
イン部３に沿ってダイシングされる。（以上図７、図８
参照） 以上、タングステンプラグ９、第１のメタル電極６、タ
ングステンプラグ１２および第２のメタル電極１３で構
成されるシールリング１５は、ダイシングラインの内側
で且つＩＣ回路形成部２を囲んで形成される。またこれ
らの構成要素は、ＩＣ回路形成部２に形成される第１層
目のメタル配線、第２層目のメタル配線、これらをコン
タクトさせるためのタングステンプラグと同時に形成さ
れ工程の簡略化も図られている。
イン部３に渡り、第２の絶縁膜１０が被覆され、第１の
メタル電極６を露出する第２の開口部１１が形成され
る。（以上図５参照） 続いて、第２の開口部１１には、タングステン１２が埋
め込まれ、このタングステンプラグ１２とコンタクトし
た第２のメタル電極１３が形成される。（以上図６参
照） 更に、ＩＣ回路形成部２からダイシングライン部３に渡
り第３の絶縁膜１４が形成され、その後、ダイシングラ
イン部３に沿ってダイシングされる。（以上図７、図８
参照） 以上、タングステンプラグ９、第１のメタル電極６、タ
ングステンプラグ１２および第２のメタル電極１３で構
成されるシールリング１５は、ダイシングラインの内側
で且つＩＣ回路形成部２を囲んで形成される。またこれ
らの構成要素は、ＩＣ回路形成部２に形成される第１層
目のメタル配線、第２層目のメタル配線、これらをコン
タクトさせるためのタングステンプラグと同時に形成さ
れ工程の簡略化も図られている。
【０００９】
【発明が解決しようとする課題】しかしながら、メタル
配線を一層、二層、三層…と形成してゆくと、このメタ
ル配線の間に形成される絶縁膜１０、１４も厚く形成さ
れ、ウェハの反りが発生する問題があった。
配線を一層、二層、三層…と形成してゆくと、このメタ
ル配線の間に形成される絶縁膜１０、１４も厚く形成さ
れ、ウェハの反りが発生する問題があった。
【００１０】従って、ホトリソグラフィの際、露光・現
像の繰り返しをしてゆくが、このウェハの反りにより、
ホトリソグラフィ精度が低下する問題があった。
像の繰り返しをしてゆくが、このウェハの反りにより、
ホトリソグラフィ精度が低下する問題があった。
【００１１】また封止樹脂も近年薄くなる傾向にあり、
より耐湿機能の優れたものが要求されている。
より耐湿機能の優れたものが要求されている。
【００１２】
【課題を解決するための手段】本発明は前述の課題に鑑
みてなされ、先ず第１に、ダイシングライン部に対応す
る第２の絶縁膜に第１の凹み部を設け、ＩＣ回路形成部
から前記ダイシングライン部の第１の凹み部に渡り第３
の絶縁膜を形成し、前記第１の凹み部の側壁を前記第３
の絶縁膜が覆った状態でダイシングすることで解決する
ものである。
みてなされ、先ず第１に、ダイシングライン部に対応す
る第２の絶縁膜に第１の凹み部を設け、ＩＣ回路形成部
から前記ダイシングライン部の第１の凹み部に渡り第３
の絶縁膜を形成し、前記第１の凹み部の側壁を前記第３
の絶縁膜が覆った状態でダイシングすることで解決する
ものである。
【００１３】第１の凹み部は、第２の絶縁膜を取り除い
た領域で、且つＩＣ回路形成部の外周を取り囲んで前記
第２の絶縁膜が取り除かれている。従って第２の絶縁膜
が取り除かれている分、ウェハに発生する応力が軽減さ
れ、ウェハの反りを抑制できる。
た領域で、且つＩＣ回路形成部の外周を取り囲んで前記
第２の絶縁膜が取り除かれている。従って第２の絶縁膜
が取り除かれている分、ウェハに発生する応力が軽減さ
れ、ウェハの反りを抑制できる。
【００１４】第２に、第２のタングステンプラグと同一
材料が、前記第１の凹み部の側壁を覆う被覆部として設
けられることで、この側壁に露出する界面をタングステ
ンで覆える。そのためウェハの反りを抑えつつ、湿気の
浸入箇所である界面のシールが実現できる。
材料が、前記第１の凹み部の側壁を覆う被覆部として設
けられることで、この側壁に露出する界面をタングステ
ンで覆える。そのためウェハの反りを抑えつつ、湿気の
浸入箇所である界面のシールが実現できる。
【００１５】第３に、第１の凹み部の側壁には、ＴＥＯ
Ｓ膜膜とＳＯＧ膜が複数回繰り返して積層され、これら
の界面が露出されて成ることで解決するものである。
Ｓ膜膜とＳＯＧ膜が複数回繰り返して積層され、これら
の界面が露出されて成ることで解決するものである。
【００１６】更には、第１のメタル電極がリング状に露
出した複数の第２の開口部と、前記第２の開口部の外側
がリング状に露出されて形成された第１の凹み部とを形
成し、前記第２の開口部は、タングステンを埋め込み、
同時に前記第１の凹み部の側壁に被覆部を形成する事で
解決するものである。
出した複数の第２の開口部と、前記第２の開口部の外側
がリング状に露出されて形成された第１の凹み部とを形
成し、前記第２の開口部は、タングステンを埋め込み、
同時に前記第１の凹み部の側壁に被覆部を形成する事で
解決するものである。
【００１７】第１の凹み部は、第２の開口部と同時に形
成でき、しかも被覆部は、タングステンの埋め込みの際
にエッチバックすることで、スペーサとして実現でき
る。従って別途工程を付加することなく簡単に実現でき
る。
成でき、しかも被覆部は、タングステンの埋め込みの際
にエッチバックすることで、スペーサとして実現でき
る。従って別途工程を付加することなく簡単に実現でき
る。
【００１８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて説明する。本実施例は、以下ＭＯＳ型で説明する
が、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型でも実現可能である。
また図５〜図８で開示された符号を用い、異なる部分の
み別の符号で記す。
いて説明する。本実施例は、以下ＭＯＳ型で説明する
が、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型でも実現可能である。
また図５〜図８で開示された符号を用い、異なる部分の
み別の符号で記す。
【００１９】符号３０、３１は、ＬＯＣＯＳ膜であり、
ＩＣ回路形成部２に形成されるトランジスタ（Ｎチャン
ネル型、Ｐチャンネル型トランジスタ）のＬＯＣＯＳ分
離の工程と同時に形成される。
ＩＣ回路形成部２に形成されるトランジスタ（Ｎチャン
ネル型、Ｐチャンネル型トランジスタ）のＬＯＣＯＳ分
離の工程と同時に形成される。
【００２０】また前述した様に、半導体ウェハ１にはマ
トリックス状にＩＣ回路形成部２が形成され、このＩＣ
回路形成部を囲むようにダイシングライン部３が形成さ
れる。そしてＩＣ回路形成部２とダイシングライン部３
との間には、ＩＣ回路形成部２を囲むようにシールリン
グ１５が設けられている。
トリックス状にＩＣ回路形成部２が形成され、このＩＣ
回路形成部を囲むようにダイシングライン部３が形成さ
れる。そしてＩＣ回路形成部２とダイシングライン部３
との間には、ＩＣ回路形成部２を囲むようにシールリン
グ１５が設けられている。
【００２１】符号４、５は、第１層目のメタル電極（Ｉ
Ｃ回路形成部では第１のメタル配線となる。）６の下層
に形成される第１の絶縁膜７である。この第１の絶縁膜
７は、表面にゲート絶縁膜が形成された上に積層され、
ＢＰＳＧ膜４が約２０００〜４０００Å、その上にＴＥ
ＯＳ膜５が約７０００〜１００００Å程度で積層されて
いる。
Ｃ回路形成部では第１のメタル配線となる。）６の下層
に形成される第１の絶縁膜７である。この第１の絶縁膜
７は、表面にゲート絶縁膜が形成された上に積層され、
ＢＰＳＧ膜４が約２０００〜４０００Å、その上にＴＥ
ＯＳ膜５が約７０００〜１００００Å程度で積層されて
いる。
【００２２】この第１の絶縁膜７には、半導体基板１が
露出する複数の第１の開口部８が形成され、ここにはタ
ングステン９が埋め込まれている。この第１の開口部８
は、リング状に３本で形成され、このタングステンプラ
グ９を全て覆うように第１のメタル電極６が設けられて
いる。
露出する複数の第１の開口部８が形成され、ここにはタ
ングステン９が埋め込まれている。この第１の開口部８
は、リング状に３本で形成され、このタングステンプラ
グ９を全て覆うように第１のメタル電極６が設けられて
いる。
【００２３】詳しくは、この開口部も含めて全面にバリ
アメタルとなる金属がＴｉ、ＴｉＮの順で積層されてい
る。Ｔｉが約３００〜５００Å、ＴｉＮが約１０００〜
２０００Åで被覆され、更に全面にＷが約５０００〜８
０００Å被覆されている。そしてこのＷがエッチバック
されてタングステンプラグ９が形成されると共に、第１
のメタル電極６領域以外の余分な前記バリアメタルが取
り除かれる。
アメタルとなる金属がＴｉ、ＴｉＮの順で積層されてい
る。Ｔｉが約３００〜５００Å、ＴｉＮが約１０００〜
２０００Åで被覆され、更に全面にＷが約５０００〜８
０００Å被覆されている。そしてこのＷがエッチバック
されてタングステンプラグ９が形成されると共に、第１
のメタル電極６領域以外の余分な前記バリアメタルが取
り除かれる。
【００２４】また第１のメタル電極６は、下からＴｉＮ
が５００〜１０００Å、Ｔｉが１００〜３００Å、Ａｌ
Ｃｕが約３０００〜５０００Å程度が積層されて形成さ
れ、図のようなパターンにエッチングされて形成され
る。第１のタングステンプラグ９は、ＩＣ回路形成部２
を囲むリングとして３本形成され、これを全て覆う一本
の幅広のリングとして第１のメタル電極６が形成されて
いる。
が５００〜１０００Å、Ｔｉが１００〜３００Å、Ａｌ
Ｃｕが約３０００〜５０００Å程度が積層されて形成さ
れ、図のようなパターンにエッチングされて形成され
る。第１のタングステンプラグ９は、ＩＣ回路形成部２
を囲むリングとして３本形成され、これを全て覆う一本
の幅広のリングとして第１のメタル電極６が形成されて
いる。
【００２５】ここで第１のタングステンプラグ９は、同
一の構成でＩＣ回路形成部２にも形成され前記トランジ
スタのソース領域やドレイン領域とコンタクトし、また
第１のメタル電極もＩＣ回路形成部に配線として形成さ
れ、ＩＣ回路形成部に形成されたタングステンプラグと
電気的にコンタクトしている。
一の構成でＩＣ回路形成部２にも形成され前記トランジ
スタのソース領域やドレイン領域とコンタクトし、また
第１のメタル電極もＩＣ回路形成部に配線として形成さ
れ、ＩＣ回路形成部に形成されたタングステンプラグと
電気的にコンタクトしている。
【００２６】そしてＩＣ回路形成部２からダイシングラ
イン部３に渡り、第２の絶縁膜１０が被覆され、第１の
メタル電極６を露出する第２の開口部１１が形成され
る。またダイシングライン部３には第１の凹み部３２が
形成される。
イン部３に渡り、第２の絶縁膜１０が被覆され、第１の
メタル電極６を露出する第２の開口部１１が形成され
る。またダイシングライン部３には第１の凹み部３２が
形成される。
【００２７】ここで第２の絶縁膜１０は、下から約２０
００ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳＯＧ
膜、約５００〜１０００ÅのプラズマＴＥＯＳ膜、約２
０００ÅのＳＯＧ膜および約２０００〜３０００Åのプ
ラズマＴＥＯＳ膜が積層されている。また第２の開口部
１１の形成と同時に第１の凹み部３２も形成している
が、別工程でエッチングしても良い。また深さは、第２
の絶縁膜１０の途中でも良いし、第１の絶縁膜７が途中
まで取り除かれる深さでも良い。（以上図１参照） 本工程は、本発明の特徴となる点であり、ＩＣ回路形成
部２の周りにある絶縁膜を取り除くことでウェハに発生
する歪みを取り除くことができ、ウェハの反りを防止で
きる。
００ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳＯＧ
膜、約５００〜１０００ÅのプラズマＴＥＯＳ膜、約２
０００ÅのＳＯＧ膜および約２０００〜３０００Åのプ
ラズマＴＥＯＳ膜が積層されている。また第２の開口部
１１の形成と同時に第１の凹み部３２も形成している
が、別工程でエッチングしても良い。また深さは、第２
の絶縁膜１０の途中でも良いし、第１の絶縁膜７が途中
まで取り除かれる深さでも良い。（以上図１参照） 本工程は、本発明の特徴となる点であり、ＩＣ回路形成
部２の周りにある絶縁膜を取り除くことでウェハに発生
する歪みを取り除くことができ、ウェハの反りを防止で
きる。
【００２８】続いて、第２の開口部１１には、タングス
テン３３が埋め込まれる。ここでは、まず第２の開口部
１１も含め全面に、下から約３００〜５００ÅのＴｉ、
約１０００〜２０００ÅのＴｉＮから成るバリアメタル
３３がスパッタリングで形成され、この上に約５０００
〜８０００ÅのＷが例えばＣＶＤ法により被覆される。
（以上図２参照） 続いて、前記Ｗ３３をエッチバックして、第１の凹み部
３２にタングステンから成る被覆部３４を形成する。こ
の被覆部３４は、具体的にはスペーサと呼ばれるもので
ある。
テン３３が埋め込まれる。ここでは、まず第２の開口部
１１も含め全面に、下から約３００〜５００ÅのＴｉ、
約１０００〜２０００ÅのＴｉＮから成るバリアメタル
３３がスパッタリングで形成され、この上に約５０００
〜８０００ÅのＷが例えばＣＶＤ法により被覆される。
（以上図２参照） 続いて、前記Ｗ３３をエッチバックして、第１の凹み部
３２にタングステンから成る被覆部３４を形成する。こ
の被覆部３４は、具体的にはスペーサと呼ばれるもので
ある。
【００２９】この被覆部３４は、本発明のポイントであ
り、第１の凹み部３２の側壁３５に露出する界面をカバ
ーし、湿気の浸入を防止するシールリングとなる。
り、第１の凹み部３２の側壁３５に露出する界面をカバ
ーし、湿気の浸入を防止するシールリングとなる。
【００３０】つまりＩＣ回路形成部２を先ずタングステ
ンプラグから構成されるシールリング１５でシールし、
その外側をＷから成るスペーサ３４でシールし、二重の
シール構造が実現できる。
ンプラグから構成されるシールリング１５でシールし、
その外側をＷから成るスペーサ３４でシールし、二重の
シール構造が実現できる。
【００３１】そしてタングステンプラグ１２を被覆し、
やはりリング状となる第２のメタル電極１３が形成され
る。このメタル電極１３は、下層に約２００〜３００Å
のＴｉＮが上層に約６０００〜８０００ÅのＡｌＣｕが
積層され、リング状にエッチングされる。（以上図３参
照） 最後に、ＩＣ回路形成部２からダイシングライン部３に
渡り第３の絶縁膜１４が形成され、その後、ダイシング
ライン部３に沿ってダイシングされる。
やはりリング状となる第２のメタル電極１３が形成され
る。このメタル電極１３は、下層に約２００〜３００Å
のＴｉＮが上層に約６０００〜８０００ÅのＡｌＣｕが
積層され、リング状にエッチングされる。（以上図３参
照） 最後に、ＩＣ回路形成部２からダイシングライン部３に
渡り第３の絶縁膜１４が形成され、その後、ダイシング
ライン部３に沿ってダイシングされる。
【００３２】ここで第３の絶縁膜１４は、下から約１０
００〜３０００ÅのＳｉ3Ｎ4膜、約２０００ÅのＳＯＧ
膜、約５００〜１０００ÅのＴＥＯＳ膜、約２０００Å
のスピンオンで形成されたＳＯＧ膜、および約８０００
〜１００００ÅのＳｉ3Ｎ4膜が積層されて構成されてい
る。
００〜３０００ÅのＳｉ3Ｎ4膜、約２０００ÅのＳＯＧ
膜、約５００〜１０００ÅのＴＥＯＳ膜、約２０００Å
のスピンオンで形成されたＳＯＧ膜、および約８０００
〜１００００ÅのＳｉ3Ｎ4膜が積層されて構成されてい
る。
【００３３】当然これらの第３の絶縁膜１４は、第１の
凹み部３２の被覆部３４も覆う。ダイシングライン部３
のダイシング溝の側壁は、第３の絶縁膜１４の積層物か
ら成る界面が露出している。（以上図４参照） 以上、タングステンプラグ９、第１のメタル電極６、タ
ングステンプラグ１２および第２のメタル電極１３で構
成されるシールリング１５は、ダイシングラインの内側
で且つＩＣ回路形成部２を囲んで形成される。またこれ
らの構成要素は、ＩＣ回路形成部２に形成される第１層
目のメタル配線、第２層目のメタル配線、これらをコン
タクトさせるためのタングステンプラグと同時に形成さ
れ工程の簡略化も図られている。
凹み部３２の被覆部３４も覆う。ダイシングライン部３
のダイシング溝の側壁は、第３の絶縁膜１４の積層物か
ら成る界面が露出している。（以上図４参照） 以上、タングステンプラグ９、第１のメタル電極６、タ
ングステンプラグ１２および第２のメタル電極１３で構
成されるシールリング１５は、ダイシングラインの内側
で且つＩＣ回路形成部２を囲んで形成される。またこれ
らの構成要素は、ＩＣ回路形成部２に形成される第１層
目のメタル配線、第２層目のメタル配線、これらをコン
タクトさせるためのタングステンプラグと同時に形成さ
れ工程の簡略化も図られている。
【００３４】
【発明の効果】以上の説明から明らかなように、先ず第
１に、第１の凹み部は、第２の絶縁膜が取り除かれた領
域で、且つＩＣ回路形成部の外周を取り囲んで前記第２
の絶縁膜が取り除かれている。従って第２の絶縁膜が取
り除かれている分、ウェハに発生する応力が軽減され、
ウェハの反りを抑制できる。従って、反りにより発生す
るホトリソグラフィ工程の精度を向上させることができ
る。また微少ではあるが、チップへの歪み発生も抑制で
きる。
１に、第１の凹み部は、第２の絶縁膜が取り除かれた領
域で、且つＩＣ回路形成部の外周を取り囲んで前記第２
の絶縁膜が取り除かれている。従って第２の絶縁膜が取
り除かれている分、ウェハに発生する応力が軽減され、
ウェハの反りを抑制できる。従って、反りにより発生す
るホトリソグラフィ工程の精度を向上させることができ
る。また微少ではあるが、チップへの歪み発生も抑制で
きる。
【００３５】第２に、第２のタングステンプラグと同一
材料が前記第１の凹み部の側壁を覆う被覆部を設けるこ
とで、この側壁に露出する界面をタングステンで覆え
る。そのため湿気の浸入箇所である界面のシールが実現
できる。
材料が前記第１の凹み部の側壁を覆う被覆部を設けるこ
とで、この側壁に露出する界面をタングステンで覆え
る。そのため湿気の浸入箇所である界面のシールが実現
できる。
【００３６】第３に、第１の凹み部の側壁には、ＴＥＯ
Ｓ膜膜とＳＯＧ膜が複数回繰り返して積層され、これら
の界面が露出されているが、これら全ての界面がスペー
サで被覆でき、湿気の進入経路をふさぐことができる。
Ｓ膜膜とＳＯＧ膜が複数回繰り返して積層され、これら
の界面が露出されているが、これら全ての界面がスペー
サで被覆でき、湿気の進入経路をふさぐことができる。
【００３７】更には、第１の凹み部は、第２の開口部と
同時に形成でき、しかも被覆部は、タングステンの埋め
込みの際にエッチバックすることで、スペーサとして実
現できる。従って別途工程を付加することなく簡単に実
現できる。従ってコストメリットがある。
同時に形成でき、しかも被覆部は、タングステンの埋め
込みの際にエッチバックすることで、スペーサとして実
現できる。従って別途工程を付加することなく簡単に実
現できる。従ってコストメリットがある。
【図１】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図２】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図３】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図４】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図５】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図７】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図８】従来の半導体装置の製造方法を示す断面図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB02 BB14 BB18 BB30 DD04 DD17 DD19 DD37 DD63 DD66 DD74 EE12 FF17 FF18 FF22 GG13 HH20 5F033 HH09 HH18 HH33 JJ18 JJ19 JJ33 KK09 KK18 KK33 MM05 MM08 MM13 MM15 NN06 NN07 PP15
Claims (4)
- 【請求項１】 半導体基板上に形成されたＩＣ回路形成
部と、 前記ＩＣ回路形成部を囲んで形成されたダイシングライ
ン部と、 前記ＩＣ回路形成部から前記ダイシングライン部に渡り
形成された第１の絶縁膜と、 前記ダイシングライン部と前記ＩＣ回路形成部間に対応
する半導体基板がリング状に露出した複数の第１の開口
部と、 前記第１の開口部に埋め込まれた第１のタングステンプ
ラグと、 前記第１のタングステンプラグとコンタクトしリング状
に形成された第１のメタル電極と、 前記ＩＣ回路形成部から前記ダイシングライン部に渡り
形成された第２の絶縁膜と、 前記第１のメタル電極の外側を囲み、前記ダイシングラ
イン部に対応する第２の絶縁膜が取り除かれた第１の凹
み部と、 前記第１のメタル電極がリング状に露出した複数の第２
の開口部と、 前記第２の開口部に埋め込まれた第２のタングステンプ
ラグと、 前記第２のタングステンプラグとコンタクトしリング状
に形成された第２のメタル電極と、 前記ＩＣ回路形成部から前記ダイシングライン部の第１
の凹み部に渡り形成された第３の絶縁膜と、 前記第１の凹み部の側壁を前記第３の絶縁膜が覆った状
態でダイシングされたダイシング部とを有することを特
徴とする半導体装置。 - 【請求項２】 半導体基板上に形成されたＩＣ回路形成
部と、 前記ＩＣ回路形成部を囲んで形成されたダイシングライ
ン部と、 前記ＩＣ回路形成部から前記ダイシングライン部に渡り
形成された第１の絶縁膜と、 前記ダイシングライン部と前記ＩＣ回路形成部間に対応
する半導体基板がリング状に露出した複数の第１の開口
部と、 前記第１の開口部に埋め込まれた第１のタングステンプ
ラグと、 前記第１のタングステンプラグとコンタクトしリング状
に形成された第１のメタル電極と、 前記ＩＣ回路形成部から前記ダイシングライン部に渡り
形成された第２の絶縁膜と、 前記第１のメタル電極の外側を囲み、前記ダイシングラ
イン部に対応する第２の絶縁膜が取り除かれた第１の凹
み部と、 前記第１のメタル電極がリング状に露出した複数の第２
の開口部と、 前記第２の開口部に埋め込まれた第２のタングステンプ
ラグと、 前記第２のタングステンプラグと同一材料が前記第１の
側壁を覆った被覆部と、前記第２のタングステンプラグ
とコンタクトしリング状に形成された第２のメタル電極
と、 前記ＩＣ回路形成部から前記ダイシングライン部の第１
の凹み部に渡り形成された第３の絶縁膜と、 前記第１の凹み部の側壁を前記被覆部と前記第３の絶縁
膜が覆った状態でダイシングされたダイシング部とを有
することを特徴とする半導体装置。 - 【請求項３】 前記第１の凹み部の側壁には、ＴＥＯＳ
膜膜とＳＯＧ膜が複数回繰り返して積層され、これらの
界面が露出されて成る請求項１または請求項２に記載の
半導体装置。 - 【請求項４】 ＩＣ回路形成部と前記ＩＣ回路形成部
を囲んで形成されたダイシングライン部とを有する半導
体基板を用意し、 前記ＩＣ回路形成部から前記ダイシングライン部に渡り
第１の絶縁膜を被覆し、 前記ダイシングライン部と前記ＩＣ回路形成部間に対応
する半導体基板がリング状に露出した複数の第１の開口
部を形成し、 前記第１の開口部にタングステンを埋め込み、 前記第１の開口部に埋め込まれたタングステンとコンタ
クトし、且つ前記第１の開口部全域をカバーするように
第１のメタル電極を形成し、 前記ＩＣ回路形成部から前記ダイシングライン部に渡り
第２の絶縁膜を被覆し、 前記第１のメタル電極がリング状に露出した複数の第２
の開口部と、前記第２の開口部の外側がリング状に露出
されて形成された第１の凹み部とを形成し、 前記第２の開口部は、タングステンを埋め込み、同時に
前記第１の凹み部の側壁に被覆部を形成する事を特徴と
した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032822A JP2000232105A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032822A JP2000232105A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232105A true JP2000232105A (ja) | 2000-08-22 |
Family
ID=12369535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032822A Pending JP2000232105A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232105A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861755B2 (en) | 2002-10-30 | 2005-03-01 | Fujitsu Limited | Semiconductor device |
| JP2006108664A (ja) * | 2004-09-30 | 2006-04-20 | Samsung Electronics Co Ltd | 段差被覆性を向上させた半導体ウェハー及びその製造方法 |
| US7211897B2 (en) | 2002-10-30 | 2007-05-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| CN100338743C (zh) * | 2003-03-27 | 2007-09-19 | 株式会社东芝 | 半导体器件及半导体器件的制造方法 |
-
1999
- 1999-02-10 JP JP11032822A patent/JP2000232105A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861755B2 (en) | 2002-10-30 | 2005-03-01 | Fujitsu Limited | Semiconductor device |
| US7211897B2 (en) | 2002-10-30 | 2007-05-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| CN100338743C (zh) * | 2003-03-27 | 2007-09-19 | 株式会社东芝 | 半导体器件及半导体器件的制造方法 |
| JP2006108664A (ja) * | 2004-09-30 | 2006-04-20 | Samsung Electronics Co Ltd | 段差被覆性を向上させた半導体ウェハー及びその製造方法 |
| US8871614B2 (en) | 2004-09-30 | 2014-10-28 | Samsung Electronics Co., Ltd. | Semiconductor die with protective layer and related method of processing a semiconductor wafer |
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|---|---|---|---|
| RD01 | Notification of change of attorney |
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