JPH11330121A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH11330121A JPH11330121A JP10132123A JP13212398A JPH11330121A JP H11330121 A JPH11330121 A JP H11330121A JP 10132123 A JP10132123 A JP 10132123A JP 13212398 A JP13212398 A JP 13212398A JP H11330121 A JPH11330121 A JP H11330121A
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Abstract
(57)【要約】
【課題】 半導体素子上にＡｌパッドを形成して成る半
導体装置に関し、Ａｌの熱応力等によるストレスの影響
を抑制する。 【解決手段】 シリコン基板１上に形成した外部導出電
極部としてのＡｌパッド９上にバンプ電極１６を形成す
る半導体装置において、前記Ａｌパッド９の内部には、
その外周面に沿って環状にスリット１０が形成され、か
つ該Ａｌパッド９下方には下層配線３ａ，３ｂ等の半導
体素子が形成されていることを特徴とするものである。
導体装置に関し、Ａｌの熱応力等によるストレスの影響
を抑制する。 【解決手段】 シリコン基板１上に形成した外部導出電
極部としてのＡｌパッド９上にバンプ電極１６を形成す
る半導体装置において、前記Ａｌパッド９の内部には、
その外周面に沿って環状にスリット１０が形成され、か
つ該Ａｌパッド９下方には下層配線３ａ，３ｂ等の半導
体素子が形成されていることを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン基板上に
形成した外部導出電極部としてのパッド上に半田バンプ
や金バンプから成るバンプ電極を形成する半導体装置と
その製造方法に関する。
形成した外部導出電極部としてのパッド上に半田バンプ
や金バンプから成るバンプ電極を形成する半導体装置と
その製造方法に関する。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法
について図６及び図７を参照しながら説明する。
について図６及び図７を参照しながら説明する。
【０００３】図６はＡｌパッドの平面図で、図７は前記
Ａｌパッドを有する半導体装置の断面構造を示す図であ
り、シリコン基板５０上のシリコン酸化膜５１上にＡｌ
パッド５２が形成され、該Ａｌパッド５２の周辺部がパ
ッシベーション膜５３により被覆されている。
Ａｌパッドを有する半導体装置の断面構造を示す図であ
り、シリコン基板５０上のシリコン酸化膜５１上にＡｌ
パッド５２が形成され、該Ａｌパッド５２の周辺部がパ
ッシベーション膜５３により被覆されている。
【０００４】そして、前記Ａｌパッド５２上にメッキ電
極膜５４、Ｃｒ−Ｃｕ膜から成るバリアメタル膜５５及
びＣｕ膜５６を介して半田バンプや金バンプから成るバ
ンプ電極５７が形成されている。
極膜５４、Ｃｒ−Ｃｕ膜から成るバリアメタル膜５５及
びＣｕ膜５６を介して半田バンプや金バンプから成るバ
ンプ電極５７が形成されている。
【０００５】このように従来のＡｌパッド５２は、不図
示の半導体素子から離れた位置に配置されていた。しか
し、近年の更なる微細化への要望を満たすためには、半
導体素子上にＡｌパッドを形成する必要がある。
示の半導体素子から離れた位置に配置されていた。しか
し、近年の更なる微細化への要望を満たすためには、半
導体素子上にＡｌパッドを形成する必要がある。
【０００６】
【発明が解決しようとする課題】そこで、半導体素子上
にＡｌパッドを形成した場合の課題を解決する必要があ
る。即ち、半導体素子上にＡｌパッドを形成すること
で、Ａｌの熱応力等によるストレスの影響により、層間
絶縁膜にクラックが発生し、そのためにリーク不良や断
線、ショート等の発生原因となり半導体装置の信頼性を
損なうという問題があった。
にＡｌパッドを形成した場合の課題を解決する必要があ
る。即ち、半導体素子上にＡｌパッドを形成すること
で、Ａｌの熱応力等によるストレスの影響により、層間
絶縁膜にクラックが発生し、そのためにリーク不良や断
線、ショート等の発生原因となり半導体装置の信頼性を
損なうという問題があった。
【０００７】従って、本発明は半導体素子上にＡｌパッ
ドを形成して成る半導体装置に関し、Ａｌの熱応力等に
よるストレスの影響を抑制する半導体装置とその製造方
法を提供することを目的とする。
ドを形成して成る半導体装置に関し、Ａｌの熱応力等に
よるストレスの影響を抑制する半導体装置とその製造方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】そこで、本発明はシリコ
ン基板１上に形成した外部導出電極部としてのＡｌパッ
ド９上にバンプ電極１６を形成する半導体装置におい
て、前記Ａｌパッド９の内部には、その外周面に沿って
環状にスリット１０が形成され、かつ該Ａｌパッド９下
方には下層配線３ａ，３ｂ等の半導体素子が形成されて
いることを特徴とするものである。
ン基板１上に形成した外部導出電極部としてのＡｌパッ
ド９上にバンプ電極１６を形成する半導体装置におい
て、前記Ａｌパッド９の内部には、その外周面に沿って
環状にスリット１０が形成され、かつ該Ａｌパッド９下
方には下層配線３ａ，３ｂ等の半導体素子が形成されて
いることを特徴とするものである。
【０００９】また、その製造方法は前記シリコン基板１
上のシリコン酸化膜２上に下層配線３ａ，３ｂ，３ｃを
形成し、該下層配線３ａ，３ｂ，３ｃを被覆するように
層間絶縁膜４を形成した後に、上層配線８を形成すると
共に前記下層配線３ａ，３ｂ上に、その外周面に沿って
環状にスリット１０を有するＡｌパッド９を形成する。
続いて、全面にパッシベーション膜１２を形成し、前記
Ａｌパッド９の内部に形成したスリット１０上を除くバ
ンプ電極形成位置に開口部１１を形成した後に、該開口
部１１を介してバンプ電極１６を形成する工程とを有す
ることを特徴とするものである。
上のシリコン酸化膜２上に下層配線３ａ，３ｂ，３ｃを
形成し、該下層配線３ａ，３ｂ，３ｃを被覆するように
層間絶縁膜４を形成した後に、上層配線８を形成すると
共に前記下層配線３ａ，３ｂ上に、その外周面に沿って
環状にスリット１０を有するＡｌパッド９を形成する。
続いて、全面にパッシベーション膜１２を形成し、前記
Ａｌパッド９の内部に形成したスリット１０上を除くバ
ンプ電極形成位置に開口部１１を形成した後に、該開口
部１１を介してバンプ電極１６を形成する工程とを有す
ることを特徴とするものである。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１１】図１は本発明のＡｌパッドの平面図で、図
２は前記Ａｌパッドを有する半導体装置の断面構造を示
す図であり、シリコン基板１上のシリコン酸化膜２上に
下層配線３ａ，３ｂ，３ｃが形成され、該下層配線３
ａ，３ｂ，３ｃを被覆するように層間絶縁膜４が形成さ
れた状態で、前記下層配線３ｃにコンタクトするコンタ
クト孔７を介して上層配線８が形成されると共に、前記
下層配線３ａ，３ｂ上にＡｌパッド９が形成されてい
る。尚、前記層間絶縁膜４は、常圧ＣＶＤ酸化膜または
プラズマＣＶＤ酸化膜等から成る酸化膜４ａ上にＳＯＧ
（スピンオングラス）膜５を塗布・焼成した後にエッチ
バックした上に、常圧ＣＶＤ酸化膜またはプラズマＣＶ
Ｄ酸化膜等から成る酸化膜４ｂを形成することで、平坦
化が図られている。
２は前記Ａｌパッドを有する半導体装置の断面構造を示
す図であり、シリコン基板１上のシリコン酸化膜２上に
下層配線３ａ，３ｂ，３ｃが形成され、該下層配線３
ａ，３ｂ，３ｃを被覆するように層間絶縁膜４が形成さ
れた状態で、前記下層配線３ｃにコンタクトするコンタ
クト孔７を介して上層配線８が形成されると共に、前記
下層配線３ａ，３ｂ上にＡｌパッド９が形成されてい
る。尚、前記層間絶縁膜４は、常圧ＣＶＤ酸化膜または
プラズマＣＶＤ酸化膜等から成る酸化膜４ａ上にＳＯＧ
（スピンオングラス）膜５を塗布・焼成した後にエッチ
バックした上に、常圧ＣＶＤ酸化膜またはプラズマＣＶ
Ｄ酸化膜等から成る酸化膜４ｂを形成することで、平坦
化が図られている。
【００１２】尚、前記Ａｌパッド９には、図１に示すよ
うにスリット１０が形成されており、該スリット１０
は、Ａｌパッド９の内部に環状に連なるスリット１０ａ
と、該スリット１０ａを取り囲むようにＡｌパッド９の
外周面に沿って複数個のスリット１０ｂが環状に配置さ
れている。
うにスリット１０が形成されており、該スリット１０
は、Ａｌパッド９の内部に環状に連なるスリット１０ａ
と、該スリット１０ａを取り囲むようにＡｌパッド９の
外周面に沿って複数個のスリット１０ｂが環状に配置さ
れている。
【００１３】そして、前記Ａｌパッド９の内部に形成し
たスリット１０を除くバンプ電極形成位置に開口部１１
を有するパッシベーション膜１２が形成され、前記Ａｌ
パッド９上にメッキ電極膜１３、Ｃｒ−Ｃｕ膜から成る
バリアメタル膜１４及びＣｕ膜１５を介して半田バンプ
や金バンプから成るバンプ電極１６が形成されている。
たスリット１０を除くバンプ電極形成位置に開口部１１
を有するパッシベーション膜１２が形成され、前記Ａｌ
パッド９上にメッキ電極膜１３、Ｃｒ−Ｃｕ膜から成る
バリアメタル膜１４及びＣｕ膜１５を介して半田バンプ
や金バンプから成るバンプ電極１６が形成されている。
【００１４】以下、本発明の半導体装置の製造方法につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１５】先ず、図３に示すようにシリコン基板１上
のシリコン酸化膜２上にＡｌ配線から成る下層配線３
ａ，３ｂ，３ｃを形成する。
のシリコン酸化膜２上にＡｌ配線から成る下層配線３
ａ，３ｂ，３ｃを形成する。
【００１６】次に、図４に示すように前記下層配線３
ａ，３ｂ，３ｃを被覆するように常圧ＣＶＤ酸化膜また
はプラズマＣＶＤ酸化膜等から成る酸化膜４ａを形成
し、その上にＳＯＧ（スピンオングラス）膜５を塗布・
焼成した後に、該ＳＯＧ膜５を所定量エッチバックし、
更に、その上に常圧ＣＶＤ酸化膜またはプラズマＣＶＤ
酸化膜等から成る酸化膜４ｂを形成して、平坦化を図っ
た層間絶縁膜４を形成する。
ａ，３ｂ，３ｃを被覆するように常圧ＣＶＤ酸化膜また
はプラズマＣＶＤ酸化膜等から成る酸化膜４ａを形成
し、その上にＳＯＧ（スピンオングラス）膜５を塗布・
焼成した後に、該ＳＯＧ膜５を所定量エッチバックし、
更に、その上に常圧ＣＶＤ酸化膜またはプラズマＣＶＤ
酸化膜等から成る酸化膜４ｂを形成して、平坦化を図っ
た層間絶縁膜４を形成する。
【００１７】続いて、図４に示すように前記下層配線３
ｃにコンタクトするコンタクト孔７を形成し、全面にＡ
ｌ膜を形成した後に、該Ａｌ膜をホトリソ技術を用いて
パターニングして前記下層配線３ｃにコンタクトする上
層配線８を形成すると共に、前記下層配線３ａ，３ｂ上
に前述したスリット１０を有するＡｌパッド９を形成す
る。
ｃにコンタクトするコンタクト孔７を形成し、全面にＡ
ｌ膜を形成した後に、該Ａｌ膜をホトリソ技術を用いて
パターニングして前記下層配線３ｃにコンタクトする上
層配線８を形成すると共に、前記下層配線３ａ，３ｂ上
に前述したスリット１０を有するＡｌパッド９を形成す
る。
【００１８】そして、前記Ａｌパッド９の内部に形成し
たスリット１０上を除くバンプ電極形成位置に開口部１
１を有するパッシベーション膜１２を形成した後に、前
記Ａｌパッド９上にＡｌ膜から成るメッキ電極膜１３、
Ｃｒ−Ｃｕ膜から成るバリアメタル膜１４及びＣｕ膜１
５を介して半田バンプや金バンプから成るバンプ電極１
６を形成する。
たスリット１０上を除くバンプ電極形成位置に開口部１
１を有するパッシベーション膜１２を形成した後に、前
記Ａｌパッド９上にＡｌ膜から成るメッキ電極膜１３、
Ｃｒ−Ｃｕ膜から成るバリアメタル膜１４及びＣｕ膜１
５を介して半田バンプや金バンプから成るバンプ電極１
６を形成する。
【００１９】このように本発明では、下層配線３ａ，３
ｂ等の半導体素子上にＡｌパッド９を形成することで、
チップの微細化が図れ、更には、Ａｌパッド内にスリッ
トを形成することで、Ａｌの熱応力等によるストレスの
影響により層間絶縁膜のクラックが発生し、そのために
リーク不良や断線、ショート等の原因となり半導体装置
の信頼性を損なうという従来の問題を抑制できる。
ｂ等の半導体素子上にＡｌパッド９を形成することで、
チップの微細化が図れ、更には、Ａｌパッド内にスリッ
トを形成することで、Ａｌの熱応力等によるストレスの
影響により層間絶縁膜のクラックが発生し、そのために
リーク不良や断線、ショート等の原因となり半導体装置
の信頼性を損なうという従来の問題を抑制できる。
【００２０】尚、本実施形態のスリット１０構造は、Ａ
ｌパッド９の内部に環状に連なるスリット１０ａと、該
スリット１０ａを取り囲むようにＡｌパッド９の外周面
に沿って複数個のスリット１０ｂが環状に配置された構
造を一例として開示しているが、本発明は半導体素子上
にＡｌパッドを形成した半導体装置において、該Ａｌパ
ッドにスリットを形成することで、Ａｌの熱応力等によ
るストレスの影響による層間絶縁膜へのクラックの発生
を抑制することを特徴とするもので、スリット構造は本
実施形態に限定されるものではなく、例えば、Ａｌパッ
ド内部に１本または複数本のスリットを縦方向に、また
は横方向に、更には、矩形状に配置させても良く、環状
に１本または複数本のスリットを形成したり、種々の変
更が可能であるが、本発明者の実験によればＡｌパッド
内部に環状にスリットを形成した場合に上手くストレス
を吸収できるという結果が出ている。これは、スリット
を環状に形成することで、Ａｌパッドに如何なる方向か
らストレスが加わったとしても、そのストレスに対処で
きるものと考えられる。
ｌパッド９の内部に環状に連なるスリット１０ａと、該
スリット１０ａを取り囲むようにＡｌパッド９の外周面
に沿って複数個のスリット１０ｂが環状に配置された構
造を一例として開示しているが、本発明は半導体素子上
にＡｌパッドを形成した半導体装置において、該Ａｌパ
ッドにスリットを形成することで、Ａｌの熱応力等によ
るストレスの影響による層間絶縁膜へのクラックの発生
を抑制することを特徴とするもので、スリット構造は本
実施形態に限定されるものではなく、例えば、Ａｌパッ
ド内部に１本または複数本のスリットを縦方向に、また
は横方向に、更には、矩形状に配置させても良く、環状
に１本または複数本のスリットを形成したり、種々の変
更が可能であるが、本発明者の実験によればＡｌパッド
内部に環状にスリットを形成した場合に上手くストレス
を吸収できるという結果が出ている。これは、スリット
を環状に形成することで、Ａｌパッドに如何なる方向か
らストレスが加わったとしても、そのストレスに対処で
きるものと考えられる。
【００２１】また、本実施形態では２層配線構造のもの
について説明したが、これに限らず、例えば１層配線で
も、３層以上の配線構造のものに適用しても良く、更に
は半導体素子の一例として下層配線を開示しているが、
これに限らず、例えばＮチャネル型、Ｐチャネル型及び
ＣＭＯＳ型出力ＭＯＳトランジスタや静電破壊保護用ト
ランジスタであっても構わない。
について説明したが、これに限らず、例えば１層配線で
も、３層以上の配線構造のものに適用しても良く、更に
は半導体素子の一例として下層配線を開示しているが、
これに限らず、例えばＮチャネル型、Ｐチャネル型及び
ＣＭＯＳ型出力ＭＯＳトランジスタや静電破壊保護用ト
ランジスタであっても構わない。
【００２２】
【発明の効果】本発明によれば、半導体素子上にＡｌパ
ッドを形成することで、チップの微細化が図れ、更に
は、Ａｌパッド内にスリットを形成することで、Ａｌの
熱応力等によるストレスの影響を抑制でき、層間絶縁膜
へのクラックの発生を抑制でき、半導体装置の信頼性の
向上が図れる。
ッドを形成することで、チップの微細化が図れ、更に
は、Ａｌパッド内にスリットを形成することで、Ａｌの
熱応力等によるストレスの影響を抑制でき、層間絶縁膜
へのクラックの発生を抑制でき、半導体装置の信頼性の
向上が図れる。
【図１】本発明の一実施形態のＡｌパッドを示す平面図
である。
である。
【図２】本発明の一実施形態の半導体装置を示す断面図
である。
である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】従来のＡｌパッドを示す平面図である。
【図７】従来の半導体装置を示す断面図である。
Claims (4)
- 【請求項１】 シリコン基板上に形成した外部導出電極
部としてのパッド上に半田バンプや金バンプから成るバ
ンプ電極を形成する半導体装置において、 前記パッドの内部にはスリットが形成され、かつ該パッ
ド下方には半導体素子が形成されていることを特徴とす
る半導体装置。 - 【請求項２】 前記スリットは、前記パッドの外周面に
沿って環状に形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 シリコン基板上に形成した外部導出電極
部としてのパッド上に半田バンプや金バンプから成るバ
ンプ電極を形成する半導体装置の製造方法において、 前記シリコン基板上のシリコン酸化膜上に下層配線を形
成する工程と、 前記下層配線を被覆するように層間絶縁膜を形成した後
に上層配線を形成すると共に前記下層配線上にスリット
を有するＡｌパッドを形成する工程と、 全面にパッシベーション膜を形成した後に前記Ａｌパッ
ドの内部に形成したスリット上を除くバンプ電極形成位
置に開口部を形成する工程と、 前記Ａｌパッド上に開口した開口部を介してバンプ電極
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項４】 前記スリットは、前記パッドの外周面に
沿って環状に形成されていることを特徴とする請求項３
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132123A JPH11330121A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132123A JPH11330121A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330121A true JPH11330121A (ja) | 1999-11-30 |
Family
ID=15073957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132123A Pending JPH11330121A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330121A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156070A (ja) * | 1999-11-22 | 2001-06-08 | Motorola Inc | 機械的ロバスト性のあるパッドインターフェースおよび方法 |
| JP2003017521A (ja) * | 2001-06-28 | 2003-01-17 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2006269971A (ja) * | 2005-03-25 | 2006-10-05 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2007208209A (ja) * | 2006-02-06 | 2007-08-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CN100456463C (zh) * | 2005-06-02 | 2009-01-28 | 精工爱普生株式会社 | 半导体装置及其制造方法 |
| JP2010135739A (ja) * | 2008-11-07 | 2010-06-17 | Denso Corp | 半導体装置 |
| JP2012190961A (ja) * | 2011-03-10 | 2012-10-04 | Fujitsu Semiconductor Ltd | 半導体装置、電子デバイス及び電子デバイスの製造方法 |
| JP2016025107A (ja) * | 2014-07-16 | 2016-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置、および半導体装置の製造方法 |
| US9559069B2 (en) | 2015-01-29 | 2017-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device, integrated circuit structure using the same, and manufacturing method thereof |
-
1998
- 1998-05-14 JP JP10132123A patent/JPH11330121A/ja active Pending
Cited By (10)
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