JPH10178011A - 半導体集積回路装置とその製造方法 - Google Patents
半導体集積回路装置とその製造方法Info
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- JPH10178011A JPH10178011A JP34005896A JP34005896A JPH10178011A JP H10178011 A JPH10178011 A JP H10178011A JP 34005896 A JP34005896 A JP 34005896A JP 34005896 A JP34005896 A JP 34005896A JP H10178011 A JPH10178011 A JP H10178011A
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Abstract
(57)【要約】
【課題】 多層配線構造におけるボンディングパッドの
形成に関し、平坦化を損なうことのないようにＳＯＧ膜
のエッチバック量を少なくしたとしても、ボンディング
パッド形成用のコンタクト孔部にＳＯＧ膜の露出を防止
し、ボンディングパッド近傍の第２層の金属配線の配線
寿命の劣化という問題を解決する。 【解決手段】 第１層の金属配線７と第２層の金属配線
１３との間の第３層の層間絶縁膜１１内に少なくともＳ
ＯＧ膜９を含む多層配線構造の半導体集積回路装置にお
いて、ボンディングパッド１４内の周縁下部に第１、第
２のダミーパターン３、５を配置して、該ボンディング
パット１４の周縁部を持ち上げたものである。
形成に関し、平坦化を損なうことのないようにＳＯＧ膜
のエッチバック量を少なくしたとしても、ボンディング
パッド形成用のコンタクト孔部にＳＯＧ膜の露出を防止
し、ボンディングパッド近傍の第２層の金属配線の配線
寿命の劣化という問題を解決する。 【解決手段】 第１層の金属配線７と第２層の金属配線
１３との間の第３層の層間絶縁膜１１内に少なくともＳ
ＯＧ膜９を含む多層配線構造の半導体集積回路装置にお
いて、ボンディングパッド１４内の周縁下部に第１、第
２のダミーパターン３、５を配置して、該ボンディング
パット１４の周縁部を持ち上げたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置とその製造方法に関し、特にＤＲＡＭ(DynamicRandom
Access Memory)プロセス等の多層配線構造におけるボ
ンディングパッドの形成技術に関する。
置とその製造方法に関し、特にＤＲＡＭ(DynamicRandom
Access Memory)プロセス等の多層配線構造におけるボ
ンディングパッドの形成技術に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置は多層構造化
が図られ、ＳＯＧ膜（スピンオングラス）を用いた半導
体基板の平坦化工程が頻繁に行われている。従来のＤＲ
ＡＭプロセス等の多層配線構造におけるボンディングパ
ッドは、例えば１層の金属配線層上に２層の金属配線層
を重ねて成る構造のものがある。
が図られ、ＳＯＧ膜（スピンオングラス）を用いた半導
体基板の平坦化工程が頻繁に行われている。従来のＤＲ
ＡＭプロセス等の多層配線構造におけるボンディングパ
ッドは、例えば１層の金属配線層上に２層の金属配線層
を重ねて成る構造のものがある。
【０００３】即ち、図９に示すように半導体基板５１上
に形成された下地膜５２上に第１層の金属配線５３を形
成し、該金属配線５３上にＴＥＯＳ膜（テトラエトオキ
シシラン）５４、ＳＯＧ膜（スピンオングラス）５５及
びＴＥＯＳ膜５６から成る層間絶縁膜５７を形成した後
に、該層間絶縁膜５７にコンタクト孔５８を形成し、該
コンタクト孔５８を介して前記第１層の金属配線５３に
重なるように第２層の金属配線５９を形成して、これら
第１層の金属配線５３と第２層の金属配線５９とからボ
ンディングパッド６０を形成していた。
に形成された下地膜５２上に第１層の金属配線５３を形
成し、該金属配線５３上にＴＥＯＳ膜（テトラエトオキ
シシラン）５４、ＳＯＧ膜（スピンオングラス）５５及
びＴＥＯＳ膜５６から成る層間絶縁膜５７を形成した後
に、該層間絶縁膜５７にコンタクト孔５８を形成し、該
コンタクト孔５８を介して前記第１層の金属配線５３に
重なるように第２層の金属配線５９を形成して、これら
第１層の金属配線５３と第２層の金属配線５９とからボ
ンディングパッド６０を形成していた。
【０００４】
【発明が解決しようとする課題】前述したボンディング
パッド６０の形成工程において、平坦化を図るためにＳ
ＯＧ膜５５のエッチバックを行う際に、エッチバック量
を少なくして平坦化を優先させると、図８に示すように
前記第１層の金属配線５３上（コンタクト孔５８形成領
域）にはＳＯＧ膜５５が残膜するため、後工程でコンタ
クト孔５８を形成した場合に、図９に示すようにコンタ
クト孔５８の側壁部にＳＯＧ膜５５が露出してしまう。
そのため、該ＳＯＧ膜５５からの脱ガスによる第２層の
金属配線５９の配線寿命の低下を招くことになる。ま
た、特にボンディングパッド引き出し部は、大電流が流
れる場合があり、前述したようにこの部分にＳＯＧ膜が
露出することは重大な問題となる。しかし、エッチバッ
ク量を多くすると、平坦化が損なわれてしまうことにな
る。従って、従来ではこれらの問題を全て解決する有効
な手段がなかった。
パッド６０の形成工程において、平坦化を図るためにＳ
ＯＧ膜５５のエッチバックを行う際に、エッチバック量
を少なくして平坦化を優先させると、図８に示すように
前記第１層の金属配線５３上（コンタクト孔５８形成領
域）にはＳＯＧ膜５５が残膜するため、後工程でコンタ
クト孔５８を形成した場合に、図９に示すようにコンタ
クト孔５８の側壁部にＳＯＧ膜５５が露出してしまう。
そのため、該ＳＯＧ膜５５からの脱ガスによる第２層の
金属配線５９の配線寿命の低下を招くことになる。ま
た、特にボンディングパッド引き出し部は、大電流が流
れる場合があり、前述したようにこの部分にＳＯＧ膜が
露出することは重大な問題となる。しかし、エッチバッ
ク量を多くすると、平坦化が損なわれてしまうことにな
る。従って、従来ではこれらの問題を全て解決する有効
な手段がなかった。
【０００５】尚、本出願人は、ＤＲＡＭプロセスにおけ
る周辺回路部においてコンタクト孔部でのＳＯＧ膜の露
出をなくすために、該コンタクト孔下にダミーパターン
を設置した技術を既に出願している（特願平８−８３１
８号に添付の明細書に記載されている。）。しかしなが
ら、この技術をボンディングパッド部分に適用したとし
ても前述したＳＯＧ膜が露出するという問題は解決でき
ない。即ち、ボンディングパッド部分は、第１層の金属
配線の面積が広いため、該金属配線下に先願の技術に示
すようなダミーパターン（図８、図９に点線で示すダミ
ーパターン６１を参照）を設置しても、第１層の金属配
線が全体的に持ち上がるだけで、ＳＯＧ膜溜まりを少な
くするまでには至らず、少ないエッチバック量では図８
に示すように第１層の金属配線５３上（コンタクト孔形
成領域）にＳＯＧ膜５５が切れ間なく残膜してしまい、
前述した問題を解決できなかった。
る周辺回路部においてコンタクト孔部でのＳＯＧ膜の露
出をなくすために、該コンタクト孔下にダミーパターン
を設置した技術を既に出願している（特願平８−８３１
８号に添付の明細書に記載されている。）。しかしなが
ら、この技術をボンディングパッド部分に適用したとし
ても前述したＳＯＧ膜が露出するという問題は解決でき
ない。即ち、ボンディングパッド部分は、第１層の金属
配線の面積が広いため、該金属配線下に先願の技術に示
すようなダミーパターン（図８、図９に点線で示すダミ
ーパターン６１を参照）を設置しても、第１層の金属配
線が全体的に持ち上がるだけで、ＳＯＧ膜溜まりを少な
くするまでには至らず、少ないエッチバック量では図８
に示すように第１層の金属配線５３上（コンタクト孔形
成領域）にＳＯＧ膜５５が切れ間なく残膜してしまい、
前述した問題を解決できなかった。
【０００６】従って、本発明は多層配線構造におけるボ
ンディングパッドの形成に関し、平坦化を損なうことの
ないようにＳＯＧ膜のエッチバック量を少なくしたとし
ても、ボンディングパッド形成用のコンタクト孔部にＳ
ＯＧ膜の露出を防止し、ボンディングパッド近傍の第２
層の金属配線の配線寿命の劣化という問題を解決するこ
とを目的とする。
ンディングパッドの形成に関し、平坦化を損なうことの
ないようにＳＯＧ膜のエッチバック量を少なくしたとし
ても、ボンディングパッド形成用のコンタクト孔部にＳ
ＯＧ膜の露出を防止し、ボンディングパッド近傍の第２
層の金属配線の配線寿命の劣化という問題を解決するこ
とを目的とする。
【０００７】
【課題を解決するための手段】そこで、本発明の半導体
集積回路装置は、第１層の金属配線と第２層の金属配線
との間の層間絶縁膜内に少なくともＳＯＧ膜を含む多層
配線構造の半導体集積回路装置において、ボンディング
パッド内の周縁下部にダミーパターンを配置して、該ボ
ンディングパットの周縁部を持ち上げたものである。
集積回路装置は、第１層の金属配線と第２層の金属配線
との間の層間絶縁膜内に少なくともＳＯＧ膜を含む多層
配線構造の半導体集積回路装置において、ボンディング
パッド内の周縁下部にダミーパターンを配置して、該ボ
ンディングパットの周縁部を持ち上げたものである。
【０００８】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に被着された下地膜上のボンディ
ングパッド形成領域に少なくともボンディングパッド内
の周縁下部を囲むようにダミーパターンを形成し、全面
を層間絶縁膜で被覆した後に、第１層の金属配線を形成
する。続いて、前記第１層の金属配線上を被覆するよう
に少なくともＳＯＧ膜を含む層間絶縁膜を形成し、前記
ボンディングパッド形成領域の前記層間絶縁膜にコンタ
クト孔を形成した後に、該コンタクト孔を介して前記第
１層の金属配線にコンタクトする第２層の金属配線を形
成することで、少なくともボンディングパッド周縁部が
前記ダミーパターンにより持ち上げられて成るボンディ
ングパッドを形成するものである。
方法は、半導体基板上に被着された下地膜上のボンディ
ングパッド形成領域に少なくともボンディングパッド内
の周縁下部を囲むようにダミーパターンを形成し、全面
を層間絶縁膜で被覆した後に、第１層の金属配線を形成
する。続いて、前記第１層の金属配線上を被覆するよう
に少なくともＳＯＧ膜を含む層間絶縁膜を形成し、前記
ボンディングパッド形成領域の前記層間絶縁膜にコンタ
クト孔を形成した後に、該コンタクト孔を介して前記第
１層の金属配線にコンタクトする第２層の金属配線を形
成することで、少なくともボンディングパッド周縁部が
前記ダミーパターンにより持ち上げられて成るボンディ
ングパッドを形成するものである。
【０００９】
【発明の実施の形態】以下、本発明半導体集積回路装置
とその製造方法の一実施の形態について図１乃至図７の
図面に基づき説明する。図１は本発明の一実施の形態の
半導体集積回路装置の製造方法を示す第１の断面図であ
り、１は半導体基板で、該半導体基板１上に例えば下地
膜としてフィールド酸化によりＬＯＣＯＳ酸化膜２を形
成した後に、全面に例えば、ポリシリコン膜を形成し、
該ポリシリコン膜を周知のパターニング技術によりパタ
ーニングすることで第１のダミーパターン３を形成す
る。尚、装置構成として前記第１のダミーパターン３は
本来必要のないものであるが、後述する後工程で形成す
るボンディングパッド１４形成の安定性を向上させるた
めに形成するもので、該ダミーパターン３は、ボンディ
ングパッド１４内の周縁下部を囲むように枠状に形成さ
れている（図７のボンディングパッド１４とダミーパタ
ーン３、５との位置関係を示す平面図を参照）。また、
当該第一のダミーパターン３は図示しないメモリセル部
におけるゲート電極形成用のポリシリコン膜で形成され
ている。
とその製造方法の一実施の形態について図１乃至図７の
図面に基づき説明する。図１は本発明の一実施の形態の
半導体集積回路装置の製造方法を示す第１の断面図であ
り、１は半導体基板で、該半導体基板１上に例えば下地
膜としてフィールド酸化によりＬＯＣＯＳ酸化膜２を形
成した後に、全面に例えば、ポリシリコン膜を形成し、
該ポリシリコン膜を周知のパターニング技術によりパタ
ーニングすることで第１のダミーパターン３を形成す
る。尚、装置構成として前記第１のダミーパターン３は
本来必要のないものであるが、後述する後工程で形成す
るボンディングパッド１４形成の安定性を向上させるた
めに形成するもので、該ダミーパターン３は、ボンディ
ングパッド１４内の周縁下部を囲むように枠状に形成さ
れている（図７のボンディングパッド１４とダミーパタ
ーン３、５との位置関係を示す平面図を参照）。また、
当該第一のダミーパターン３は図示しないメモリセル部
におけるゲート電極形成用のポリシリコン膜で形成され
ている。
【００１０】次に、図２に示すように全面にＴＥＯＳ
膜、ＢＰＳＧ膜から成る第１層の層間絶縁膜４を形成し
た後に、該層間絶縁膜４上に例えばポリシリコン膜及び
タングステンシリサイド膜（ＷＳｉｘ）を形成した後
に、該ポリシリコン膜及びタングステンシリサイド膜
（ＷＳｉｘ）をパターニングすることで第２のダミーパ
ターン５を形成する。尚、装置構成として前記第２のダ
ミーパターン５は本来必要のないものであるが、該第２
のダミーパターン５も前記第１のダミーパターン３と同
様にボンディングパッド１４形成の安定性を向上させる
ために形成するもので、第２のダミーパターン５も前記
第１のダミーパターン３と同様にボンディングパッド１
４の周縁下部を囲むように形成されている。また、当該
第２のダミーパターン５は図示しないメモリセル部にお
けるビット線形成用のポリシリコン膜及びタングステン
リサイド膜（ＷＳｉｘ）で形成されている。
膜、ＢＰＳＧ膜から成る第１層の層間絶縁膜４を形成し
た後に、該層間絶縁膜４上に例えばポリシリコン膜及び
タングステンシリサイド膜（ＷＳｉｘ）を形成した後
に、該ポリシリコン膜及びタングステンシリサイド膜
（ＷＳｉｘ）をパターニングすることで第２のダミーパ
ターン５を形成する。尚、装置構成として前記第２のダ
ミーパターン５は本来必要のないものであるが、該第２
のダミーパターン５も前記第１のダミーパターン３と同
様にボンディングパッド１４形成の安定性を向上させる
ために形成するもので、第２のダミーパターン５も前記
第１のダミーパターン３と同様にボンディングパッド１
４の周縁下部を囲むように形成されている。また、当該
第２のダミーパターン５は図示しないメモリセル部にお
けるビット線形成用のポリシリコン膜及びタングステン
リサイド膜（ＷＳｉｘ）で形成されている。
【００１１】次に、図３に示すように前記第２のダミー
パターン５を被覆するようにＴＥＯＳ膜、ＢＰＳＧ膜か
ら成る第２層の層間絶縁膜６を形成した後に、該層間絶
縁膜６上に第１層の金属配線７を形成する。本工程は、
先ず、バリアメタル膜としてチタン膜（Ｔｉ膜）及びチ
タンナイトライド膜（ＴｉＮ膜）を形成した後に、スパ
ッタ法により金属膜（Ａｌ−Ｓｉ−Ｃｕ膜）を形成し
て、第１層の金属配線７を形成する。
パターン５を被覆するようにＴＥＯＳ膜、ＢＰＳＧ膜か
ら成る第２層の層間絶縁膜６を形成した後に、該層間絶
縁膜６上に第１層の金属配線７を形成する。本工程は、
先ず、バリアメタル膜としてチタン膜（Ｔｉ膜）及びチ
タンナイトライド膜（ＴｉＮ膜）を形成した後に、スパ
ッタ法により金属膜（Ａｌ−Ｓｉ−Ｃｕ膜）を形成し
て、第１層の金属配線７を形成する。
【００１２】次に、図４に示すように前記金属配線７上
にＴＥＯＳ膜８、ＳＯＧ膜９及びＴＥＯＳ膜１０から成
る第３層の層間絶縁膜１１を形成する。本工程は、先
ず、ＴＥＯＳ膜８を形成した後に、平坦性を向上させる
ためにＳＯＧ膜９を形成し、全面エッチバックを行う。
このとき、前述した第１のダミーパターン３と第２のダ
ミーパターン５の存在により後述するコンタクト孔１２
開口部分のＳＯＧ膜９が薄くなっているため、前述した
全面エッチバック工程時に少ないエッチバック量でもボ
ンディングパッド周縁部のＳＯＧ膜９は完全に削り取る
ことができる（図４に示すコンタクト孔の開口部終端Ａ
を参照）。そして、更にＴＥＯＳ膜１０を形成すると、
前記コンタクト孔の開口部終端Ａ部分は、下層のＴＥＯ
Ｓ膜８と上層のＴＥＯＳ膜１０とが重なり合った状態で
ＳＯＧ膜９は存在しないことになる。従って、前記層間
絶縁膜１１上に図示しないレジスト膜を形成した後に、
該レジスト膜をマスクにして前記第１層の金属配線７上
にコンタクトするコンタクト孔１２を形成した際に、図
５に示すようにコンタクト孔１２の周縁部には、ＴＥＯ
Ｓ膜８の上にＴＥＯＳ膜１０が重なるように形成され、
ＳＯＧ膜９はコンタクト孔１２の周縁部から後退した状
態となる。
にＴＥＯＳ膜８、ＳＯＧ膜９及びＴＥＯＳ膜１０から成
る第３層の層間絶縁膜１１を形成する。本工程は、先
ず、ＴＥＯＳ膜８を形成した後に、平坦性を向上させる
ためにＳＯＧ膜９を形成し、全面エッチバックを行う。
このとき、前述した第１のダミーパターン３と第２のダ
ミーパターン５の存在により後述するコンタクト孔１２
開口部分のＳＯＧ膜９が薄くなっているため、前述した
全面エッチバック工程時に少ないエッチバック量でもボ
ンディングパッド周縁部のＳＯＧ膜９は完全に削り取る
ことができる（図４に示すコンタクト孔の開口部終端Ａ
を参照）。そして、更にＴＥＯＳ膜１０を形成すると、
前記コンタクト孔の開口部終端Ａ部分は、下層のＴＥＯ
Ｓ膜８と上層のＴＥＯＳ膜１０とが重なり合った状態で
ＳＯＧ膜９は存在しないことになる。従って、前記層間
絶縁膜１１上に図示しないレジスト膜を形成した後に、
該レジスト膜をマスクにして前記第１層の金属配線７上
にコンタクトするコンタクト孔１２を形成した際に、図
５に示すようにコンタクト孔１２の周縁部には、ＴＥＯ
Ｓ膜８の上にＴＥＯＳ膜１０が重なるように形成され、
ＳＯＧ膜９はコンタクト孔１２の周縁部から後退した状
態となる。
【００１３】続いて、図６に示すように前記コンタクト
孔１２を介して前記金属配線７にコンタクトするＡｌ−
Ｓｉ−Ｃｕ膜から成る第２層の金属配線１３を形成し、
該第２層の金属配線１３をパターニングすることで、前
記第１層の金属配線７と該第１層の金属配線７上に重な
る第２層の金属配線１３とから成るボンディングパッド
１４が形成される。
孔１２を介して前記金属配線７にコンタクトするＡｌ−
Ｓｉ−Ｃｕ膜から成る第２層の金属配線１３を形成し、
該第２層の金属配線１３をパターニングすることで、前
記第１層の金属配線７と該第１層の金属配線７上に重な
る第２層の金属配線１３とから成るボンディングパッド
１４が形成される。
【００１４】以上、説明したように本発明では第１の金
属配線７上に形成するコンタクト孔１２の開口部終端Ａ
部分の下方位置にダミーパターン３、５を配置すること
で、少ないエッチバック量でも該開口部終端Ａ部分には
ＳＯＧ膜９が存在しないように除去することができ、こ
の部分にコンタクト孔１２を形成しても側壁部にＳＯＧ
膜９が露出することがない。
属配線７上に形成するコンタクト孔１２の開口部終端Ａ
部分の下方位置にダミーパターン３、５を配置すること
で、少ないエッチバック量でも該開口部終端Ａ部分には
ＳＯＧ膜９が存在しないように除去することができ、こ
の部分にコンタクト孔１２を形成しても側壁部にＳＯＧ
膜９が露出することがない。
【００１５】更に、図示しないがＳｉＮ膜等のパッシベ
ーション膜を形成することにより２層Ａｌ配線構造の半
導体集積回路装置が完成する。以上、本発明ではボンデ
ィングパッド１４の周縁下部にダミーパターン３、５を
配置して、当該ボンディングパッド１４の周縁部を持ち
上げることで、ボンディングパッド１４へのＳＯＧ膜溜
まりが従来に比べ格段に少なくできるため、少ないＳＯ
Ｇ膜のエッチバック量でもコンタクト孔１２の側壁部へ
のＳＯＧ膜の露出が防止でき、ボンディングパッド１４
近傍の第２層の金属配線１３の配線寿命の劣化という問
題を解消できる。
ーション膜を形成することにより２層Ａｌ配線構造の半
導体集積回路装置が完成する。以上、本発明ではボンデ
ィングパッド１４の周縁下部にダミーパターン３、５を
配置して、当該ボンディングパッド１４の周縁部を持ち
上げることで、ボンディングパッド１４へのＳＯＧ膜溜
まりが従来に比べ格段に少なくできるため、少ないＳＯ
Ｇ膜のエッチバック量でもコンタクト孔１２の側壁部へ
のＳＯＧ膜の露出が防止でき、ボンディングパッド１４
近傍の第２層の金属配線１３の配線寿命の劣化という問
題を解消できる。
【００１６】また、本発明のダミーパターン３、５は、
ダミーパターン専用の膜を形成する工程を増やすことな
しに、第１層の金属配線下の配線、例えばＤＲＡＭプロ
セスではメモリセル部における第１層の金属配線下のゲ
ート電極やビット線形成膜等で構成することができ、更
に、第１のダミーパターン３と第２のダミーパターン５
は、共に必要であるとは限らず、ボンディングパッド１
４形成用のコンタクト孔１２の開口部終端Ａ部分にＳＯ
Ｇ膜溜まりがなくなるようにできれば良く、単独構造と
するか、２段構造とするか自由に選択できる。尚、実施
の形態の一例として、例えば２５００Åのビット線形成
膜と同一膜から成る第２のダミーパターン５のみを選択
した場合に、当該ダミーパターン５の線幅はおよそ４μ
ｍ〜５μｍ程度のラインで、ボンディングパッド１４内
の周縁部に枠状に形成すれば、前述したようにコンタク
ト孔１２の開口部終端Ａ部分にＳＯＧ膜９が残膜しない
ことが、またダミーパターン５の線幅が１０μｍ程度と
なると前記開口部終端Ａ部分でのＳＯＧ膜９の切れ目が
なくなり、従来の問題を解消できないことが実証されて
いる。当然のことながら、ダミーパターン５の膜厚の違
いにより線幅条件も変更する必要があり、また第１のダ
ミーパターン３及び第２のダミーパターン５の２段構造
とすれば、ダミーパターンの線幅は更に細くできる。
ダミーパターン専用の膜を形成する工程を増やすことな
しに、第１層の金属配線下の配線、例えばＤＲＡＭプロ
セスではメモリセル部における第１層の金属配線下のゲ
ート電極やビット線形成膜等で構成することができ、更
に、第１のダミーパターン３と第２のダミーパターン５
は、共に必要であるとは限らず、ボンディングパッド１
４形成用のコンタクト孔１２の開口部終端Ａ部分にＳＯ
Ｇ膜溜まりがなくなるようにできれば良く、単独構造と
するか、２段構造とするか自由に選択できる。尚、実施
の形態の一例として、例えば２５００Åのビット線形成
膜と同一膜から成る第２のダミーパターン５のみを選択
した場合に、当該ダミーパターン５の線幅はおよそ４μ
ｍ〜５μｍ程度のラインで、ボンディングパッド１４内
の周縁部に枠状に形成すれば、前述したようにコンタク
ト孔１２の開口部終端Ａ部分にＳＯＧ膜９が残膜しない
ことが、またダミーパターン５の線幅が１０μｍ程度と
なると前記開口部終端Ａ部分でのＳＯＧ膜９の切れ目が
なくなり、従来の問題を解消できないことが実証されて
いる。当然のことながら、ダミーパターン５の膜厚の違
いにより線幅条件も変更する必要があり、また第１のダ
ミーパターン３及び第２のダミーパターン５の２段構造
とすれば、ダミーパターンの線幅は更に細くできる。
【００１７】
【発明の効果】以上、本発明によればボンディングパッ
ド内の周縁下部にダミーパターンを配置して、当該ボン
ディングパッドの周縁部を持ち上げることで、ボンディ
ングパッド部分へのＳＯＧ膜溜まりが従来に比べ格段に
少なくできるため、少ないＳＯＧ膜のエッチバック量で
もコンタクト孔の側壁部へのＳＯＧ膜の露出を防止でき
るため、平坦化を損なうことなしに、ボンディングパッ
ド近傍の配線のエレクトロマイグレーションや第２層の
金属配線の配線寿命の劣化という問題を解消できる。
ド内の周縁下部にダミーパターンを配置して、当該ボン
ディングパッドの周縁部を持ち上げることで、ボンディ
ングパッド部分へのＳＯＧ膜溜まりが従来に比べ格段に
少なくできるため、少ないＳＯＧ膜のエッチバック量で
もコンタクト孔の側壁部へのＳＯＧ膜の露出を防止でき
るため、平坦化を損なうことなしに、ボンディングパッ
ド近傍の配線のエレクトロマイグレーションや第２層の
金属配線の配線寿命の劣化という問題を解消できる。
【図１】本発明の一実施の形態の半導体集積回路装置の
製造方法を示す第１の断面図である。
製造方法を示す第１の断面図である。
【図２】本発明の一実施の形態の半導体集積回路装置の
製造方法を示す第２の断面図である。
製造方法を示す第２の断面図である。
【図３】本発明の一実施の形態の半導体集積回路装置の
製造方法を示す第３の断面図である。
製造方法を示す第３の断面図である。
【図４】本発明の一実施の形態の半導体集積回路装置の
製造方法を示す第４の断面図である。
製造方法を示す第４の断面図である。
【図５】本発明の一実施の形態の半導体集積回路装置の
製造方法を示す第５の断面図である。
製造方法を示す第５の断面図である。
【図６】本発明の一実施の形態の半導体集積回路装置の
製造方法を示す第６の断面図である。
製造方法を示す第６の断面図である。
【図７】本発明の一実施の形態の半導体集積回路装置の
ボンディングパッド部を示す平面図である。
ボンディングパッド部を示す平面図である。
【図８】従来の半導体集積回路装置を示す断面図であ
る。
る。
【図９】従来の半導体集積回路装置を示す断面図であ
る。
る。
Claims (4)
- 【請求項１】 下層の金属配線と上層の金属配線との間
の層間絶縁膜内に少なくともＳＯＧ膜を含む多層配線構
造の半導体集積回路装置において、ボンディングパッド
の周縁下部にダミーパターンを配置して、該ボンディン
グパットの周縁部を持ち上げたことを特徴とする半導体
集積回路装置。 - 【請求項２】 前記ダミーパターンは、少なくとも前記
ボンディングパッド内の周縁下部に枠状に形成されて成
ることを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】 前記ダミーパターンは、メモリセル部の
ゲート電極あるいはビット線形成膜と同一膜で形成され
て成ることを特徴とする請求項１または請求項２に記載
の半導体集積回路装置。 - 【請求項４】 半導体基板上に形成される下地膜上のボ
ンディングパッド形成領域上にボンディングパッド内の
周縁下部を枠状に囲むようにダミーパターンを形成する
工程と、 全面を層間絶縁膜で被覆した後に下層の金属配線を形成
する工程と、 前記下層の金属配線上を被覆するように少なくともＳＯ
Ｇ膜を含む層間絶縁膜を形成する工程と、 前記ボンディングパッド形成領域の前記層間絶縁膜にコ
ンタクト孔を形成した後に該コンタクト孔を介して前記
下層の金属配線にコンタクトする上層の金属配線を形成
することで少なくともボンディングパッド内の周縁部が
前記ダミーパターンにより持ち上げられて成るボンディ
ングパッドを形成する工程とを具備することを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34005896A JP3459529B2 (ja) | 1996-12-19 | 1996-12-19 | 半導体集積回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34005896A JP3459529B2 (ja) | 1996-12-19 | 1996-12-19 | 半導体集積回路装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178011A true JPH10178011A (ja) | 1998-06-30 |
| JP3459529B2 JP3459529B2 (ja) | 2003-10-20 |
Family
ID=18333326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34005896A Expired - Fee Related JP3459529B2 (ja) | 1996-12-19 | 1996-12-19 | 半導体集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3459529B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000011661A (ko) * | 1998-07-14 | 2000-02-25 | 윌리엄 비. 켐플러 | 능동집적회로상의본딩을위한시스템및방법 |
| US6436807B1 (en) * | 2000-01-18 | 2002-08-20 | Agere Systems Guardian Corp. | Method for making an interconnect layer and a semiconductor device including the same |
| US6781216B2 (en) | 1999-12-27 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Semiconductor device having wiring patterns with insulating layer |
| JP2013077614A (ja) * | 2011-09-29 | 2013-04-25 | Seiko Instruments Inc | 半導体装置 |
-
1996
- 1996-12-19 JP JP34005896A patent/JP3459529B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000011661A (ko) * | 1998-07-14 | 2000-02-25 | 윌리엄 비. 켐플러 | 능동집적회로상의본딩을위한시스템및방법 |
| US6781216B2 (en) | 1999-12-27 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Semiconductor device having wiring patterns with insulating layer |
| US7002256B1 (en) | 1999-12-27 | 2006-02-21 | Oki Electric Industry Co., Ltd. | Semiconductor device having wiring patterns and dummy patterns covered with insulating layer |
| US6436807B1 (en) * | 2000-01-18 | 2002-08-20 | Agere Systems Guardian Corp. | Method for making an interconnect layer and a semiconductor device including the same |
| US6683382B2 (en) | 2000-01-18 | 2004-01-27 | Agere Systems Inc. | Semiconductor device having an interconnect layer with a plurality of layout regions having substantially uniform densities of active interconnects and dummy fills |
| JP2013077614A (ja) * | 2011-09-29 | 2013-04-25 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3459529B2 (ja) | 2003-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |