JP2000232081A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000232081A JP2000232081A JP3282199A JP3282199A JP2000232081A JP 2000232081 A JP2000232081 A JP 2000232081A JP 3282199 A JP3282199 A JP 3282199A JP 3282199 A JP3282199 A JP 3282199A JP 2000232081 A JP2000232081 A JP 2000232081A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- circuit forming
- side wall
- dicing line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ウェハや半導体チップの歪みを取り除くと共
に、シールリングのより高機能化を実現する。 【解決手段】 シールリング１５は、タングステンプラ
グ９、１２とメタル電極６、１３で構成し、第２の開口
部１１を形成する際に第１の凹み部３２に、スペーサを
形成する。このスペーサは、ダイシングライン部３に延
在される層間絶縁膜に全て形成可能であり、これにより
何重ものシールリングが実現できる。
に、シールリングのより高機能化を実現する。 【解決手段】 シールリング１５は、タングステンプラ
グ９、１２とメタル電極６、１３で構成し、第２の開口
部１１を形成する際に第１の凹み部３２に、スペーサを
形成する。このスペーサは、ダイシングライン部３に延
在される層間絶縁膜に全て形成可能であり、これにより
何重ものシールリングが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にダイシングライン部と近接し
て形成されるシールリングの構造およびその製造方法に
関するものである。
その製造方法に関し、特にダイシングライン部と近接し
て形成されるシールリングの構造およびその製造方法に
関するものである。
【０００２】
【従来の技術】半導体装置は、周知事項ではあるが、ウ
ェハの状態で次々と素子が作り込まれ、所定の機能を有
したＩＣ回路が形成される。平面的には、このＩＣ回路
が形成されたＩＣ回路形成部がマトリックス状に配置さ
れ、このＩＣ回路形成部を囲み格子状にダイシングライ
ン部が設けられ、このダイシングライン部に沿ってダイ
シングされ、個々の半導体装置（半導体チップ）に分離
形成される。
ェハの状態で次々と素子が作り込まれ、所定の機能を有
したＩＣ回路が形成される。平面的には、このＩＣ回路
が形成されたＩＣ回路形成部がマトリックス状に配置さ
れ、このＩＣ回路形成部を囲み格子状にダイシングライ
ン部が設けられ、このダイシングライン部に沿ってダイ
シングされ、個々の半導体装置（半導体チップ）に分離
形成される。
【０００３】しかしこのダイシングラインの側壁は、前
記半導体装置で積層された数々の層間絶縁膜の界面が露
出されている。この界面は、湿気の浸入路となり、前記
ＩＣ回路の誤動作、更には破壊を引き起こす問題があっ
た。
記半導体装置で積層された数々の層間絶縁膜の界面が露
出されている。この界面は、湿気の浸入路となり、前記
ＩＣ回路の誤動作、更には破壊を引き起こす問題があっ
た。
【０００４】そのため、ダイシングライン部の内側を全
周に渡り囲んだシールリング（または耐湿リングと呼ば
れている。）が開発されている。
周に渡り囲んだシールリング（または耐湿リングと呼ば
れている。）が開発されている。
【０００５】この構造は、例えば特開平２―１８８９４
２号公報に詳述されている。
２号公報に詳述されている。
【０００６】簡単に説明する。先ず図６に於いて、前述
した様に、半導体ウェハ１にはマトリックス状にＩＣ回
路形成部２が形成され、このＩＣ回路形成部を囲むよう
にダイシングライン部３が形成されている。そしてＩＣ
回路形成部２とダイシングライン部３との間には、ＩＣ
回路形成部２を囲むようにシールリングが設けられてい
る。
した様に、半導体ウェハ１にはマトリックス状にＩＣ回
路形成部２が形成され、このＩＣ回路形成部を囲むよう
にダイシングライン部３が形成されている。そしてＩＣ
回路形成部２とダイシングライン部３との間には、ＩＣ
回路形成部２を囲むようにシールリングが設けられてい
る。
【０００７】符号４、５は、第１層目のメタル電極（Ｉ
Ｃ回路形成部では第１のメタル配線となる。）６の下層
に形成される第１の層間絶縁膜７であり、ここには、半
導体基板１が露出する複数の第１の開口部８が形成さ
れ、タングステン９が埋め込まれている。この第１の開
口部８は、リング状に３本で形成され、このタングステ
ンプラグ９を全て覆うように第１のメタル電極６がリン
グ状に設けられている。
Ｃ回路形成部では第１のメタル配線となる。）６の下層
に形成される第１の層間絶縁膜７であり、ここには、半
導体基板１が露出する複数の第１の開口部８が形成さ
れ、タングステン９が埋め込まれている。この第１の開
口部８は、リング状に３本で形成され、このタングステ
ンプラグ９を全て覆うように第１のメタル電極６がリン
グ状に設けられている。
【０００８】そしてＩＣ回路形成部２からダイシングラ
イン部３に渡り、第２の層間絶縁膜１０が被覆され、第
１のメタル電極６を露出する第２の開口部１１が形成さ
れる。（以上図６参照） 続いて、第２の開口部１１には、タングステン１２が埋
め込まれ、このタングステンプラグ１２とコンタクトし
た第２のメタル電極１３が形成される。（以上図７参
照） 更に、ＩＣ回路形成部２からダイシングライン部３に渡
り第３の層間絶縁膜１４が形成され、その後、ダイシン
グライン部３に沿ってダイシングされる。（以上図８、
図９参照） 以上、タングステンプラグ９、第１のメタル電極６、タ
ングステンプラグ１２および第２のメタル電極１３で構
成されるシールリング１５は、ダイシングラインの内側
で且つＩＣ回路形成部２を囲んで形成される。またこれ
らの構成要素は、ＩＣ回路形成部２に形成される第１層
目のメタル配線、第２層目のメタル配線、これらをコン
タクトさせるためのタングステンプラグと同時に形成さ
れ工程の簡略化も図られている。
イン部３に渡り、第２の層間絶縁膜１０が被覆され、第
１のメタル電極６を露出する第２の開口部１１が形成さ
れる。（以上図６参照） 続いて、第２の開口部１１には、タングステン１２が埋
め込まれ、このタングステンプラグ１２とコンタクトし
た第２のメタル電極１３が形成される。（以上図７参
照） 更に、ＩＣ回路形成部２からダイシングライン部３に渡
り第３の層間絶縁膜１４が形成され、その後、ダイシン
グライン部３に沿ってダイシングされる。（以上図８、
図９参照） 以上、タングステンプラグ９、第１のメタル電極６、タ
ングステンプラグ１２および第２のメタル電極１３で構
成されるシールリング１５は、ダイシングラインの内側
で且つＩＣ回路形成部２を囲んで形成される。またこれ
らの構成要素は、ＩＣ回路形成部２に形成される第１層
目のメタル配線、第２層目のメタル配線、これらをコン
タクトさせるためのタングステンプラグと同時に形成さ
れ工程の簡略化も図られている。
【０００９】
【発明が解決しようとする課題】しかしながら、封止樹
脂も近年薄くなる傾向にあり、より耐湿機能の優れたも
のが要求されている。特にメタル配線の階層数により第
１の層間絶縁膜７、第２の層間絶縁膜１０、第３の層間
絶縁膜１４…と何層にも絶縁膜が設けられ、しかもこの
層間絶縁膜自身は、歪みやフラット性が考慮されて複数
層の膜、例えばＴＥＯＳ膜、ＳＯＧ膜が何回も繰り返し
積層されて構成されている。そしてダイシング部に形成
される側壁には、これらの膜の界面が露出され耐湿劣化
を発生させていた。
脂も近年薄くなる傾向にあり、より耐湿機能の優れたも
のが要求されている。特にメタル配線の階層数により第
１の層間絶縁膜７、第２の層間絶縁膜１０、第３の層間
絶縁膜１４…と何層にも絶縁膜が設けられ、しかもこの
層間絶縁膜自身は、歪みやフラット性が考慮されて複数
層の膜、例えばＴＥＯＳ膜、ＳＯＧ膜が何回も繰り返し
積層されて構成されている。そしてダイシング部に形成
される側壁には、これらの膜の界面が露出され耐湿劣化
を発生させていた。
【００１０】
【課題を解決するための手段】本発明は前述の課題に鑑
みてなされ、先ず第１に、ダイシングライン部には、前
記ＩＣ回路形成部から連続して被覆された層間絶縁膜が
設けられ、このダイシングライン部に対応する層間絶縁
膜にはリング状の凹み部が設けられ、前記凹み部の側壁
にスペーサを設ける事で解決するものである。
みてなされ、先ず第１に、ダイシングライン部には、前
記ＩＣ回路形成部から連続して被覆された層間絶縁膜が
設けられ、このダイシングライン部に対応する層間絶縁
膜にはリング状の凹み部が設けられ、前記凹み部の側壁
にスペーサを設ける事で解決するものである。
【００１１】階層毎の層間絶縁膜は、前記ダイシングラ
イン部でその側壁を露出させる。従って、この側壁にス
ペーサを設ければ、側壁に露出する界面、またその側壁
と下層の界面を保護することができる。
イン部でその側壁を露出させる。従って、この側壁にス
ペーサを設ければ、側壁に露出する界面、またその側壁
と下層の界面を保護することができる。
【００１２】第２に、シールリングは、第１層目の層間
絶縁膜に第１の開口部がリング状に形成され、この開口
部に埋め込まれているタングステンと上層にコンタクト
した第１のメタル電極で成り、前記凹み部の側壁は、前
記第１層目の層間絶縁膜が露出し、この側壁に前記タン
グステンから成るスペーサを設ける事で解決するもので
ある。
絶縁膜に第１の開口部がリング状に形成され、この開口
部に埋め込まれているタングステンと上層にコンタクト
した第１のメタル電極で成り、前記凹み部の側壁は、前
記第１層目の層間絶縁膜が露出し、この側壁に前記タン
グステンから成るスペーサを設ける事で解決するもので
ある。
【００１３】つまり第１層目の層間絶縁膜の側壁が露出
するダイシング部分に於いて、その側壁をＷスペーサで
覆え、この層間絶縁膜の側壁にある界面をシールするこ
とができる。
するダイシング部分に於いて、その側壁をＷスペーサで
覆え、この層間絶縁膜の側壁にある界面をシールするこ
とができる。
【００１４】第３に、第１層目の層間絶縁膜が露出した
前記凹み部の外側には、前記第２層目の層間絶縁膜が側
壁に露出した別の凹み部が設けられ、前記第２層目の層
間絶縁膜に形成される第２の開口部に埋め込まれるタン
グステンが前記別の凹み部の側壁に設けられる事で解決
するものである。
前記凹み部の外側には、前記第２層目の層間絶縁膜が側
壁に露出した別の凹み部が設けられ、前記第２層目の層
間絶縁膜に形成される第２の開口部に埋め込まれるタン
グステンが前記別の凹み部の側壁に設けられる事で解決
するものである。
【００１５】二層メタルに於いて、第１層目の層間絶縁
膜の側壁および第２層目の側壁が露出するダイシング部
分に於いて、その側壁をＷスペーサで覆え、各層間絶縁
膜の側壁にある界面をシールすることができる。
膜の側壁および第２層目の側壁が露出するダイシング部
分に於いて、その側壁をＷスペーサで覆え、各層間絶縁
膜の側壁にある界面をシールすることができる。
【００１６】第４に、ＩＣ回路形成部に形成される複数
階層のメタル配線下に設けられる少なくとも１つの層間
絶縁膜を前記ダイシングライン部にまで被覆し、前記ダ
イシングライン部の前記層間絶縁膜を除去して前記層間
絶縁膜の側壁を露出し、前記側壁を覆うスペーサを形成
する事で解決するものである。
階層のメタル配線下に設けられる少なくとも１つの層間
絶縁膜を前記ダイシングライン部にまで被覆し、前記ダ
イシングライン部の前記層間絶縁膜を除去して前記層間
絶縁膜の側壁を露出し、前記側壁を覆うスペーサを形成
する事で解決するものである。
【００１７】ＩＣ回路形成部では、タングステンプラグ
が用いられるため、このＷのエッチバック工程を利用す
ることで、前記側壁に簡単にスペーサを設けることがで
きる。
が用いられるため、このＷのエッチバック工程を利用す
ることで、前記側壁に簡単にスペーサを設けることがで
きる。
【００１８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて説明する。本実施例は、以下ＭＯＳ型で説明する
が、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型でも実現可能である。
また図６〜図９で開示された符号を用い、異なる部分の
み別の符号で記す。
いて説明する。本実施例は、以下ＭＯＳ型で説明する
が、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型でも実現可能である。
また図６〜図９で開示された符号を用い、異なる部分の
み別の符号で記す。
【００１９】まず簡単にその構造について説明する。
【００２０】ＩＣ回路形成部２とダイシングライン部３
との間にはシールリング１５が構成される。ここでは２
層メタルで構成されるため、２階建て構造のシールリン
グ１５と成っている。このシールリング１５は、タング
ステンプラグ９、１２が形成されてあるため、ダイシン
グライン部に凹み部ＨＢ１および／またはＨＢ２を形成
し、この凹み部ＨＢの側壁にＷのスペーサをできる。特
にＷには限らず、エッチバックされる材料であれば良
い。つまりシリコン酸化膜、Ｓｉ3Ｎ4膜、Ａｌを主材料
としたもの、およびシリコン膜等と色々考えられる。本
実施例では、後述する製造方法で判るが、Ｗを被膜しエ
ッチバックしてタングステンプラグを形成しているの
で、スペーサとしてＷを使っている。
との間にはシールリング１５が構成される。ここでは２
層メタルで構成されるため、２階建て構造のシールリン
グ１５と成っている。このシールリング１５は、タング
ステンプラグ９、１２が形成されてあるため、ダイシン
グライン部に凹み部ＨＢ１および／またはＨＢ２を形成
し、この凹み部ＨＢの側壁にＷのスペーサをできる。特
にＷには限らず、エッチバックされる材料であれば良
い。つまりシリコン酸化膜、Ｓｉ3Ｎ4膜、Ａｌを主材料
としたもの、およびシリコン膜等と色々考えられる。本
実施例では、後述する製造方法で判るが、Ｗを被膜しエ
ッチバックしてタングステンプラグを形成しているの
で、スペーサとしてＷを使っている。
【００２１】一般に、層間絶縁膜は、複数の絶縁膜が積
層されて形成されており、図５のようにスペーサをその
側壁に形成することで、前記ダイシングライン部に形成
される絶縁膜の界面をシールすることができる。
層されて形成されており、図５のようにスペーサをその
側壁に形成することで、前記ダイシングライン部に形成
される絶縁膜の界面をシールすることができる。
【００２２】また図５では、凹み部ＨＢは、第１層目の
層間絶縁膜、第２層目の層間絶縁膜および第３層目の層
間絶縁膜に形成可能であるが、ここでは第１層目と第２
層目に設けている。またスペーサを全て設けても良い
が、チップサイズの制約により省略もできる。
層間絶縁膜、第２層目の層間絶縁膜および第３層目の層
間絶縁膜に形成可能であるが、ここでは第１層目と第２
層目に設けている。またスペーサを全て設けても良い
が、チップサイズの制約により省略もできる。
【００２３】とにかくシールリング１５の外側に何重に
もスペーサによるシールリングが形成でき、耐湿性の向
上が図れる。
もスペーサによるシールリングが形成でき、耐湿性の向
上が図れる。
【００２４】最近では、ＣＳＰ（チップサイズパッケー
ジ）が開発され、市場にも出始めている。これらは、樹
脂量が極端に少なく、耐湿性の向上が非常に重要なテー
マとなる。
ジ）が開発され、市場にも出始めている。これらは、樹
脂量が極端に少なく、耐湿性の向上が非常に重要なテー
マとなる。
【００２５】特にウェハ型ＣＳＰは、ウェハ状態でＩＣ
が作り込まれパッシベーション膜が被覆された後、全面
に封止樹脂を載せ、その後、ダイシングして個々のチッ
プに分離するため、チップの側壁には、前述した層間絶
縁膜の界面が露出される。従ってシールリングは、非常
に重要な位置づけになる。本発明の構成を採用すれば、
何重ものシールが可能となり、チップの耐湿劣化を防止
できるメリットを有する。
が作り込まれパッシベーション膜が被覆された後、全面
に封止樹脂を載せ、その後、ダイシングして個々のチッ
プに分離するため、チップの側壁には、前述した層間絶
縁膜の界面が露出される。従ってシールリングは、非常
に重要な位置づけになる。本発明の構成を採用すれば、
何重ものシールが可能となり、チップの耐湿劣化を防止
できるメリットを有する。
【００２６】では具体的にその製造方法を説明する。
【００２７】符号３０、３１は、ＬＯＣＯＳ膜であり、
ＩＣ回路形成部２に形成されるトランジスタ（Ｎチャン
ネル型、Ｐチャンネル型トランジスタ）のＬＯＣＯＳ分
離の工程と同時に形成される。
ＩＣ回路形成部２に形成されるトランジスタ（Ｎチャン
ネル型、Ｐチャンネル型トランジスタ）のＬＯＣＯＳ分
離の工程と同時に形成される。
【００２８】また前述した様に、半導体ウェハ１にはマ
トリックス状にＩＣ回路形成部２が形成され、このＩＣ
回路形成部を囲むようにダイシングライン部３が形成さ
れる。そしてＩＣ回路形成部２とダイシングライン部３
との間には、後の工程でＩＣ回路形成部２を囲むように
シールリング１５が設けられる。
トリックス状にＩＣ回路形成部２が形成され、このＩＣ
回路形成部を囲むようにダイシングライン部３が形成さ
れる。そしてＩＣ回路形成部２とダイシングライン部３
との間には、後の工程でＩＣ回路形成部２を囲むように
シールリング１５が設けられる。
【００２９】符号４、５は、第１層目のメタル電極（Ｉ
Ｃ回路形成部では第１のメタル配線となる。）６の下層
に形成される第１の層間絶縁膜７である。この第１の層
間絶縁膜７は、表面にゲート絶縁膜が形成された上に積
層され、ＢＰＳＧ膜４が約２０００〜４０００Å、その
上にＴＥＯＳ膜５が約８０００〜１００００Å程度で積
層されている。ただしこの層間絶縁膜７は、一層の絶縁
膜でも良いし、３層以上に積層されても良い。（以上図
１を参照） 続いてこの第１の層間絶縁膜７には、半導体基板１が露
出する複数の第１の開口部８が形成され、ここには図３
で示すようにタングステン９が埋め込まれる。この第１
の開口部８は、リング状に３本（特に本数は限定されな
い）で形成され、同時に第１の凹み部ＨＢ１が開口され
る。この凹み部ＨＢ１は、第１の開口部８と同時に形成
されるため、半導体基板１を露出しているが、別工程で
開口しても良い。更には第１の凹み部ＨＢ１の深さは、
図のものよりも浅くて良い。ただし少なくとも最上の界
面をスペーサでカバーできる深さでなくてはならない。
またチップサイズが考慮され、第２の凹み部ＨＢ２にス
ペーサが形成されるなら開口をしなくても良い。（以上
図２を参照） 続いて第１の開口部８にタングステンプラグ９を、そし
て第１の凹み部ＨＢ１にスペーサを形成し、更には前記
タングステンプラグ９を全て覆う第１のメタル電極６を
形成する工程がある。
Ｃ回路形成部では第１のメタル配線となる。）６の下層
に形成される第１の層間絶縁膜７である。この第１の層
間絶縁膜７は、表面にゲート絶縁膜が形成された上に積
層され、ＢＰＳＧ膜４が約２０００〜４０００Å、その
上にＴＥＯＳ膜５が約８０００〜１００００Å程度で積
層されている。ただしこの層間絶縁膜７は、一層の絶縁
膜でも良いし、３層以上に積層されても良い。（以上図
１を参照） 続いてこの第１の層間絶縁膜７には、半導体基板１が露
出する複数の第１の開口部８が形成され、ここには図３
で示すようにタングステン９が埋め込まれる。この第１
の開口部８は、リング状に３本（特に本数は限定されな
い）で形成され、同時に第１の凹み部ＨＢ１が開口され
る。この凹み部ＨＢ１は、第１の開口部８と同時に形成
されるため、半導体基板１を露出しているが、別工程で
開口しても良い。更には第１の凹み部ＨＢ１の深さは、
図のものよりも浅くて良い。ただし少なくとも最上の界
面をスペーサでカバーできる深さでなくてはならない。
またチップサイズが考慮され、第２の凹み部ＨＢ２にス
ペーサが形成されるなら開口をしなくても良い。（以上
図２を参照） 続いて第１の開口部８にタングステンプラグ９を、そし
て第１の凹み部ＨＢ１にスペーサを形成し、更には前記
タングステンプラグ９を全て覆う第１のメタル電極６を
形成する工程がある。
【００３０】詳しくは、この開口部８も含めて全面にバ
リアメタルとなる金属がＴｉ、ＴｉＮの順で積層されて
いる。Ｔｉが約２００〜５００Å、ＴｉＮが約１０００
〜２０００Åで被覆され、更に全面にＷが約５０００〜
８０００Å被覆されている。そしてこのＷがエッチバッ
クされてタングステンプラグ９が形成されると共に、第
１の凹み部ＨＢ１の側壁には、Ｗより成るスペーサが形
成される。そして第１のメタル電極６領域およびスペー
サ領域以外の余分な前記バリアメタルが取り除かれる。
リアメタルとなる金属がＴｉ、ＴｉＮの順で積層されて
いる。Ｔｉが約２００〜５００Å、ＴｉＮが約１０００
〜２０００Åで被覆され、更に全面にＷが約５０００〜
８０００Å被覆されている。そしてこのＷがエッチバッ
クされてタングステンプラグ９が形成されると共に、第
１の凹み部ＨＢ１の側壁には、Ｗより成るスペーサが形
成される。そして第１のメタル電極６領域およびスペー
サ領域以外の余分な前記バリアメタルが取り除かれる。
【００３１】また第１のメタル電極６は、下からＴｉＮ
が５００〜１０００Å、Ｔｉが１００〜３００Å、Ａｌ
Ｃｕが約３０００〜５０００Å程度が積層されて形成さ
れ、図のようなパターンにエッチングされて形成され
る。第１のタングステンプラグ９は、ＩＣ回路形成部２
を囲むリングとして３本形成され、これを全て覆う一本
の幅広のリングとして第１のメタル電極６が形成されて
いる。
が５００〜１０００Å、Ｔｉが１００〜３００Å、Ａｌ
Ｃｕが約３０００〜５０００Å程度が積層されて形成さ
れ、図のようなパターンにエッチングされて形成され
る。第１のタングステンプラグ９は、ＩＣ回路形成部２
を囲むリングとして３本形成され、これを全て覆う一本
の幅広のリングとして第１のメタル電極６が形成されて
いる。
【００３２】ここで第１のタングステンプラグ９は、同
一の構成で、ＩＣ回路形成部２にも形成され前記トラン
ジスタのソース領域やドレイン領域とコンタクトし、ま
た第１のメタル電極もＩＣ回路形成部に配線として形成
され、ＩＣ回路形成部に形成されたタングステンプラグ
と電気的にコンタクトしている。
一の構成で、ＩＣ回路形成部２にも形成され前記トラン
ジスタのソース領域やドレイン領域とコンタクトし、ま
た第１のメタル電極もＩＣ回路形成部に配線として形成
され、ＩＣ回路形成部に形成されたタングステンプラグ
と電気的にコンタクトしている。
【００３３】ここで前述したように第１の凹み部ＨＢ１
を形成しない場合は、当然スペーサも形成されない。
（以上図３を参照） 続いて、ＩＣ回路形成部２からダイシングライン部３に
渡り、第２の層間絶縁膜１０が被覆される。ここではウ
ェハ全面に被覆されている。
を形成しない場合は、当然スペーサも形成されない。
（以上図３を参照） 続いて、ＩＣ回路形成部２からダイシングライン部３に
渡り、第２の層間絶縁膜１０が被覆される。ここではウ
ェハ全面に被覆されている。
【００３４】ここで第２の層間絶縁膜１０は２層で図示
されているが、具体的には下から約２０００Åのプラズ
マＴＥＯＳ膜、約２０００ÅのＳＯＧ膜、約５００〜１
０００ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳＯＧ
膜および約２０００〜３０００ÅのプラズマＴＥＯＳ膜
が積層されている。
されているが、具体的には下から約２０００Åのプラズ
マＴＥＯＳ膜、約２０００ÅのＳＯＧ膜、約５００〜１
０００ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳＯＧ
膜および約２０００〜３０００ÅのプラズマＴＥＯＳ膜
が積層されている。
【００３５】またダイシングライン部３では、この第２
の層間絶縁膜１０が第１の層間絶縁膜７の側壁をシール
するスペーサ３４を被覆している。（以上図４を参照） 更に、第１のメタル電極６を露出する第２の開口部１１
が形成されると同時に第２の凹み部ＨＢ２が形成され
る。
の層間絶縁膜１０が第１の層間絶縁膜７の側壁をシール
するスペーサ３４を被覆している。（以上図４を参照） 更に、第１のメタル電極６を露出する第２の開口部１１
が形成されると同時に第２の凹み部ＨＢ２が形成され
る。
【００３６】ここでは、第２の開口部１１の形成と同時
に第１の凹み部３２も形成しているが、別工程でエッチ
ングしても良い。また深さは、第２の層間絶縁膜１０の
途中でも良いし、第１の層間絶縁膜７が途中まで取り除
かれる深さでも良い。これは前述同様に、少なくとも最
上層の界面をシールできる深さであれば、シールの機能
を果たすことができる。
に第１の凹み部３２も形成しているが、別工程でエッチ
ングしても良い。また深さは、第２の層間絶縁膜１０の
途中でも良いし、第１の層間絶縁膜７が途中まで取り除
かれる深さでも良い。これは前述同様に、少なくとも最
上層の界面をシールできる深さであれば、シールの機能
を果たすことができる。
【００３７】続いて、第２の開口部１１に、タングステ
ンが埋め込まれると同時に第２の凹み部ＨＢ２にＷのス
ペーサ４０が形成される。
ンが埋め込まれると同時に第２の凹み部ＨＢ２にＷのス
ペーサ４０が形成される。
【００３８】ここでは、まず第２の開口部１１も含め全
面に、下から約３００〜５００ÅのＴｉ、約１０００〜
２０００ÅのＴｉＮから成るバリアメタル３３がスパッ
タリングで形成され、この上に約５０００〜８０００Å
のＷが例えばＣＶＤ法により被覆される。
面に、下から約３００〜５００ÅのＴｉ、約１０００〜
２０００ÅのＴｉＮから成るバリアメタル３３がスパッ
タリングで形成され、この上に約５０００〜８０００Å
のＷが例えばＣＶＤ法により被覆される。
【００３９】続いて、前記Ｗをエッチバックして、タン
グステンプラグ１２を形成すると共に、第２の凹み部Ｈ
Ｂ２にタングステンから成るスペーサ４０を形成する。
グステンプラグ１２を形成すると共に、第２の凹み部Ｈ
Ｂ２にタングステンから成るスペーサ４０を形成する。
【００４０】この被覆部であるスペーサ４０は、第２の
凹み部ＨＢ２の側壁３５に露出する界面をカバーし、湿
気の浸入を防止するシールリングとなる。
凹み部ＨＢ２の側壁３５に露出する界面をカバーし、湿
気の浸入を防止するシールリングとなる。
【００４１】つまりＩＣ回路形成部２を先ずタングステ
ンプラグから構成されるシールリング１５でシールし、
その外側をＷから成るスペーサ３４、４０でシールし、
三重のシール構造が実現できる。
ンプラグから構成されるシールリング１５でシールし、
その外側をＷから成るスペーサ３４、４０でシールし、
三重のシール構造が実現できる。
【００４２】そしてタングステンプラグ１２を被覆し、
やはりリング状となる第２のメタル電極１３が形成され
る。このメタル電極１３は、下層に約２００〜３００Å
のＴｉＮが上層に約６０００〜８０００ÅのＡｌＣｕが
積層され、リング状にエッチングされる。
やはりリング状となる第２のメタル電極１３が形成され
る。このメタル電極１３は、下層に約２００〜３００Å
のＴｉＮが上層に約６０００〜８０００ÅのＡｌＣｕが
積層され、リング状にエッチングされる。
【００４３】最後に、ＩＣ回路形成部２からダイシング
ライン部３に渡り第３の層間絶縁膜１４が形成され、そ
の後、ダイシングライン部３に沿ってダイシングされ
る。
ライン部３に渡り第３の層間絶縁膜１４が形成され、そ
の後、ダイシングライン部３に沿ってダイシングされ
る。
【００４４】ここで第３の層間絶縁膜１４は、下から約
１０００〜３０００ÅのＳｉ3Ｎ4膜、約２０００ÅのＳ
ＯＧ膜、約５００〜１０００ÅのＴＥＯＳ膜、約２００
０Åのスピンオンで形成されたＳＯＧ膜、および約８０
００〜１００００ÅのＳｉ3Ｎ4膜が積層されて構成され
ている。
１０００〜３０００ÅのＳｉ3Ｎ4膜、約２０００ÅのＳ
ＯＧ膜、約５００〜１０００ÅのＴＥＯＳ膜、約２００
０Åのスピンオンで形成されたＳＯＧ膜、および約８０
００〜１００００ÅのＳｉ3Ｎ4膜が積層されて構成され
ている。
【００４５】当然これらの第３の層間絶縁膜１４は、第
２の凹み部ＨＢ２のスペーサ４１も覆う。ダイシングラ
イン部３のダイシング溝の側壁は、第３の層間絶縁膜１
４の積層物から成る界面が露出している。（以上図５参
照） 以上、タングステンプラグ９、第１のメタル電極６、タ
ングステンプラグ１２および第２のメタル電極１３で構
成されるシールリング１５は、ダイシングラインの内側
で且つＩＣ回路形成部２を囲んで形成される。またこれ
らの構成要素は、ＩＣ回路形成部２に形成される第１層
目のメタル配線、第２層目のメタル配線、これらをコン
タクトさせるためのタングステンプラグと同時に形成さ
れ工程の簡略化も図られている。
２の凹み部ＨＢ２のスペーサ４１も覆う。ダイシングラ
イン部３のダイシング溝の側壁は、第３の層間絶縁膜１
４の積層物から成る界面が露出している。（以上図５参
照） 以上、タングステンプラグ９、第１のメタル電極６、タ
ングステンプラグ１２および第２のメタル電極１３で構
成されるシールリング１５は、ダイシングラインの内側
で且つＩＣ回路形成部２を囲んで形成される。またこれ
らの構成要素は、ＩＣ回路形成部２に形成される第１層
目のメタル配線、第２層目のメタル配線、これらをコン
タクトさせるためのタングステンプラグと同時に形成さ
れ工程の簡略化も図られている。
【００４６】また図５に於いて示さないが、第三の層間
絶縁膜１４にも凹み部ＨＢを形成し、スペーサを形成し
ても良い。
絶縁膜１４にも凹み部ＨＢを形成し、スペーサを形成し
ても良い。
【００４７】
【発明の効果】以上の説明から明らかなように、先ず第
１に、階層毎の層間絶縁膜は、前記ダイシングライン部
でその側壁を露出させ、この側壁にスペーサを設けれ
ば、側壁に露出する界面、またその側壁と下層の界面を
保護することができる。
１に、階層毎の層間絶縁膜は、前記ダイシングライン部
でその側壁を露出させ、この側壁にスペーサを設けれ
ば、側壁に露出する界面、またその側壁と下層の界面を
保護することができる。
【００４８】第２に、第１層目の層間絶縁膜の側壁が露
出するダイシング部分に於いて、その側壁をＷスペーサ
で覆え、この層間絶縁膜の側壁にある界面をシールする
ことができる。
出するダイシング部分に於いて、その側壁をＷスペーサ
で覆え、この層間絶縁膜の側壁にある界面をシールする
ことができる。
【００４９】第３に、二層メタルに於いて、第１層目の
層間絶縁膜の側壁および第２層目の側壁が露出するダイ
シング部分に於いて、その側壁をＷスペーサで覆え、各
層間絶縁膜の側壁にある界面をシールすることができ
る。
層間絶縁膜の側壁および第２層目の側壁が露出するダイ
シング部分に於いて、その側壁をＷスペーサで覆え、各
層間絶縁膜の側壁にある界面をシールすることができ
る。
【００５０】第４に、ＩＣ回路形成部では、タングステ
ンプラグが用いられるため、このＷのエッチバック工程
を利用することで、前記側壁に簡単にスペーサを設ける
ことができる。
ンプラグが用いられるため、このＷのエッチバック工程
を利用することで、前記側壁に簡単にスペーサを設ける
ことができる。
【００５１】以上、特にＷプラグをＩＣ回路形成部に形
成する場合は、別段に工程の付加をすることなくスペー
サから成るシールリングを実現でき、耐湿性の向上が図
れる。
成する場合は、別段に工程の付加をすることなくスペー
サから成るシールリングを実現でき、耐湿性の向上が図
れる。
【図１】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図２】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図３】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図４】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図５】本発明の半導体装置の製造方法を示す断面図で
ある。
ある。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図７】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図８】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 HH18 HH33 JJ09 JJ18 JJ19 JJ33 KK01 KK09 KK18 KK33 MM08 MM13 NN06 NN07 PP06 PP15 QQ09 QQ10 QQ31 QQ37 QQ77 QQ89 RR04 RR06 RR15 SS04 SS15 SS22 TT02 TT08 VV01 XX00 XX17 XX18
Claims (4)
- 【請求項１】 半導体基板上に形成されたＩＣ回路形成
部と、前記ＩＣ回路形成部を囲んで形成されたダイシン
グライン部と、前記ＩＣ回路形成部と前記ダイシングラ
イン部との間で、前記ＩＣ回路形成部を囲んで形成され
るシールリングとを有する半導体装置に於いて、 前記ダイシングライン部には、前記ＩＣ回路形成部から
連続して被覆された層間絶縁膜が形成され、このダイシ
ングライン部に対応する層間絶縁膜にはリング状の凹み
部が設けられ、前記凹み部の側壁にスペーサが設けられ
る事を特徴とした半導体装置。 - 【請求項２】 前記シールリングは、第１層目の層間絶
縁膜に第１の開口部がリング状に形成され、この開口部
に埋め込まれているタングステンと上層にコンタクトし
た第１のメタル電極で成り、 前記凹み部の側壁は、前記第１層目の層間絶縁膜が露出
し、この側壁には前記タングステンから成るスペーサが
設けられる請求項１に記載の半導体装置。 - 【請求項３】 前記第１層目の層間絶縁膜が露出した前
記凹み部の外側には、前記第２層目の層間絶縁膜が側壁
に露出した別の凹み部が設けられ、前記第２層目の層間
絶縁膜に形成される第２の開口部に埋め込まれるタング
ステンが前記別の凹み部の側壁に設けられる請求項２記
載の半導体装置。 - 【請求項４】 半導体基板上に形成されたＩＣ回路形成
部と、前記ＩＣ回路形成部を囲んで形成されたダイシン
グライン部と、前記ＩＣ回路形成部と前記ダイシングラ
イン部との間で、前記ＩＣ回路形成部を囲んで形成され
るシールリングとを有する半導体装置の製造方法に於い
て、 前記ＩＣ回路形成部に形成される複数階層のメタル配線
下に設けられる少なくとも１つの層間絶縁膜を前記ダイ
シングライン部にまで被覆し、前記ダイシングライン部
の前記層間絶縁膜を除去して前記層間絶縁膜の側壁を露
出し、 前記側壁を覆うスペーサを形成する事を特徴とした半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282199A JP2000232081A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282199A JP2000232081A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232081A true JP2000232081A (ja) | 2000-08-22 |
Family
ID=12369510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282199A Pending JP2000232081A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232081A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001023937A (ja) * | 1999-05-20 | 2001-01-26 | Texas Instr Inc <Ti> | 半導体デバイス内のスクライブストリートシール及び製造方法 |
| US6861755B2 (en) | 2002-10-30 | 2005-03-01 | Fujitsu Limited | Semiconductor device |
| US7211897B2 (en) | 2002-10-30 | 2007-05-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2013128140A (ja) * | 2005-05-13 | 2013-06-27 | Nec Corp | 半導体装置 |
| CN105280568A (zh) * | 2014-06-11 | 2016-01-27 | 中芯国际集成电路制造(上海)有限公司 | 密封环结构及其制作方法 |
| CN112331618A (zh) * | 2019-08-05 | 2021-02-05 | 华邦电子股份有限公司 | 半导体组件及其制造方法 |
-
1999
- 1999-02-10 JP JP3282199A patent/JP2000232081A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001023937A (ja) * | 1999-05-20 | 2001-01-26 | Texas Instr Inc <Ti> | 半導体デバイス内のスクライブストリートシール及び製造方法 |
| JP4647061B2 (ja) * | 1999-05-20 | 2011-03-09 | テキサス インスツルメンツ インコーポレイテツド | 半導体デバイス内のスクライブストリートシール及び製造方法 |
| US6861755B2 (en) | 2002-10-30 | 2005-03-01 | Fujitsu Limited | Semiconductor device |
| US7211897B2 (en) | 2002-10-30 | 2007-05-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2013128140A (ja) * | 2005-05-13 | 2013-06-27 | Nec Corp | 半導体装置 |
| CN105280568A (zh) * | 2014-06-11 | 2016-01-27 | 中芯国际集成电路制造(上海)有限公司 | 密封环结构及其制作方法 |
| CN112331618A (zh) * | 2019-08-05 | 2021-02-05 | 华邦电子股份有限公司 | 半导体组件及其制造方法 |
| CN112331618B (zh) * | 2019-08-05 | 2023-11-07 | 华邦电子股份有限公司 | 半导体组件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4502173B2 (ja) | 半導体装置及びその製造方法 | |
| US9673154B2 (en) | Semiconductor device | |
| JP5098647B2 (ja) | 半導体装置とその製造方法 | |
| JP3354424B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| TWI406339B (zh) | Semiconductor device and manufacturing method thereof | |
| JP5622433B2 (ja) | 半導体装置およびその製造方法 | |
| US6756675B1 (en) | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal | |
| JP4384454B2 (ja) | イメージ素子 | |
| JP4088120B2 (ja) | 半導体装置 | |
| US6424051B1 (en) | Semiconductor device | |
| JP4434606B2 (ja) | 半導体装置、半導体装置の製造方法 | |
| US8779485B2 (en) | Hydrogen barrier for ferroelectric capacitors | |
| JP2003086590A (ja) | 半導体装置及びその製造方法 | |
| JP2004063667A (ja) | 多層配線層内に形成されたキャパシタを有する半導体装置 | |
| JP2000277465A (ja) | 半導体装置の製造方法 | |
| US6972449B2 (en) | Ferroelectric memory having a hydrogen barrier film which continuously covers a plurality of capacitors in a capacitor line | |
| JP2000232081A (ja) | 半導体装置およびその製造方法 | |
| JP2000232105A (ja) | 半導体装置およびその製造方法 | |
| US7378700B2 (en) | Self-aligned V0-contact for cell size reduction | |
| JP4094713B2 (ja) | 集積化電子装置を封止するための端部構成体の製造方法及び対応する装置 | |
| JPH10172927A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0551182B2 (ja) | ||
| WO2000077840A1 (en) | Semiconductor device and method of manufacture thereof | |
| JP2725577B2 (ja) | 半導体装置及びダイナミック形ランダムアクセスメモリ | |
| JP2004363254A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |