TWI406339B - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本發明係有關於半導體裝置及其製造方法，且特別有關於具備以包圍半導體積體電路之周圍之方式所配設之封環的半導體裝置及其製造方法。
在半導體裝置之製造程序中，於半導體基板上形成複數個半導體元件後，藉由沿著切片線部並切斷半導體基板，而分離成一個個LSI晶片。此時，在切片線部之切斷面係露出在半導體元件之形成過程中所疊積之多層之層間絕緣膜。
此層間絕緣膜及層間絕緣膜界面係成為水分之侵入路徑，而有可能成為半導體裝置錯誤作動之原因而影響信賴性。
另外，由於切片時之應力、或因為與封裝LSI晶片之際所使用之封止樹脂間之熱膨脹係數差而引起之應力等，也有可能導致層間絕緣膜發生裂痕而成為水分之侵入路徑。
以上述問題之對策而言，係可以採用將稱為封環或保護環之環狀構造體以包圍半導體積體電路之形成區域之周圍的方式而配設的構成。
封環係利用形成於半導體積體電路形成區域之配線層或接觸部之形成步驟而形成，且與配線層或接觸部使用相同材料。
第17圖係繪示此發明之背景技術之封環之構成的剖面圖。
如第17圖所示，封環90係配設於半導體基板1上之電路形成區域與切片區域之間。
在第17圖中，作為配設於矽基板等之半導體基板1上之半導體元件之一例，繪示於由元件分離絕緣膜2所規定之活性區域內配設有MOS電晶體Q1的構成。
MOS電晶體Q1係具有於半導體基板1上隔著閘極絕緣膜31而配設之閘極電極32、配設於閘極電極32之側面之側壁絕緣膜33、分別配設於閘極電極32之閘極長方向之兩側面外面之半導體基板1之表面內的源極．汲極層34而構成。
接著，以覆蓋MOS電晶體Q1的方式而於半導體基板1上配設層間絕緣膜4，並於其上依序配設層間絕緣膜5、6、7、8、9、10及11而形成多層構造。而且，於各層間絕緣膜間配設蝕刻停止膜ES。
接著，於上述之層間絕緣膜4~11上，在電路形成區域中設置與MOS電晶體Q1電性連接之配線層、或接觸部，而構成多層配線層。
也就是說，貫通層間絕緣膜4，並以到達源極．汲極層34之方式設置2個接觸部4a。
另外，以貫通層間絕緣膜5及層間絕緣膜4上之蝕刻停止膜ES的方式設置複數個配線層5a。複數個配線層5a中之2個係以連接於設在層間絕緣膜4中之2個接觸部4a的方式而形成。
另外，以貫通層間絕緣膜6及層間絕緣膜5上之蝕刻停止膜ES的方式設置複數個接觸部6a。複數個接觸部6a之2個係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之配線層5a的方式而形成。
而且，在複數個接觸部6a之中，與MOS電晶體Q1之一方之源極．汲極層34電性連接之1個係與配設於層間絕緣膜6中之配線層7a連接。配線層7a係配設於接觸部6a之上部；配線層7a及接觸部6a係藉由雙鑲嵌法而形成。
另外，以貫通層間絕緣膜7及層間絕緣膜6上之蝕刻停止膜ES的方式而設置2個接觸部8a。一方之接觸部8a係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之接觸部6a的方式而形成。
而且，2個接觸部8a係與配設於層間絕緣膜7中之配線層9a連接。配線層9a係配設於接觸部8a之上部；配線層9a及接觸部8a係藉由雙鑲嵌法而形成。
另外，以貫通層間絕緣膜8及層間絕緣膜7上之蝕刻停止膜ES的方式而設置接觸部10a；該接觸部10a係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之配線層9a的方式而形成。
而且，接觸部10a係與配設於層間絕緣膜8中之配線層11a連接。配線層11a係配設於接觸部10a之上部；配線層11a及接觸部10a係藉由雙鑲嵌法而形成。
另外，以貫通層間絕緣膜9及層間絕緣膜8上之蝕刻停止膜ES的方式而設置接觸部12a；該接觸部12a係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之配線層11a的方式而形成。
而且，接觸部12a係與配設於層間絕緣膜9中之配線層13a連接。配線層13a係配設於接觸部12a之上部；配線層13a及接觸部12a係藉由雙鑲嵌法而形成。
另外，以貫通層間絕緣膜10及層間絕緣膜9上之蝕刻停止膜ES的方式而設置接觸部14a；該接觸部14a係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之配線層13a的方式而形成。
而且，接觸部14a係與配設於層間絕緣膜10中之配線層15a連接。配線層15a係配設於接觸部14a之上部；配線層15a及接觸部14a係藉由雙鑲嵌法而形成。
而且，在如以上所說明之接觸部及配線層中，成為與層間絕緣膜之間具有阻障金層BM1，且作成構成接觸部及配線層之材料不直接與層間絕緣膜接觸的構成。
另外，於層間絕緣膜11上配設保護膜19，且於保護膜19上配設聚醯亞胺膜20。
封環90係利用形成於上述各層間絕緣膜之接觸部及配線層之形成步驟而形成。
也就是說，在層間絕緣膜4中，在接觸部4a之形成步驟形成封膠層4b；在層間絕緣膜5中，在配線層5a之形成步驟形成封膠層5b；在層間絕緣膜6中，在接觸部6a及配線層7a之雙鑲嵌步驟分別形成封膠層6b及7b；在層間絕緣膜7中，在接觸部8a及配線層9a之雙鑲嵌步驟分別形成封膠層8b及9b；在層間絕緣膜8中，在接觸部10a及配線層11a之雙鑲嵌步驟分別形成封膠層10b及11b；在層間絕緣膜9中，在接觸部12a及配線層13a之雙鑲嵌步驟分別形成封膠層12b及13b；在層間絕緣膜10中，在接觸部14a及配線層15a之雙鑲嵌步驟分別形成封膠層14b及15b。
在此，由於封膠層4b、6b、8b、10b、12b及14b之寬度係形成得比分別形成於其上之封膠層5b、7b、9b、11b、13b及15b之寬度更狹小的緣故，所以封膠層4b與5b、封膠層6b與7b、封膠層8b與9b及封膠層10b與11b、封膠層12b與13b、封膠層14b與15b之個別組合之剖面形狀係成為T字型。
另外，貫通層間絕緣膜11及層間絕緣膜10上之蝕刻停止膜ES而配設到達封膠層15b之封膠層16b；於層間絕緣膜11上配設封膠層17b，以覆蓋封膠層16b之上部。
封膠層17b係在位於電路形成區域之最上層之配線層(圖未顯示)之形成步驟中形成，例如由鋁(Al)構成。
另外，封膠層16b係在與位於電路形成區域之最上層之配線層、配線層15a呈電性連接之接觸部(圖未顯示)之形成步驟中形成，且於封膠層16b與層間絕緣膜之間具有阻障金屬層BM2。
而且，封膠層4b~17b係以連續疊積之方式而配設，且封環90具有阻擋從因切片而露出之層間絕緣膜4~11之切斷面侵入之水分、或因應力所產生之裂痕之伸展的機能。
另外，以上述封環90以外之構成而言，例如，特許文獻1中揭露一種將封環作成2重構造，而靠近切線部之外側之封環係採用從最上層到最下層皆由同寬之導體層疊積而成之構成；內側之封環則為利用配線層及接觸部之形成步驟而形成之構成。
另外，在特許文獻2中，揭露一種在切片部之附近從最上層到最下層皆由同寬之導體層疊積而成之封膠。
【特許文獻1】特開2000－277465號公報(第5圖)【特許文獻2】特開2004－296904號公報(第3圖、第13圖)
近年來，隨著半導體裝置之構造之微細化及高集積化、動作之高速化，隨之而來的是配線之低電阻化之重要性提高，且正在漸漸地使用電阻較低之銅(Cu)作為配線材料。
在使用Cu作為配線材料之情況下，一般係使用雙鑲嵌法而形成配線層及接觸部；如使用第17圖而說明一樣，在構成封環90之封膠層4b~15b之中，封膠層6b~15b係使用雙鑲嵌法而形成。
在此，以雙鑲嵌法形成後續成為接觸部之洞以貫通層間絕緣膜之後，不久，於該洞內充填樹脂材，且在該狀態下藉由蝕刻而形成作為配線層之溝。這樣做的原因係為了防止已經形成之下層之配線層遭受蝕刻。
然而，構成封環90之封膠層6b~15b之容積係比對應之接觸部或配線層之容積大。這樣做的原因係為了使封膠層6b~15b以包圍電路形成區域之方式而形成。
特別是，相較於接觸部而言，由於在與接觸部相同之步驟中所形成之封膠層之容積係極大的緣故，因此若要以樹脂材填滿用於形成該封膠層之溝，則在技術上會有困難。一旦在樹脂材之充填不充分的狀態下進行用於形成作為配線層之溝之蝕刻的話，則已經形成之下層之封膠層有可能在蝕刻時被部分地除去，在此種情況下，上層之封膠層與下層之封膠層之間會產生孔洞，而兩者之連接部份變得脆弱，導致作為封膠之機能有降低的可能性。
另外，在有降低層間絕緣膜之比介電率之傾向的及之技術中，隨著比介電率之降低而層間絕緣膜彼此之間之密著性也有降低的傾向。在此，疊積封環90之剖面形狀為T字型之封膠層而成之構成雖然也有防止層間絕緣膜彼此之間剝離的效果，但是如特許文獻2所示，一旦採用從最上層到最下層皆同寬之導電體層所疊積之構造之封環，則上述效果還是有降低的可能性。
為了解決上述問題點，因此本發明係以提供一種將封環之構造最適化，並具備確保阻障來自切片(dicing)部之切斷面之水分之侵入或裂痕之伸展之機能的半導體裝置及其製造方法為目的。
如申請專利範圍第1項所述之半導體裝置，包括：半導體積體電路，設於半導體基板上；多層配線層，設於前述半導體積體電路上方；以及封環(sealing)，以包圍前述半導體積體電路及前述多層配線層之周圍的方式而配設；其特徵在於：前述封環係由導電性之封膠層之積層體所構成，且前述封膠層之積層體係分別配設於構成前述多層配線層之複數個層間絕緣膜中；前述封膠層之積層體係具有將其剖面形狀為T字型之第1封膠層以複數層連續疊積而成之部分、與將其剖面形狀為矩形之第2封膠層以複數層連續疊積而成之部分。
如申請專利範圍第6項所述之半導體裝置，一種半導體裝置之製造方法，包括：(a)在配設於形成於半導體基板上之半導體積體電路之上方之第1層間絕緣膜上依序形成蝕刻停止膜及第2層間絕緣膜的步驟；(b)在與前述第2層間絕緣膜之前述半導體積體電路之上方對應之區域形成貫通前述第2層間絕緣膜並到達前述蝕刻停止膜之洞，以及形成包圍與前述第2層間絕緣膜之前述半導體積體電路之上方對應之區域之周圍並貫通前述第2層間絕緣膜且到達前述蝕刻停止膜之溝的步驟；(c)於前述洞及前述溝內形成樹脂層之步驟；於前述步驟(c)之後，(d)具有前述洞上成為開口部之配線圖案，以及形成覆蓋前述溝上之光阻硬罩幕的步驟；(e)藉由以前述光阻硬罩幕為保護層並蝕刻前述第2層間絕緣膜至預定深度而除去，且形成配線溝之步驟；(f)於除去前述光阻硬罩幕及前述洞及前述溝內之前述樹脂層後，除去前述洞底部及前述溝底部之前述蝕刻停止膜的步驟；以及於前述步驟(f)之後，(g)於連通之前述配線溝及前述洞內、與前述溝內充填導體層之步驟。
根據本發明之申請專利範圍第1項所述之半導體裝置的話，由於封環係由分別配設於構成多層配線層之複數個層間絕緣膜中之導電性封膠層之積層體所構成，且封膠層之積層體係具有將複數層剖面形狀為T字型之第1封膠層連續疊積而成之部分、與將複數層剖面形狀為矩形之第2封膠層連續疊積而成之部分的緣故，因此藉著作成在多層配線層之下層側連續疊積複數層第1封膠層，並在上層側連續疊積複數層第2封膠層的構成，可以使封環之構造最適化並提升機械強度，而確保阻擋來自切片部之切斷面之水分之侵入或裂痕之伸展的機能。
根據本發明之申請專利範圍第6項所述之半導體裝置的話，利用在配設於半導體積體電路之上方之第2層間絕緣膜中藉由雙鑲嵌法而形成配線層及接觸部之步驟之一部分，以包圍對應於第2層間絕緣膜之半導體積體電路之上方之區域之周圍，可以形成剖面形狀為矩形狀之封環。
第1圖係繪示本發明之實施例之半導體裝置之構成的剖面圖。
在第1圖中，以構成配設於矽基板等之半導體基板1上之半導體積體電路之半導體元件之一例而言，係顯示在由元件分離絕緣膜2所規定之活性區域中配設有MOS電晶體Q1的構成。而且，在半導體基板1上之電路形成區域與切片區域之間配設封環100。
MOS電晶體Q1係具有隔著絕緣膜31而配設於半導體基板1上之閘極閘極電極32、配設於閘極電極32之側面之側壁絕緣膜33、分別配設於閘極電極32之閘極長方向之兩側面外面之半導體基板1之表面內的源極．汲極層34的構成。
而且，以覆蓋MOS電晶體Q1的方式，在半導體基板1上層配設間絕緣膜4，並於其上依序配設層間絕緣膜5、6、7、8、9、10及11而形成多層構造。
在此，層間絕緣膜4係由使用TEOS(tetra ethyl orthosilicate)而形成之氧化矽膜(TEOS氧化膜)所形成，層間絕緣膜9~11係由以例如是CVD法而形成之比介電率3.5左右之FSG(Fluorinated Silica Glass)膜所構成；層間絕緣膜5及6~8係由以例如是電漿CVD法而形成之比介電率3.0以下之SiOC(含有碳之SiO2
)膜所構成。而且，於各層間絕緣膜間配設由比介電率9.0左右之氮化矽膜所構成之蝕刻停止膜ES。
接著，於上述之層間絕緣膜4~11上，在電路形成區域中設置與MOS電晶體Q1電性連接之配線層、或接觸部，而構成多層配線層。
首先，在層間絕緣膜4中，貫通層間絕緣膜4，並以到達源極．汲極層34之方式設置2個接觸部4a。
接著，以貫通層間絕緣膜5及層間絕緣膜4上之蝕刻停止膜ES的方式設置複數個配線層5a(第1層配線)。複數個配線層5a中之2個係以連接於設在層間絕緣膜4中之2個接觸部4a的方式而形成。
另外，以貫通層間絕緣膜6及層間絕緣膜5上之蝕刻停止膜ES的方式設置複數個接觸部6a。複數個接觸部6a之2個係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之配線層5a的方式而形成。
而且，在複數個接觸部6a之中，與MOS電晶體Q1之一方之源極．汲極層34電性連接之1個係與配設於層間絕緣膜6中之配線層7a(第2層配線)連接。配線層7a係配設於接觸部6a之上部；配線層7a及接觸部6a係藉由雙鑲嵌法而形成。
另外，以貫通層間絕緣膜7及層間絕緣膜6上之蝕刻停止膜ES的方式而設置2個接觸部8a。一方之接觸部8a係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之接觸部6a的方式而形成。
而且，2個接觸部8a係與配設於層間絕緣膜7中之配線層9a(第3層配線)連接。配線層9a係配設於接觸部8a之上部；配線層9a及接觸部8a係藉由雙鑲嵌法而形成。
另外，以貫通層間絕緣膜8及層間絕緣膜7上之蝕刻停止膜ES的方式而設置接觸部10a；該接觸部10a係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之配線層9a的方式而形成。
而且，接觸部10a係與配設於層間絕緣膜8中之配線層11a(第4層配線)連接。配線層11a係配設於接觸部10a之上部；配線層11a及接觸部10a係藉由雙鑲嵌法而形成。
另外，以貫通層間絕緣膜9及層間絕緣膜8上之蝕刻停止膜ES的方式而設置接觸部12a；該接觸部12a係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之配線層11a的方式而形成。
而且，接觸部12a係與配設於層間絕緣膜9中之配線層13a(第5層配線)連接。配線層13a係配設於接觸部12a之上部；配線層13a及接觸部12a係藉由雙鑲嵌法而形成。
另外，以貫通層間絕緣膜10及層間絕緣膜9上之蝕刻停止膜ES的方式而設置接觸部14a；該接觸部14a係以連接於與MOS電晶體Q1之源極．汲極層34電性連接之配線層13a的方式而形成。
而且，接觸部14a係與配設於層間絕緣膜10中之配線層15a(第6層配線)連接。配線層15a係配設於接觸部14a之上部；配線層15a及接觸部14a係藉由雙鑲嵌法而形成。
而且，以上所說明之接觸部及配線層係以銅(Cu)構成，且在接觸部及配線層與層間絕緣膜之間具有例如是由TaN所構成之阻障金層BM1，且作成構成接觸部及配線層之材料不直接與層間絕緣膜接觸的構成。
另外，於層間絕緣膜11上配設藉由電漿氮化法而形成之氮化矽膜；且於保護膜19上配設聚醯亞胺膜20。
另一方面，在封環部中，於層間絕緣膜4~11及保護膜19中配設封環100。
封環100係利用形成於上述各層間絕緣膜之接觸部及配線層之形成步驟而形成。
也就是說，在層間絕緣膜4中，在接觸部4a之形成步驟形成封膠層4b；在層間絕緣膜5中，在配線層5a之形成步驟形成封膠層5b；在層間絕緣膜6中，在接觸部6a及配線層7a之雙鑲嵌步驟分別形成封膠層6b及7b；在層間絕緣膜7中，在接觸部8a及配線層9a之雙鑲嵌步驟分別形成封膠層8b及9b；在層間絕緣膜8中，在接觸部10a及配線層11a之雙鑲嵌步驟分別形成封膠層10b及11b。
接著，由於封膠層4b、6b、8b及10b之寬度係形成得比分別形成於其上之封膠層5b、7b、9b及11b之寬度更狹小的緣故，所以封膠層4b與5b、封膠層6b與7b、封膠層8b與9b及封膠層10b與11b之剖面形狀係成為T字型。而且，如封膠層6b與7b、封膠層8b與9b及封膠層10b與11b一樣，也有將在雙鑲嵌步驟中同時形成而成為一體之元件當作1個封膠層處理的情況。
在此，雖然封膠層4b、6b、8b及10b之寬度係設定在0.3 μ m以下，但那是由於與接觸部4a、6a、8a及10a在同一步驟中形成的緣故；接觸部之寬度係根據配線規則而規定。
如此一來，接由將相當於T字型之封膠層之腳部之部份的寬度作成與接觸部之寬度相同，則有所謂使製造變得更容易的優點。
而且，封膠層5b、7b、9b及11b之寬度係設定為封膠層4b、6b、8b及10b之寬度之2倍以上。
另外，在層間絕緣膜9中，利用以雙鑲嵌法而形成接觸部12a及配線層13a之步驟之一部份形成封膠層21；在層間絕緣膜10中，利用以雙鑲嵌法而形成接觸部14a及配線層15a之步驟之一部部份形成封膠層22。
在此，雖然將封膠層21及22之剖面形狀形成為矩形，且其寬度設定在0.3 μ m左右，但那是由於在與接觸部12a及14a相同步驟中形成的緣故，因此接觸部之寬度係根據配線規則而規定。
而且，以上所說明之封膠層係以銅(Cu)構成，且在封膠層與層間絕緣膜之間具有例如是由TaN所構成之阻障金層BM1，且作成構成接觸部及配線層之材料不直接與層間絕緣膜接觸的構成。
另外，貫通層間絕緣膜11及層間絕緣膜10上之蝕刻停止膜ES而配設到達封膠層15b之封膠層16b；於層間絕緣膜11上配設封膠層17b，以覆蓋封膠層16b之上部。
封膠層17b係在位於電路形成區域之最上層之配線層(圖未顯示)之形成步驟中形成，例如由鋁(Al)構成。
另外，封膠層16b係在與位於電路形成區域之最上層之配線層、配線層15a呈電性連接之接觸部(圖未顯示)之形成步驟中形成且由(W)構成，並於封膠層16b與層間絕緣膜之間具有例如由TiN構成之阻障金屬層BM2。
而且，封膠層4b~11b、21、22、16b及17b係以連續疊積之方式而配設，且封環100具有阻擋從因切片而露出之層間絕緣膜4~11之切斷面侵入之水分、或因應力所產生之裂痕之伸展的機能。
接著，關於第1圖所示之半導體裝置之製造方法，係使用依序顯示製造步驟之第2圖~第14圖而說明。
首先，在第2圖所示之步驟中，於半導體基板1之主面內設置層間絕緣膜2而規定活性區域，並形成構成MOS電晶體Q1等之半導體積體電路的半導體元件。而且，由於MOS電晶體Q1等之半導體元件係藉由習知之技術而形成的緣故，因此省略製造方法之說明。
接著，在半導體基板1上藉由例如CVD法而形成比介電率3.5左右之TEOS氧化膜，並設置層間絕緣膜4。
而且，在電路形成區域中，係設置貫通層間絕緣膜4並到達MOS電晶體Q1之源極．汲極層34的洞4c，另外，在封環部中，係設置貫通層間絕緣膜4並到達半導體基板1之溝4d。在此，溝4d係以包圍電路形成區域之方式而配設。
之後，以藉由濺鍍法而覆蓋洞4c及溝4d之內面的方式形成TaN，並設置阻障金屬層BM1，接著，藉由CVD法或鍍金(plating)法而於洞4c及溝4d內充填(W)，並形成接觸部4a及封膠層4b。
接著，以全面覆蓋層間絕緣膜4之主面的方式，例如藉由CVD法形成SiN膜，而設置蝕刻停止膜ES。
之後，於蝕刻停止膜ES上，例如藉由電漿CVD法形成SiOC膜，而設置層間絕緣膜5。
而且，在電路形成區域中設置貫通層間絕緣膜5及層間絕緣膜4上之蝕刻停止膜ES之複數個溝5c；另外，在封環部中設置貫通層間絕緣膜5及層間絕緣膜4上之蝕刻停止膜ES並到達封膠層4b之溝5d。在此，溝5d係以與封膠層4b同樣地包圍電路形成區域之方式而配設。而且，複數個溝5c之幾個(在圖中為2個)係以到達接觸部4a之方式而設置。
之後，以藉由濺鍍法而覆蓋溝5c及溝5d之內面的方式形成TaN並作為阻障金屬層BM1，接著於溝5c及溝5d內藉由CVD法或鍍金法而充填Cu，且分別形成配線層5a及封膠層5b。
接著，在第3圖所示之步驟中，以全面覆蓋層間絕緣膜5之主面的方式，例如藉由CVD法形成SiN膜，而設置蝕刻停止膜ES。
之後，於蝕刻停止膜ES上，例如藉由電漿CVD法形成SiOC膜，而設置層間絕緣膜6。
接著，經過在層間絕緣膜6上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻SiOC膜，且在電路形成區域中設置貫通層間絕緣膜6之複數個洞6c；另外，在封環部中設置貫通層間絕緣膜6之溝6d。在此，溝6d係以與封膠層4b同樣地包圍電路形成區域之方式而配設。而且，複數個溝6c之幾個(圖中為2個)係設置於配線層5a之上方，且溝6d係設置於封膠層4b之上方。
接著，在第4圖所示之步驟中，經過在層間絕緣膜6上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻SiOC膜，且在電路形成區域中形成與複數個洞6c中所預定之洞6c連通之溝7c；在封環部形成與溝6d連通之溝7d。在此，溝7c係為與預定之配線圖案一致之配線溝；溝7d係以與封膠層4b同樣地包圍電路形成區域之方式而配設。
在此，將從上方觀察形成有洞6c、溝7c、6d及7d之狀態之層間絕緣膜6的平面圖顯示於第15圖。而且，在位於第15圖之A-A線之剖面圖係與第4圖相當。
接著，在第5圖所示之步驟中，在蝕刻SiN膜之條件下，除去於洞6c及溝6d之底部露出之蝕刻停止膜ES，使洞6c及溝6d分別到達配線層5a及封膠層5b。
之後，以覆蓋洞6c、溝7c、6d及7d之內面的方式形成TaN而設置阻障金屬層BM1，接著藉由CVD法或電鍍法而將Cu充填於洞6c、溝7c、6d及7d內，以分別形成接觸部6a、配線層7a、封膠層6b及7b。如此一來，同時形成接觸部與配線層之方法係為雙鑲嵌法。
接著，在第6圖所示之步驟中，以全面覆蓋層間絕緣膜6之主面的方式，例如藉由CVD法形成SiN膜，而設置蝕刻停止膜ES。
之後，於蝕刻停止膜ES上，例如藉由電漿CVD法形成SiOC膜，而設置層間絕緣膜7。
接著，經過在層間絕緣膜7上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻SiOC膜，且在電路形成區域中設置貫通層間絕緣膜7之複數個洞8c；另外，在封環部中設置貫通層間絕緣膜7之溝8d。在此，溝8d係以與封膠層4b同樣地包圍電路形成區域之方式而配設。而且，複數個洞8c之幾個(圖中為2個)係設置於接觸部6a之上方，且溝8d係設置於封膠層7b之上方。
接著，經過在層間絕緣膜7上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻SiOC膜，且在電路形成區域中形成與複數個洞8c中所預定之洞8c連通之溝9c；在封環部形成與溝8d連通之溝9d。在此，溝9c係為與預定之配線圖案一致之配線溝；溝9d係以與封膠層4b同樣地包圍電路形成區域之方式而配設。
接著，在蝕刻SiN膜之條件下，除去於洞8c及溝8d之底部露出之蝕刻停止膜ES，使洞8c及溝8d分別到達接觸部6a及封膠層7b。
之後，以覆蓋洞8c、溝9c、8d及9d之內面的方式形成TaN而設置阻障金屬層BM1，接著藉由CVD法或電鍍法而將Cu充填於洞8c、溝9c、8d及9d內，以分別形成接觸部8a、配線層9a、封膠層8b及9b。
接著，在第7圖所示之步驟中，以全面覆蓋層間絕緣膜7之主面的方式，例如藉由CVD法形成SiN膜，而設置蝕刻停止膜ES。
之後，於蝕刻停止膜ES上，例如藉由電漿CVD法形成SiOC膜，而設置層間絕緣膜8。
接著，經過在層間絕緣膜8上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻SiOC膜，且在電路形成區域中設置貫通層間絕緣膜8之複數個洞10c；另外，在封環部中設置貫通層間絕緣膜8之溝10d。在此，溝10d係以與封膠層4b同樣地包圍電路形成區域之方式而配設。而且，10c係設置於配線層9a之上方，且溝10d係設置於封膠層9b之上方。
接著，經過在層間絕緣膜8上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻SiOC膜，且在電路形成區域中形成與複數個洞10c中所預定之洞10c連通之溝11c；在封環部形成與溝10d連通之溝11d。在此，溝11c係為與預定之配線圖案一致之配線溝；溝11d係以與封膠層4b同樣地包圍電路形成區域之方式而配設。
接著，在蝕刻SiN膜之條件下，除去於洞10c及溝10d之底部露出之蝕刻停止膜ES，使洞10c及溝10d分別到達配線層9a及封膠層9b。
之後，以覆蓋洞10c、溝11c、10d及11d之內面的方式形成TaN而設置阻障金屬層BM1，接著藉由CVD法或電鍍法而將Cu充填於洞10c、溝11c、10d及11d內，以分別形成接觸部10a、配線層11a、封膠層10b及11b。
接著，在第8圖所示之步驟中，以全面覆蓋層間絕緣膜8之主面的方式，例如藉由CVD法形成SiN膜，而設置蝕刻停止膜ES。
之後，於蝕刻停止膜ES上，例如藉由電漿CVD法形成FSG膜，而設置層間絕緣膜9。在此，層間絕緣膜9之厚度係設定為層間絕緣膜6~8之2倍以上之厚度。
接著，經過在層間絕緣膜9上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻FSG膜，且在電路形成區域中設置貫通層間絕緣膜9之複數個洞12c；另外，在封環部中設置貫通層間絕緣膜9之溝21a。在此，溝21a係以與封膠層4b同樣地包圍電路形成區域之方式而配設。而且，洞12c之幾個(圖中為2個)係設置於配線層11a之上方，且溝21a係設置於封膠層11b之上方。
之後，雖然於層間絕緣膜9上塗布樹脂材而於洞12c及溝21a內填充樹脂層B1，但是由於溝21a之容積係遠大於洞12c之容積的緣故，因此以樹脂層B1填滿溝21a在技術上來說是困難的，所以溝21a內成為樹脂層B1未完全充填的狀態。
接著，於層間絕緣膜9上經由微影步驟而圖案化光阻硬罩幕R1。光阻硬罩幕R1係具有與後續形成之配線層13a之圖案一致的配線圖案，且在與洞12c之上部對應之位置設有開口部OP1。另一方面，於溝21a係充填有光阻硬罩幕R1。
接著，使用光阻硬罩幕R1而蝕刻FSG膜，如第9圖所示，在電路形成區域中設置成為配線溝之溝13c。而且，在溝13c形成之際，由於在洞12c內充填樹脂層B1的緣故，下層之蝕刻停止膜ES或配線層11a不會曝露於蝕刻劑中。
之後，藉由除去光阻硬罩幕R1及樹脂層B1，則洞12c與溝13c在電路形成區域中連通，且溝21a在封環部再現。
而且，構成樹脂層B1之樹脂材係由光阻材除去感光成份，所以在光阻硬罩幕R1之除去步驟中可以使用灰化法等而除去。
在此，將從上方觀察形成有洞12c、溝13c及21d之狀態之層間絕緣膜9的平面圖顯示於第16圖。而且，在位於第16圖之B－B線之剖面圖係與第9圖相當。
接著，在第10圖所示之步驟中，在蝕刻SiN膜之條件下，除去於洞12c及溝21a之底部露出之蝕刻停止膜ES，使洞12c及溝21a分別到達配線層11a及封膠層11b。
之後，以覆蓋洞12c、溝13c及21a之內面的方式形成TaN而設置阻障金屬層BM1，接著藉由CVD法或電鍍法而將Cu充填於洞12c、溝13c及21a內，以分別形成接觸部12a、配線層13a、封膠層21。
接著，在第11圖所示之步驟中，以全面覆蓋層間絕緣膜8之主面的方式，例如藉由CVD法形成SiN膜，而設置蝕刻停止膜ES。
之後，於蝕刻停止膜ES上，例如藉由電漿CVD法形成FSG膜，而設置層間絕緣膜9。在此，層間絕緣膜10之厚度係設定為層間絕緣膜6~8之2倍以上之厚度。
接著，經過在層間絕緣膜10上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻FSG膜，且在電路形成區域中設置貫通層間絕緣膜10之複數個洞14c；另外，在封環部中設置貫通層間絕緣膜10之溝22a。在此，溝22a係以與封膠層4b同樣地包圍電路形成區域之方式而配設。而且，洞14c係設置於配線層13a之上方，且溝22a係設置於封膠層21之上方。
之後，雖然於層間絕緣膜10上塗布樹脂材而於洞14c及溝22a內填充樹脂層B2，但是由於溝22a之容積係遠大於洞14c之容積的緣故，因此以樹脂層B2填滿溝22a在技術上來說是困難的，所以溝22a內成為樹脂層B2未完全充填的狀態。
接著，於層間絕緣膜10上經由微影步驟而圖案化光阻硬罩幕R2。光阻硬罩幕R2係具有與後續形成之配線層15a之圖案一致的配線圖案，且在與洞14c之上部對應之位置設有開口部OP2。另一方面，於溝22a係充填有光阻硬罩幕R2。
接著，使用光阻硬罩幕R2而蝕刻FSG膜，如第12圖所示，在電路形成區域中設置成為配線溝之溝15c。而且，在溝15c形成之際，由於在洞14c內充填樹脂層B2的緣故，下層之蝕刻停止膜ES或配線層13a不會曝露於蝕刻劑中。
之後，藉由除去光阻硬罩幕R2及樹脂層B2，則洞14c與溝15c在電路形成區域中連通，且溝22a在封環部再現。
接著，在第13圖所示之步驟中，在蝕刻SiN膜之條件下，除去於洞14c及溝22a之底部露出之蝕刻停止膜ES，使洞14c及溝22a分別到達配線層13a及封膠層13b。
之後，以覆蓋洞14c、溝15c及22a之內面的方式形成TaN而設置阻障金屬層BM1，接著藉由CVD法或電鍍法而將Cu充填於洞14c、溝15c及22a內，以分別形成接觸部14a、配線層15a、封膠層22。
接著，在第14圖所示之步驟中，以全面覆蓋層間絕緣膜10之主面的方式，例如藉由CVD法形成SiN膜，而設置蝕刻停止膜ES。
之後，於蝕刻停止膜ES上，例如藉由電漿CVD法形成FSG膜，而設置層間絕緣膜11。
接著，經過在層間絕緣膜11上進行微影步驟而圖案化光阻硬罩幕(圖未顯示)，並使用該光阻硬罩幕而蝕刻FSG膜，且在封環部中設置貫通層間絕緣膜11之溝16d。在此，溝16d係以與封膠層4b同樣地包圍電路形成區域之方式而配設。而且，溝16d係設置於封膠層15b之上方。
接著，在蝕刻SiN膜之條件下，除去於溝16d之底部露出之蝕刻停止膜ES，使溝16d到達封膠層15b。
而且，在電路形成區域中，在第14圖中圖未顯示之部份，也經由與溝16d相同之步驟而形成到達配線層15a之洞。
之後，以覆蓋溝16d之內面的方式形成TiN而設置阻障金屬層BM2，接著藉由濺鍍法而將鎢充填於溝16d內，以形成封膠層16b。
接著，以覆蓋封膠層16b之方式，而於層間絕緣膜11上例如藉由濺鍍法且以鋁而形成封膠層17b。在此，封膠層17b係以與封膠層4b同樣地包圍電路形成區域之方式而配設。
而且，在電路形成區域中，在第14圖中圖未顯示之部份，也經由與溝封膠層17b相同之步驟而形成最上層之配線層(第7層配線)。
之後，以包含封膠層17b並覆蓋層間絕緣膜11之方式，例如藉由電漿氮化法形成氮化膜而配設保護膜19，且藉由在保護膜19上配設聚醯亞胺膜20，以完成具有封環100之半導體裝置。
在具有以上說明之封環100的半導體裝置中，作成將習知以來一直使用且剖面形狀為T字型之封膠層疊積至形成有第4層配線之層間絕緣膜8的構成，且在形成有第5及第6層配線之層間絕緣膜9及10中作成將剖面形狀為矩形之封膠層疊積而成的構成。
也就是說，以封環之機能而言，由於要求具備阻障來自封環部之切斷面之水分之侵入或裂痕之伸展之機能的緣故，因此以水平方向(也就是與半導體基板1之主面平行之方向)之尺寸大者、機械強度大者較佳，且形成於個別之上部之封膠層5b、7b、9b及11b之寬度也作成較封膠層4b、6b、8b及10b廣。
由於第4層配線以下係以局部配線規則及/或中間配線規則而設計，且接觸部之寬度成為0.3 μ m以下的緣故，因此以增加封膠層5b、7b、9b及11b之寬度且提升機械強度者特別符合期望。
另外，雖然分別形成有第2~4層配線之層間絕緣膜6~8係形成為比介電率3.0以下之SiOC膜，但是如此一來一旦比介電率低的話，層間絕緣膜彼此之間之密著性會降低，且在切片部之切斷面中也會容易發生層間絕緣膜之剝離。
然而，在層間絕緣膜6~8中，藉由增加封膠層5b、7b、9b及11b之寬廣而增加所充填之Cu之體積，可以提高防止層間絕緣膜6~8之剝離的效果。
另一方面，由於第5及第6層配線係以半球形(semi－global)配線規則及/或球形配線規則而設計，且接觸部之寬度成為0.3 μ m以上的緣故，因此藉由將封膠層21及22之剖面形狀作成矩形且使其寬度與接觸部之寬度相同，可以得到充分的機械強度以對抗水份之侵入或裂痕之伸展。
另外，於封膠層21及22形成之際，如使用第8圖及第11圖所作之說明，以樹脂材填滿溝21a及22a在技術上是困難的。特別是，由於層間絕緣膜9及10之厚度變成層間絕緣膜6~8之2倍以上的緣故，所以溝21a及22a之容積極大，且以樹脂材無法填滿之現象係比形成於層間絕緣膜6~8之封膠層6b、8b及10b更顯著地發生。
在此狀態中，一旦使用雙鑲嵌法而作成連通於比溝21a及22a更寬之溝的話，則在樹脂材無法填滿溝21a及22a內的狀態下，會有下層之蝕刻停止膜或封膠層曝露於蝕刻劑，且已經形成之下層之封膠層部分地被蝕刻劑除去的可能性。
然而，以封膠層21及22之形成來說，由於僅利用雙鑲嵌法之一部份步驟的緣故，所以上層之封膠層與下層之封膠層間之連接部份不會變脆弱，且作為封環之機能也不會降低。
另外，由於分別形成有第5第6層配線之層間絕緣膜9及10係由比介電率3.5左右之FSG膜形成的緣故，所以相較於層間絕緣膜6~8而言其層間絕緣膜之密著性更高，且也難以發生層間絕緣膜之剝離。因此，即使封膠層21及22之剖面形狀為矩形，也可以防止層間絕緣膜9及10之剝離。
而且，在以上之說明中，雖然顯示將配線層作成7層之構造的例子，且舉在以局部配線規則及/或中間配線規則所形成且配設有配線層之層間絕緣膜中配設剖面形狀為T字型之封膠層、以及在以半球形配線規則及/或球形配線規則所形成且配設有配線層之層間絕緣膜中配設剖面形狀為矩形之封膠層為例進行說明，但是本發明之適用範圍並不限定於此；若剖面形狀為T字型之封膠層(第1封膠層)配設於剖面形狀為矩形之封膠層(第2封膠層)之下的話，可以在不限定於配線層數或配線規則的情況下，達到上述效果。
1．．．半導體基板
2．．．元件分離絕緣膜
4．．．層間絕緣膜
4a．．．接觸部
4b．．．封膠層
5．．．層間絕緣膜
5a．．．配線層
5b．．．封膠層
6．．．層間絕緣膜
6a．．．接觸部
6b．．．封膠層
7．．．層間絕緣膜
7a、7b．．．封膠層
8．．．層間絕緣膜
8a．．．接觸部
8b．．．封膠層
9．．．層間絕緣膜
9a．．．配線層
9b．．．封膠層
10．．．層間絕緣膜
10a．．．接觸部
10b．．．封膠層
11．．．層間絕緣膜
11a．．．配線層
11b．．．封膠層
12a．．．接觸部
12b、13b、14b、15b．．．封膠層
12c．．．洞
13a．．．配線層
13c．．．溝
14a．．．接觸部
15a．．．配線層
16b．．．封膠層
17b．．．封膠層
19．．．保護膜
20．．．聚醯亞胺膜
21．．．封膠層
22．．．封膠層
31．．．絕緣膜
32．．．閘極電極
33．．．側壁絕緣膜
34．．．源極．汲極層
100．．．封環
BM1．．．阻障金層
BM2．．．阻障金層
ES．．．蝕刻停止膜
Q1．．．MOS電晶體
B1、B2．．．樹脂層
R1、R2．．．光阻硬罩幕
OP1、OP2．．．開口部
第1圖係繪示本發明之實施例之半導體裝置之構成的剖面圖。
第2圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第3圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第4圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第5圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第6圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第7圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第8圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第9圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第10圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第11圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第12圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第13圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第14圖係繪示本發明之實施例之半導體裝置之製造步驟的剖面圖。
第15圖係繪示本發明之實施例之半導體裝置之製造步驟的平面圖。
第16圖係繪示本發明之實施例之半導體裝置之製造步驟的平面圖。
第17圖係繪示習知之半導體裝置之構成的剖面圖。
1．．．半導體基板
2．．．元件分離絕緣膜
4．．．層間絕緣膜
4a．．．接觸部
4b．．．封膠層
5．．．層間絕緣膜
5a．．．配線層
5b．．．封膠層
6．．．層間絕緣膜
6a．．．接觸部
6b．．．封膠層
7．．．層間絕緣膜
7a、7b．．．封膠層
8．．．層間絕緣膜
8a．．．接觸部
8b．．．封膠層
9．．．層間絕緣膜
9a．．．配線層
9b．．．封膠層
10．．．層間絕緣膜
10a．．．接觸部
10b．．．封膠層
11．．．層間絕緣膜
11a．．．配線層
11b．．．封膠層
12a．．．接觸部
13a．．．配線層
14a．．．接觸部
15a．．．配線層
16b．．．封膠層
17b．．．封膠層
19．．．保護膜
20．．．聚醯亞胺膜
21．．．封膠層
22．．．封膠層
31．．．絕緣膜
32．．．閘極電極
33．．．側壁絕緣膜
34．．．源極．汲極層
100．．．封環
BM1．．．阻障金層
BM2．．．阻障金層
ES．．．蝕刻停止膜
Q1．．．MOS電晶體
Claims (8)
- 一種半導體裝置之製造方法，包括：(a)在配設於形成於半導體基板上之半導體積體電路之上方之第1層間絕緣膜上依序形成蝕刻停止膜及第2層間絕緣膜的步驟；(b)在與前述第2層間絕緣膜之前述半導體積體電路之上方對應之區域形成貫通前述第2層間絕緣膜並到達前述蝕刻停止膜之洞，以及形成包圍與前述第2層間絕緣膜之前述半導體積體電路之上方對應之區域之周圍並貫通前述第2層間絕緣膜且到達前述蝕刻停止膜之溝的步驟；(c)於前述洞及前述溝內形成樹脂層之步驟；於前述步驟(c)之後，(d)具有前述洞上成為開口部之配線圖案，以及形成覆蓋前述溝上之光阻硬罩幕的步驟；(e)藉由以前述光阻硬罩幕為保護層並蝕刻前述第2層間絕緣膜至預定深度而除去，且形成配線溝之步驟；(f)於除去前述光阻硬罩幕及前述洞及前述溝內之前述樹脂層後，除去前述洞底部及前述溝底部之前述蝕刻停止膜的步驟；以及於前述步驟(f)之後，(g)於連通之前述配線溝及前述洞內、與前述溝內充填導體層之步驟。
- 如申請專利範圍第1項所述之半導體裝置之製造方法，其中前述步驟(a)係包含以比介電率3.5以上之絕緣膜而形成前述第2層間絕緣膜之步驟。
- 一種半導體裝置，包括：半導體積體電路，設於半導體基板上；多層配線層，形成於前述半導體基板上，設於電路形成區域上方；以及封環(sealing)，以包圍前述多層配線層及前述區域之周圍的方式而配設；前述多層配線層具有複數之第1配線層與複數之第2配線層，前述第1配線層分別具有第1層間絕緣膜，前述第2配線層分別具有第2層間絕緣膜，前述複數之第2配線層係於前述複數之第1配線層上形成；前述封環具有複數之第1封環與複數之第2封環，前述第1封環分別形成於前述第1層間絕緣膜內，前述第2封環分別形成於前述第2層間絕緣膜內；前述第1封環分別之第1剖面形狀為預定之形狀；前述第2封環分別之第2剖面形狀為矩形；前述第1層間絕緣膜之第1比介電率係未滿3.5，前述第2層間絕緣膜之第2比介電率係為3.5以上；前述第1層間絕緣膜內，前述第1剖面形狀不是矩形；前述預定之形狀具有腳部與配置於腳部上之封膠部；前述腳部之第1寬度比前述封膠部之第2寬度窄；前述第2封環分別穿過分別之第2層間絕緣膜； 前述第2封環分別具有銅金屬與形成於前述銅金屬之側面與底部之阻障金屬；前述第2層間絕緣膜內第2配線係形成於前述第2封環之正側面；連接一前述第2配線及與此一前述第2配線比鄰之其他之前述第2配線的第2接觸部係形成於前述第2封環之正側面。
- 如申請專利範圍第3項所述之半導體裝置，其中以平面視，前述區域之周圍以前述腳部包圍，以平面視，前述複數之第1封環與前述第2封環互相重疊。
- 如申請專利範圍第3項所述之半導體裝置，其中前述腳部之前述第1寬度係0.3 μm以下，前述封膠部之第2寬度係前述腳部之前述第1寬度的2倍以上。
- 如申請專利範圍第5項所述之半導體裝置，其中前述第1封環係以相同於前述第1層間絕緣膜內形成之第1配線的材料來形成，前述第2封環係以相同於前述第2配線的材料來形成。
- 如申請專利範圍第6項所述之半導體裝置，其中前述腳部之前述第1寬度係與為了連接一前述第1配線及與此一前述第1配線比鄰之其他之前述第1配線的第1接觸部的第4寬度相同寬度， 前述第2封環之第3寬度係與前述第2接觸部之第5寬度相同寬度。
- 如申請專利範圍第3項所述之半導體裝置，其中前述多層配線層於前述半導體基板與前述複數之第1配線層之間更具有預定之層，前述預定之層具有比介電率3.5以上之第3層間絕緣膜，前述封環具有於前述第3層間絕緣膜內形成之第3封環，第三接觸部係於前述第3層間絕緣膜內形成，前述第三接觸部連接前述半導體基板上之半導體元件。
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