CN100463173C - 半导体器件 - Google Patents

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Abstract

半导体器件(100)包括在该半导体衬底上形成的多层布线结构。该多层布线结构包括：至少第一层间介电膜(120)，在第一层间介电膜(120)中形成互连(124)，以及至少第二层间介电膜(122)，在第二层间介电膜(122)中形成过孔(126)。该多层布线结构包括：其中形成有互连(124)和过孔(126)的电路区域(110)；在电路区域(110)周围形成的密封环区域(112)，其中形成围绕该电路区域(110)的密封环以密封该电路区域(110)；以及在密封环区域(112)周围形成的周边区域(114)。半导体器件(100)还包括由金属材料形成的虚拟过孔(136)，其形成在周边区域(114)处的第二层间介电膜(122)中。

Description

半导体器件
本申请基于日本专利申请No.2004—220073，这里将其内容作为参考引入。
技术领域
本发明涉及包括多层布线结构的半导体器件。
背景技术
随着近来要求半导体器件的更快操作速度，对于将绝缘中间层从现有硅氧化物膜(介电常数K＝4.3或其左右)改变成低介电常数绝缘材料层从而减小布线间电容，已做了大量研究工作。低介电常数绝缘材料的例子包括那些介电常数为3或其左右的HSQ、MSQ、含碳硅氧化物材料和含芳香基团的有机树脂材料。为了追求进一步减小介电常数，近来也对被引进膜中的具有微孔的多孔材料做了研究工作。将这种低介电常数绝缘材料使用到绝缘中间层中能够减小布线间串扰，并且能够实现快速的元件操作。
然而，低介电常数绝缘膜一般具有如下问题，如那些膜相对地强度差以及与其它膜的附着性差。此外，存在另一问题：当金属材料的含量低时，因为低介电常数绝缘膜本身强度差，所以通过CMP(化学机械抛光)工艺会过度抛光低介电常数绝缘膜。
日本特开专利公开No.2000—340529公开了一种包括虚拟布线图案的半导体器件，该虚拟布线图案在切割线上的一段中或在芯片中连续形成以包围标记部分。通过该结构，据说在形成该半导体过程中在CMP时能防止形成凹坑。
如上所述，尽管低介电常数绝缘膜相对地强度差，但是对于在其中形成互连或布线的层间介电膜来说，因为该膜中的金属比率变得相对地高，所以通过在该膜中引进金属加强了该膜。因此，低介电常数绝缘膜能用于其中形成互连的层间介电膜。然而，对于在其中形成过孔的层间介电膜，因为其中的金属比率不高，所以难以使用低介电常数绝缘膜。因此，存在一种问题：因为低介电常数绝缘膜不能用于其中形成过孔的膜，所以甚至当使用低介电常数绝缘膜在其中形成互连时，也不能减小半导体器件的介电常数。
此外，由于低介电常数绝缘膜与其它膜的附着性差，所以当施加热应力到包括低介电常数绝缘膜的多层布线结构时，容易发生剥离。甚至当低介电常数绝缘膜不用作层间介电膜时也会发生这种剥离。
发明内容
根据本发明，提供了一种半导体器件，包括：半导体衬底；在该半导体衬底上形成的多层布线结构，其包括至少第一层间介电膜，在第一层间介电膜中形成互连，以及至少第二层间介电膜，在第二层间介电膜中形成过孔，该多层布线结构包括：其中形成有互连和过孔的电路区域，在电路区域周围形成的密封环区域，其中形成围绕该电路区域的密封环以密封该电路区域，以及在密封环区域周围形成的周边区域；以及由金属材料形成的虚拟过孔，其在周边区域的第二层间介电膜中形成。
该半导体器件可包括在周边区域形成的多个虚拟过孔。在此，虚拟过孔可以在周边区域中的不形成定位标记等的区域形成。当在周边区域形成定位标记时，与密封环不同，不可能在周边区域的整个区域形成虚拟过孔。因此，在周边区域形成的虚拟过孔可以具有岛状。通过该结构，除了没有形成定位标记等的区域，在周边区域中的任何区域能自由地布置这些虚拟过孔。可以形成虚拟过孔使得在平面内的方向上虚拟过孔的横截面的尺寸是小的。借此，能以高密度布置虚拟过孔。在平面内的方向上虚拟过孔的横截面的尺寸可以优选不大于1μm2。
通过在第二层间介电膜中引进由金属材料形成的虚拟过孔，能加强第二层间介电膜。此外，当虚拟过孔起到膜之间的楔或连接作用时，也能提高膜的附着性。
通常，因为不需要考虑虚拟互连与在第一层间介电膜上方或下方的膜中形成的金属元件的连接，所以容易在第一层间介电膜中引进虚拟互连。然而，对于在第二层间介电膜中的虚拟过孔，不可能布置虚拟过孔，该虚拟过孔连接在第二层间介电膜的上方和下方布置的膜中分别形成的并且被设定具有不同电势的互连。因此，难以在第二层间介电膜中的电路区域引进虚拟过孔而不使半导体器件的尺寸变大。
然而，在通常被设置为用于切割的空白的周边区域，最初提供无助于电路操作的元件。因此容易引进虚拟过孔，该虚拟过孔有助于提高膜的附着性和在周边区域加强膜而且不使电路设计复杂。因此，能防止膜的剥离。
对于本发明的半导体器件，第一层间介电膜和第二层间介电膜的相对介电常数不高于3.5。
如上所述，低介电常数绝缘膜一般具有如下问题，诸如那些膜相对地强度差并且与其它膜的附着性差。然而，根据本发明，因为在第二层间介电膜中设置有虚拟过孔以加强第二层间介电膜和提高该膜与其它膜的附着性，所以即使当它由低介电常数绝缘膜形成时，也会加强第二层间介电膜。
本发明的半导体器件可进一步包括虚拟互连，该虚拟互连与虚拟过孔连接、形成在周边区域的第一层间介电膜中。
通过该结构，能够提高虚拟过孔和虚拟互连之间的附着性以进一步提高膜之间的附着性。此外，与虚拟过孔连接的虚拟互连可具有岛状。可以形成具有岛状的虚拟过孔和虚拟互连以使得在平面的方向上其横截面的尺寸是小的。在此，在平面的方向上其横截面的尺寸可以优选不大于1μm2。在另一个例子中，虚拟过孔可不连接到虚拟互连。该半导体器件可包括：包括第一组虚拟过孔的多个虚拟过孔，其连接到虚拟互连；和第二组虚拟过孔，其不与虚拟互连连接。即使当虚拟过孔不连接到虚拟互连时，虚拟过孔也能起到楔或连接作用且能提高膜的附着性。
对于本发明的半导体器件，该多层布线结构可包括：分别在第二层间介电膜的上方和下方形成的第一层间介电膜中的两个，在第二层间介电膜中形成有虚拟过孔。该半导体器件进一步包括：在周边区域的第一层间介电膜中的两个中分别形成的至少两个虚拟互连，使得虚拟过孔分别在其下端和上端与该两个虚拟互连连接。
通过该结构，膜的附着性能进一步提高。
对于本发明的半导体器件，可以在周边区域的角部分形成虚拟过孔。
当在通过分离在半导体晶片上形成的多个元件而形成LSI芯片后施加热应力给LSI芯片时，包括半导体衬底的各部分的LSI芯片弯曲。当LSI芯片弯曲时，张力施加在LSI芯片的角上。通过那些张力，易于发生自角开始的膜的剥离。因此，尤其当芯片里的膜的附着性或芯片的强度不足够强时，通过在周边区域的角形成虚拟过孔，有效地防止了在分离这些LSI芯片后膜的剥离。
由于这点，定位标记可优选在除了周边区域的角(四个角)之外的区域形成。借此，能在周边区域的角引进虚拟过孔。
对于本发明的半导体器件，在周边区域的角部分的第二层间介电膜中的金属含量比率可以高于在除了角部分之外的剩余区域的第二层间介电膜中的金属含量比率。
通过在周边区域的角以相对高的密度引进虚拟过孔，能够有效地防止当施加热应力给多层结构时膜的剥离。
对于本发明的半导体器件，在周边区域的角部分的第二层间介电膜中的金属含量比率可以高于在除了角部分之外的周边区域中的剩余区域的第二层间介电膜中的金属含量比率。
通过在周边区域的角以相对高的密度引进虚拟过孔，能够有效地防止当施加热应力给多层结构时膜的剥离。
当在半导体器件中有多层密封环时，可以在密封环之间提供虚拟过孔。
可以以相同的工艺且与电路区域里的过孔同时形成虚拟过孔。借此，能在周边区域形成虚拟过孔以加强第二层间介电膜且提高膜的附着性而不用增加额外的工艺。此外，可以以相同的工艺且与电路区域里的互连同时形成虚拟互连。
根据本发明能提高在多层布线结构中的膜之间的附着性。
附图说明
参考附图，从下面的描述中本发明的以上以及其它目的、优点和特征将更加明显，其中：
图1是表示根据本发明的半导体器件的顶视平面图；
图2是在图1中示出的半导体器件沿A-A′线的横截面图；
图3是顶视平面图，其表示在密封环区域和周边区域形成的过孔和互连的结构的例子；
图4A和4B是顶部示意图，其每一个表示半导体器件的元件形成区域之一；以及
图5A和5B是顶部示意图，其每一个表示在周边区域中虚拟过孔的布置图案。
具体实施方式
现在将在此参考示例性实施例描述本发明。本领域普通技术人员将知道使用本发明的讲述能完成许多可替换的实施例并且本发明不限于以说明为目的阐述的这些实施例。
图1是表示根据本发明的半导体器件的顶视平面图。在此，示出了其中形成有过孔的层间介电膜的顶视平面图。
在此，示出了在半导体晶片上形成的电路元件之一的元件形成区域。由切割线116限定或分开的元件形成区域包括：电路区域110；密封环区域112，其在电路区域110周围形成；以及周边区域114，其在密封环区域112周围形成。在电路区域110中形成了内部电路。尽管没有在图中描述，但是在电路区域110中形成了过孔。通过沿着切割线116切割半导体晶片来分离元件形成区域以获得半导体芯片。
在该实施例中，在周边区域114中设置了多个虚拟过孔136。虚拟过孔136形成在周边区域114中的没有形成定位标记等的区域。尽管在图1中仅仅示出了密封环和虚拟过孔的示意图，但是可以形成虚拟过孔136使得在平面内的方向上每一个虚拟过孔136的宽度与密封环区域112或电路区域110中的每一个过孔的宽度相同。通过该结构，能以与电路区域110和密封环区域112中的过孔相同的工艺且在同时形成虚拟过孔136。通过在元件形成区域的周边区域114处引进虚拟过孔136，即使在通过切割来分离每一个元件形成区域后，也能防止膜的剥离。此外，因为层间介电膜的金属含量比率能通过引进虚拟过孔136来增加，所以通过在其中形成有过孔的层间介电膜中引进虚拟过孔136能够加强层间介电膜。
在切割线116上可形成虚拟过孔136，并且在这种情况下，当沿着切割线116切割半导体晶片并划分成半导体芯片时，在半导体芯片的横截面处露出虚拟过孔136。
图2是图1示出的半导体器件沿A-A′线的横截面图。
半导体器件100具有包括在图中未示出的半导体衬底上形成的多个第一层间介电膜120和多个第二层间介电膜122的结构，并且其中第一层间介电膜120和第二层间介电膜122相互交替。尽管在第一层间介电膜120和第二层间介电膜122中的每一个之间可形成蚀刻停止层或帽层等等，但是在图中没有示出。
在电路区域110，分别在第一层间介电膜120中形成互连124，并在第二层间介电膜122中形成过孔126。可在第一层间介电膜120中形成虚拟互连128。互连124和虚拟互连128可由铜、银以及其合金等等形成。过孔126也可由铜、银以及其合金等等形成。
在该实施例中，第一层间介电膜120和第二层间介电膜122的每一个可由低介电膜形成。优选地，低介电膜的介电常数不高于3.5。低介电膜的例子包括各种材料，如诸如SiOC、HSQ(含氢倍半硅氧烷(hydrogen-silsesquioxane))、MSQ(甲基倍半硅氧烷(methyl-silsesquioxane))、MHSQ(甲基化的含氢倍半硅氧烷(methyl-hydrogen-silsesquioxane))的聚硅氧烷，如诸如聚芳醚(PAE)、二乙烯基硅氧烷-双-苯并环丁烯(BCB)、Silk(注册商标)的含芳香族物质的有机材料，SOG(旋涂玻璃)或FOX(易流动氧化物(flowableoxide))。低介电膜可由多孔材料形成。通过使用多孔材料作为低介电膜，能进一步减小低介电膜的介电常数。此外，低介电膜可以是通过向多孔膜照射电子束或等离子体束而获得的膜。通过照射电子束或等离子体束，除了降低了其相对介电常数外还能加强该膜。第一层间介电膜120和第二层间介电膜122可由相同的材料形成也可由不同的材料形成。
在密封环区域112，分别在第一层间介电膜120中形成密封环互连130和在第二层间介电膜122中形成密封环过孔132。通过密封环互连130和密封环过孔132能保护在电路区域110形成的电路元件免于被外部存在的水或杂质侵蚀。
在周边区域114，分别在第一层间介电膜120中设置虚拟互连134和在第二层间介电膜122中形成虚拟过孔136。
通过在第一层间介电膜120中引进虚拟互连128(在电路区域110)和虚拟互连134(在周边区域114)，能防止当金属密度低时在化学机械抛光(CMP)工艺期间发生的第一层间介电膜120的过度抛光。
此外，通过在第二层间介电膜122中形成的虚拟过孔136巩固并加强了第二层间介电膜122。此外，虚拟过孔136起到楔或连接的作用，能提高膜之间的附着性，从而能防止在元件形成区域的每一个的边缘处的膜的剥离。
通过与电路区域110的互连和过孔同时的双金属镶嵌工艺分别形成虚拟互连134和虚拟过孔136。
图3是顶视平面图，其表示在密封环区域和周边区域形成的过孔和互连的结构的例子。在图中未示出在电路区域110形成的过孔和互连。
围绕电路区域110以线状连续地形成在密封环区域112形成的密封环互连130和密封环过孔132。通过该结构，能保护在电路区域110形成的电路元件免受外部存在的水或杂质的侵蚀。
以岛状形成在周边区域114形成的虚拟互连134和虚拟过孔136。因为在周边区域114形成对准标记等，所以在周边区域114没有形成对准标记等的位置处形成虚拟互连134和虚拟过孔136。在此，在平面内的方向上虚拟互连134和虚拟过孔136的横截面的尺寸可不大于1μm2。通过该尺寸，能以高密度布置虚拟互连134和虚拟过孔136。
图4A和4B是顶部示意图，每一个表示半导体器件100的元件形成区域之一。
如图4A中所示，周边区域114的角区域140的金属含量比率优选高于第二层间介电膜122中的其它区域的金属含量比率。在此，“其它区域”可以是例如电路区域110或密封环区域112。因此，优选地以高密度在周边区域114的角区域140布置虚拟过孔136。通过在周边区域114的角区域140以相对高的密度引进虚拟过孔136，能有效地防止当施加热应力给半导体器件100时膜的剥离。
如图4B中所示，角区域140的金属含量比率可优选地高于第二层间介电膜122中的周边区域114的其它区域142的金属含量比率。因此，优选地以高密度在周边区域114的角区域140布置虚拟过孔136。通过在周边区域114的角区域140以相对高的密度引进虚拟过孔136，能有效地防止当施加热应力给半导体器件100时膜的剥离。
图5A和5B是顶部示意图，每一个表示在周边区域114中的虚拟过孔136的布置图案的另一个例子。
如图5A中所示，虚拟过孔136可以形成为具有长边和短边的矩形。在这种情形中，布置虚拟过孔136使得相邻虚拟过孔136的矩形的长边在不同的方向延伸。换言之，当虚拟过孔136中的一个的矩形的长边在第一方向延伸时，虚拟过孔136中的另一个的矩形的长边在基本上与第一方向垂直的第二方向延伸。如图5B中所示随机地布置虚拟过孔136。
通过该结构，能分散施加在第二层间介电膜122上的应力，从而能加强第二层间介电膜122。
如上所述，根据本实施例的半导体器件100，由于在每一个元件形成区域的周边区域设置虚拟过孔，所以能提高膜之间的附着性。此外，能加强在其中设置了虚拟过孔的层间介电膜。因此，低介电常数膜能用作在其中形成有过孔的层间介电膜。借此，能减小半导体器件的整体层间介电膜的介电常数。
(例子)
获得了尺寸为20mm×20mm的半导体芯片，其具有9层的多层布线结构和铜互连，其中将具有相对介电常数2.3的低介电常数绝缘膜(SiOC)用作层间介电膜。在该半导体芯片中，虚拟过孔位于其周边区域，该区域中金属的含量比率为11％。同时，获得具有上述相同结构的但没有虚拟过孔的参考半导体芯片。
对于每一个半导体芯片，施加一千(1,000)次从-60到150摄氏度的热循环。结果，在具有虚拟过孔的半导体芯片上几乎没有看到膜的剥离。相反，对于没有虚拟过孔的参考半导体芯片，看到膜的剥离达到不小于80％的程度。
虽然在上面已经描述了本发明的优选实施例和例子，但是应该理解本发明的结构不限于上述实施例。例如，本发明可包括以下方面。
尽管在实施例中描述了虚拟互连134还位于周边区域114，但是周边区域114也可以没有虚拟互连134而只有虚拟过孔136。甚至通过该结构，能加强在其中设置有虚拟过孔136的第二层间介电膜122并提高其与其它膜的附着性。
此外，能在密封环区域112形成的密封环之间引进虚拟过孔。通过该结构，能更加加强在其中设置有虚拟过孔136的第二层间介电膜122并更加提高其与其它膜的附着性。此外，能在密封环内、密封环区域112和电路区域110之间引进虚拟过孔。通过该结构，能获得同样的优点。
很明显本发明不限于上面的实施例，在不脱离本发明的范围和精神的情况下，能对其做出修改和变化。

Claims (11)

1.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上形成的多层布线结构，所述多层布线结构包括在其中形成有互连的两个第一层间介电膜以及在其中形成有过孔的至少一个第二层间介电膜，所述两个第一层间介电膜形成在其中形成有过孔的所述第二层间介电膜的上方和下方，以及
所述多层布线结构包括：其中形成有所述互连和所述过孔的电路区域；形成在所述电路区域周围的密封环区域，在密封环区域中形成围绕所述电路区域的密封环；以及在所述密封环区域周围形成的周边区域；和
在所述周边区域的所述第二层间介电膜中形成的多个虚拟过孔，所述多个虚拟过孔由金属材料形成，以及，
分别在所述周边区域的所述两个第一层间介电膜的每一个中形成的两个虚拟互连，其中所述两个虚拟互连的每一个连接至多个虚拟过孔。
2.如权利要求1的半导体器件，其中所述第一层间介电膜和所述第二层间介电膜的相对介电常数不高于3.5。
3.如权利要求1的半导体器件，其中在所述周边区域的角部分形成所述虚拟过孔。
4.如权利要求3的半导体器件，其中在所述周边区域的所述角部分的所述第二层间介电膜中的金属含量比率高于在除了所述角部分之外的剩余区域的所述第二层间介电膜中的金属含量比率。
5.如权利要求3的半导体器件，其中在所述周边区域的所述角部分的所述第二层间介电膜中的金属含量比率高于在除了所述角部分之外的所述周边区域中的剩余区域的所述第二层间介电膜中的金属含量比率。
6.如权利要求1的半导体器件，其中在平面内的方向上所述虚拟过孔的横截面的尺寸不大于1μm2。
7.如权利要求2的半导体器件，其中在所述周边区域的角部分形成所述虚拟过孔。
8.如权利要求7的半导体器件，其中在所述周边区域的所述角部分的所述第二层间介电膜中的金属含量比率高于在除了所述角部分之外的剩余区域的所述第二层间介电膜中的金属含量比率。
9.如权利要求7的半导体器件，其中在所述周边区域的所述角部分的所述第二层间介电膜中的金属含量比率高于在除了所述角部分之外的所述周边区域中的剩余区域的所述第二层间介电膜中的金属含量比率。
10.如权利要求2的半导体器件，其中在平面内的方向上所述虚拟过孔的横截面的尺寸不大于1μm2。
11.如权利要求3的半导体器件，其中在平面内的方向上所述虚拟过孔的横截面的尺寸不大于1μm2。
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US (1) US7294932B2 (zh)
JP (1) JP4222979B2 (zh)
CN (1) CN100463173C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413789A (zh) * 2008-05-30 2013-11-27 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4776195B2 (ja) 2004-09-10 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
JP4636839B2 (ja) * 2004-09-24 2011-02-23 パナソニック株式会社 電子デバイス
JP2007067372A (ja) * 2005-08-03 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
KR100714623B1 (ko) * 2005-11-30 2007-05-07 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
US7977795B2 (en) * 2006-01-05 2011-07-12 Kabushiki Kaisha Toshiba Semiconductor device, method of fabricating the same, and pattern generating method
JP2008021864A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
JP2008066716A (ja) * 2006-08-10 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置
US7696607B2 (en) 2006-08-10 2010-04-13 Panasonic Corporation Semiconductor device
JP5483772B2 (ja) * 2006-09-15 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5175066B2 (ja) * 2006-09-15 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置
WO2008068805A1 (ja) * 2006-11-30 2008-06-12 Fujitsu Microelectronics Limited 半導体装置、半導体装置の製造方法および多層配線の設計方法
JP2009117710A (ja) * 2007-11-08 2009-05-28 Nec Electronics Corp 半導体チップ、及び半導体装置
US8669597B2 (en) 2008-05-06 2014-03-11 Spansion Llc Memory device interconnects and method of manufacturing
US7951704B2 (en) * 2008-05-06 2011-05-31 Spansion Llc Memory device peripheral interconnects and method of manufacturing
US7968431B2 (en) * 2008-07-15 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion region routing for narrow scribe-line devices
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
KR101470530B1 (ko) * 2008-10-24 2014-12-08 삼성전자주식회사 일체화된 가드 링 패턴과 공정 모니터링 패턴을 포함하는 반도체 웨이퍼 및 반도체 소자
KR101067207B1 (ko) * 2009-04-16 2011-09-22 삼성전기주식회사 트렌치 기판 및 그 제조방법
JP2010287853A (ja) * 2009-06-15 2010-12-24 Elpida Memory Inc 半導体装置及びその製造方法
ITMI20101415A1 (it) * 2010-07-29 2012-01-30 St Microelectronics Srl Circuiti integrati tracciabili e relativo metodo di produzione
WO2012160736A1 (ja) * 2011-05-20 2012-11-29 パナソニック株式会社 半導体装置
US8624359B2 (en) * 2011-10-05 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package and method of manufacturing the same
US8558350B2 (en) * 2011-10-14 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-metal capacitor structure
US8592983B2 (en) * 2011-12-02 2013-11-26 The Boeing Company Method of integrating a plurality of benzocyclobutene layers with a substrate and an associated device
US8796855B2 (en) 2012-01-13 2014-08-05 Freescale Semiconductor, Inc. Semiconductor devices with nonconductive vias
US9478505B2 (en) 2012-04-12 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Guard ring design structure for semiconductor devices
JP5945180B2 (ja) * 2012-07-19 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5613290B2 (ja) * 2013-05-24 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6214222B2 (ja) * 2013-06-04 2017-10-18 ローム株式会社 半導体装置の製造方法
JP5580458B2 (ja) * 2013-07-29 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
CN104347596B (zh) * 2013-08-08 2017-02-08 中芯国际集成电路制造(上海)有限公司 芯片的密封环结构
CN103700647B (zh) * 2013-12-31 2018-03-16 日月光半导体(上海)有限公司 封装基板及包含该封装基板的集成电路
WO2015102107A1 (ja) * 2014-01-06 2015-07-09 株式会社村田製作所 積層配線基板およびこれを備える検査装置
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
WO2016143195A1 (ja) * 2015-03-11 2016-09-15 オリンパス株式会社 撮像装置の小型化
US11705395B2 (en) * 2018-06-25 2023-07-18 Intel Corporation Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
CN111446216B (zh) * 2019-01-16 2023-03-24 矽品精密工业股份有限公司 电子封装件及其制法与封装用基板
KR20200102608A (ko) 2019-02-21 2020-09-01 삼성전자주식회사 Mim 커패시터 및 반도체 소자
JP7218678B2 (ja) * 2019-06-18 2023-02-07 株式会社Ｊｖｃケンウッド 半導体ウエハ、及び、半導体チップの製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1304175A (zh) * 2000-01-13 2001-07-18 三菱电机株式会社 半导体器件
US6452274B1 (en) * 1997-11-17 2002-09-17 Sony Corporation Semiconductor device having a low dielectric layer as an interlayer insulating layer
US20030173674A1 (en) * 2002-03-12 2003-09-18 Fujitsu Limited Semiconductor device and method for fabricating the same
US20040084777A1 (en) * 2002-10-30 2004-05-06 Fujitsu Limited Semiconductor device and method for fabricating the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340529A (ja) 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体装置
US7187081B2 (en) * 2003-01-29 2007-03-06 International Business Machines Corporation Polycarbosilane buried etch stops in interconnect structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452274B1 (en) * 1997-11-17 2002-09-17 Sony Corporation Semiconductor device having a low dielectric layer as an interlayer insulating layer
CN1304175A (zh) * 2000-01-13 2001-07-18 三菱电机株式会社 半导体器件
US20030173674A1 (en) * 2002-03-12 2003-09-18 Fujitsu Limited Semiconductor device and method for fabricating the same
US20040084777A1 (en) * 2002-10-30 2004-05-06 Fujitsu Limited Semiconductor device and method for fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413789A (zh) * 2008-05-30 2013-11-27 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法
CN103413789B (zh) * 2008-05-30 2016-03-09 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法

Also Published As

Publication number Publication date
JP2006041244A (ja) 2006-02-09
US7294932B2 (en) 2007-11-13
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US20060022224A1 (en) 2006-02-02
CN1728382A (zh) 2006-02-01

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