JP6214222B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体基板上に多層配線層を有する半導体装置の製造方法に関する。
半導体基板上に形成される多層配線構造は、複数の配線層を積層して構成されている。各配線層は、配線を形成し、その配線を絶縁膜で埋設し、その絶縁膜の表面を化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）等で平坦化して形成される。
ＣＭＰによる平坦化処理は、絶縁膜の表面に研磨パッドを押し付けて、その絶縁膜の表面を研磨することによって達成される。研磨パッドの押し付け圧力は、配線の配置密度が高い領域では低く、配線の配置密度が低い領域では高くなる。そのため、配置密度が高い密の領域と、配置密度が低い疎の領域との間に、いわゆるグローバル段差が生じる。グローバル段差は、絶縁膜の表面にフォトリソグラフィによって上層の配線を形成するときの精度の低下を招く。とくに、露光工程において、全域において合焦状態を得ることが難しくなり、高精細な配線パターンを精度良く形成することが困難となる。
そこで、特許文献１に記載された先行技術では、半導体ウエハの全領域を矩形領域に分割し、分割された各領域におけるパターン密度が算出される。具体的には、各領域の面積に対する導電部分（金属配線）のパターン面積の割合が、パターン密度として算出される。そのパターン密度が閾値以下であるとき、その領域が疎領域として特定される。この疎領域には、導電部分（金属配線）に加えて、ダミーパターンが形成される。それによって、疎領域にダミーパターンが補われるので、ダミーパターンを含む全体の配線密度が均一になる。それによって、研磨パッドの押し付け圧力のばらつきを低減できる結果、グローバル段差の緩和を図ることができる。
特開２００２−３１９５８５号公報
特許文献１の先行技術では、個々の配線層ごとにグローバル段差の緩和が図られている。しかし、各配線層の表面を完全に平坦にできるわけではないので、複数の配線層が積層されていくと、上層の配線層の表面に大きなグローバル段差が生じるおそれがある。
より具体的に説明すると、第１配線層において、疎領域にダミーパターンを配置しても、その疎領域における導電部分およびダミーパターンを合わせた配置密度が、密領域の導電部分の配置密度よりも低い場合もあり得る。この場合には、平坦化処理後の絶縁膜の表面は、ダミーパターンが配置された疎領域における高さよりも密領域における高さの方が高くなる。一方、第１配線層上に積層される第２配線層において、第１配線層の密領域の直上に当該第２配線層の疎領域が位置する場合を考える。この場合、第２配線層の疎領域にダミーパターンが配置される。その結果、第２配線層の疎領域における導電部分およびダミーパターンを合わせた配置密度が、第１配線層の疎領域の直上の領域における第２配線層の導電部分の配置密度よりも高くなる場合がある。そうすると、第２配線層の絶縁膜の厚さは、当該第２配線層の疎領域（第１配線層の密領域の直上の領域）において厚く、第１配線層の疎領域の直上の領域において薄くなる。よって、第１配線層および第２配線層において絶縁膜の厚さが厚くなる領域が重なり合うので、第２配線層の表面のグローバル段差が大きくなる。したがって、個々の配線層における層厚の均一化を図る特許文献１の先行技術では、配線層を積層していくことによって、グローバル段差が拡大していき、上層の配線層におけるフォトリソグラフィの精度が悪くなる場合がある。
そこで、この発明の目的は、多層配線層の上層側の配線層におけるグローバル段差の軽減に有効な半導体装置の製造方法を提供することである。
この発明は、複数の配線層を積層した多層配線層を半導体基板上に有する半導体装置の製造方法を提供する。この製造方法では、前記多層配線層を構成する個々の前記配線層を形成する工程が、実配線およびダミー配線を形成する配線形成工程と、前記実配線および前記ダミー配線を覆う絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の表面を平坦化する平坦化工程とを含む。そして、前記製造方法は、前記ダミー配線を形成することなく、前記配線形成工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー無し面内分布演算工程と、前記全層厚の面内分布に基づいて、前記ダミー配線を配置すべきダミー配置領域と、前記ダミー配線を配置すべきでないダミー非配置領域とを設定する領域設定工程とを含む。個々の配線層を形成する工程においては、前記配線形成工程が、前記設定されたダミー非配置領域を回避して、前記設定されたダミー配置領域に前記ダミー配線を形成する工程を含む。
実配線とは、半導体装置の電気的機能に寄与する配線、すなわち、半導体装置内の回路を形成している配線である。これに対して、ダミー配線とは、半導体装置の電気的機能に寄与しない配線、すなわち、半導体装置内の回路を構成する配線以外の配線である。
この方法によれば、ダミー配線を形成することなく形成された個々の配線層を積層して多層配線層を形成した場合の全層厚の面内分布が演算によって求められる。実際の半導体装置の製造工程では、個々の配線層を形成する工程は、実配線およびダミー配線を形成する配線形成工程と、実配線およびダミー配線を覆う絶縁膜を形成する絶縁膜形成工程と、絶縁膜の表面を平坦化する平坦化工程とを含む。これらの工程のうちで、ダミー配線の形成を除いて多層配線層を形成した場合における全層厚の面内分布が演算される。つまり、ダミー配線を形成しない場合の多層配線層全体の層厚の面内分布が求められる。この面内分布は、ダミー配線を形成しない場合の多層配線層表面におけるグローバル段差を表す。
こうして求められた面内分布を用いて、ダミー配線を配置すべきダミー配置領域と、ダミー配線を配置すべきでないダミー非配置領域とが設定される。この領域設定に従って、個々の配線層の配線形成工程では、ダミー配置領域にダミー配線が配置され、ダミー非配置領域にはダミー配線が配置されない。つまり、ダミー配置領域およびダミー非配置領域は、多層配線層を構成する複数の配線層に共通に設定され、いずれも配線層においても、ダミー配線が配置されるのはダミー配置領域内のみである。すなわち、この発明が適用される多層配線層においては、平面的に見たときに、ダミー配線が配置される領域では、全ての配線層にダミー配線または実配線が配置されており、ダミー配線が配置されない領域では、全ての配線層にダミー配線が配置されない（実配線は配置されていてもいなくてもよい）。
このように、ダミー配置領域およびダミー非配置領域が、多層配線層全体の層厚の分布に基づいて設定されるので、個々の配線層において生じるグローバル段差が累積されることがない。そのため、多層配線層を構成する複数の配線層のうち上層側の配線層においても、その表面のグローバル段差を小さくすることができる。多層配線層を構成する複数の配線層のうち下層側の配線層におけるグローバル段差は一般に小さく、上層側の配線層におけるグローバル段差は一般に大きい。したがって、上層側の配線層のグローバル段差を低減することができれば、結果的に、多層配線層のいずれの配線層のグローバル段差も小さくなる。それによって、いずれの配線層上におけるフォトリソグラフィも精度よく行うことができる。
ダミー配線は、一定形状および大きさの複数のパターン要素を規則的に配列したダミーパターン配線であってもよい。前記複数のパターン要素は、一定間隔で配列されていてもよい。より具体的には、前記複数のパターン要素は、互いに交差する（たとえば直交する）２つの方向に沿ってそれぞれ一定間隔（２つ方向の間隔は互いに等しくても異なっていてもよい）で配列されていてもよい。
前記平坦化工程は、前記絶縁膜の表面に研磨パッドを押し当てて当該絶縁膜の表面を研磨する研磨工程を含んでいてもよい。このような研磨工程の典型例は、化学的機械的研磨工程である。研磨工程の他にも、エッチングバック工程のような他の平坦化工程が適用されてもよい。
この発明では、前記領域設定工程が、前記ダミー無し面内分布演算工程によって演算された全層厚の面内分布に対して複数の異なる閾値を適用することにより、前記複数の閾値にそれぞれ対応する複数組の前記ダミー配置領域および前記ダミー非配置領域を設定する工程と、前記複数組の前記ダミー配置領域および前記ダミー非配置領域のそれぞれについて、前記ダミー非配置領域を回避して前記ダミー配置領域に前記ダミー配線を配置して、前記配線工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー有り面内分布演算工程と、前記複数組の前記ダミー配置領域および前記ダミー非配置領域にそれぞれ対応する前記面内分布を評価して、前記複数組のなかから一組の前記ダミー配置領域および前記ダミー非配置領域を選択する工程とを含む。
この方法では、ダミー配線を形成しない場合に対応した面内分布演算結果に対して、複数の閾値が適用される。それに応じて、複数の閾値にそれぞれ対応した複数組のダミー配置領域およびダミー非配置領域が設定される。それらの複数組のダミー配置領域およびダミー非配置領域のそれぞれについて、ダミー非配置領域を回避してダミー配置領域にダミー配線を配置した場合の多層配線層の全層厚の面内分布が求められる。こうして求められた複数の面内分布が評価されて、一組のダミー配置領域およびダミー非配置領域が選択される。換言すれば、面内分布の評価に基づいて、最も妥当な一つの閾値が見出されることになる。このようにして、ダミー配置領域およびダミー非配置領域をより適切に設定することができ、その結果、多層配線層の上層側におけるグローバル段差を一層低減することができる。
面内分布の評価は、具体的には、多層配線層の表面におけるグローバル段差（面内分布のばらつき）が小さいほど高評価となるように行うことが好ましい。
この発明の一実施形態では、前記ダミー無し面内分布演算工程が、前記半導体基板の一主面の領域を一定形状および大きさの領域に区分して得られる複数の単位領域において前記全層厚をそれぞれ演算する工程を含む。
この方法によれば、半導体基板の一主面の領域を区分して得られる複数の単位領域において多層配線層の全層厚がそれぞれ求められる。それによって、多層配線層の全層厚の面内分布を適切に求めることができるから、面内分布に基づくダミー配置領域およびダミー非配置領域の設定を適切に行って、グローバル段差を効果的に低減することができる。
前記ダミー有り面内分布演算工程も同様に、前記半導体基板の一主面の領域を一定形状および大きさの領域に区分して得られる複数の単位領域において前記全層厚をそれぞれ演算する工程を含むことが好ましい。この場合の単位領域の設定は、ダミー無し面内分布工程における「単位領域」と同じであってもよいし、異なっていてもよい。
この発明の一実施形態によって製造される半導体装置は、半導体基板と、前記半導体基板上に形成された多層配線層とを含む。この半導体装置においては、前記多層配線層が、実配線およびダミー配線を絶縁膜で覆った配線層を複数層積層して構成されており、前記ダミー配線が、前記複数の配線層に対して共通に設定されたダミー非配置領域を回避して、前記複数の配線層に対して共通に設定されたダミー配置領域に配置されていてもよい。
このような半導体装置は、前述のような製造方法によって作製することができる。したがって、多層配線層の上層側の配線層におけるグローバル段差の軽減に有利な構造の半導体装置を提供できる。
上記の半導体装置では、さらに、前記ダミー配置領域において、前記複数の配線層のうちの第１の配線層に形成された実配線と、前記複数の配線層のうちの前記第１の配線層とは異なる第２の配線層に形成されたダミー配線と、前記複数の配線層のうちの前記第１および第２の配線層とは異なる第３の配線層に形成された実配線とが、前記複数の配線層の積層方向に重なっていてもよい。
さらに、前記第２の配線層が前記第１の配線層の上に積層されており、前記第３の配線層が前記第２の配線層の上に積層されていてもよい。
また、前記複数の配線層のうちの少なくとも一つの配線層において、前記ダミー配置領域の一部における実配線の密度が、前記ダミー非配置領域の一部における実配線の密度以上であってもよい。
ダミー配置領域およびダミー非配置領域の設定が、複数の配線層において共通であるので、各配線層において、実配線の粗密とダミー配線の配置／非配置とが対応しない場合がある。すなわち、ダミー配置領域は、ダミー非配置領域の一部と実配線の密度が等しい領域や、ダミー非配置領域の一部よりも実配線の密度が高い領域を含む場合がある。換言すれば、実配線の密度が低くても、ダミー配線が配置されない領域を有する配線層が生じ得る。このような配線層を含む結果として、多層配線層の全体のグローバル段差が効果的に低減される。
前記複数の配線層を含む前記多層配線層全体において、前記ダミー配置領域における実配線の密度が前記ダミー非配置領域における実配線の密度よりも低いことが好ましい。
多層配線層の全層厚の面内分布を評価してダミー配置領域およびダミー非配置領域を設定すると、多層配線層全体での実配線の密度は、一般的傾向として、ダミー配置領域において低く、ダミー非配置領域において高くなる。したがって、ダミー配置領域における実配線の密度が比較的低い設計とすることにより、グローバル段差を効果的に低減できる構造の半導体装置を提供できる。
図１は、この発明の一実施形態に係る半導体装置の構成例を説明するための断面図である。 図２Ａ〜図２Ｄは、前記半導体装置の製造工程例を説明するための断面図であり、主として、多層配線層の製造工程が示されている。 図３Ａは、この発明の一実施形態によるダミー配線の配置例を説明するための図解的な断面図である。図３Ｂは、比較例に係るダミー配線の配置を説明するための図解的な断面図である。 図４は、ダミー配置領域およびダミー非配置領域の決定手順の例を説明するためのフローチャートである。 平坦化工程後の配線層の膜厚（残膜厚）の面内分布を求める際に適用される単位領域の例を説明するための図解的な平面図である。 図６Ａ、図６Ｂおよび図６Ｃは、各配線層の残膜厚の面内分布シミュレーション例および多層配線層の全層厚の面内分布シミュレーション例を示す。 図７Ａは、多層配線層を構成する第１配線層の配線パターンの例を示す平面図である。 図７Ｂは、多層配線層を構成する第２配線層の配線パターンの例を示す平面図である。 図７Ｃは、多層配線層を構成する第３配線層の配線パターンの例を示す平面図である。 図７Ｄは、多層配線層を構成する第４配線層の配線パターンの例を示す平面図である。 図７Ｅは、多層配線層を構成する第５配線層の配線パターンの例を示す平面図である。 図８Ａは、比較例に係るダミー配線配置例（第１配線層）を示す図解的な平面図である。 図８Ｂは、比較例に係るダミー配線配置例（第２配線層）を示す図解的な平面図である。 図８Ｃは、比較例に係るダミー配線配置例（第３配線層）を示す図解的な平面図である。 図８Ｄは、比較例に係るダミー配線配置例（第４配線層）を示す図解的な平面図である。 図８Ｅは、比較例に係るダミー配線配置例（第５配線層）を示す図解的な平面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成例を説明するための断面図である。この半導体装置１は、半導体基板２と、半導体基板２の表層部に形成された素子３と、半導体基板２の表面に形成された多層配線層５とを含む。素子３は、トランジスタ等の能動素子であってもよいし、拡散抵抗素子等の受動素子であってもよい。
多層配線層５は、複数の配線層５１−５５を含む。各配線層５１−５５は、配線６１−６５と、配線６１−６５を覆う絶縁膜７１−７５とを含む。配線６１−６５は、実配線６１Ｒ−６５Ｒとダミー配線６１Ｄ−６５Ｄ（実配線との区別のために図１では断面を塗りつぶして示す。）とを含む。実配線６１Ｒ−６５Ｒは、素子３に電気的に接続されて半導体装置１内の回路を構成し、半導体装置１の電気的機能に寄与する配線である。これに対して、ダミー配線６１Ｄ−６５Ｄは、素子３に対して電気的に接続されておらず、半導体装置１内の回路を構成しておらず、半導体装置１の電気的機能に実質的に寄与しない配線である。第１〜第４配線層５１−５４の絶縁膜７１−７４には、各上層の配線層５２−５５の実配線６２Ｒ−６５Ｒとの電気的接続のためのビアホール７１ｈ−７４ｈが形成されている。ビアホール７１ｈ−７４には、実配線６２Ｒ−６５Ｒと一体化したビア８２−８５がそれぞれ配置されている。これらのビア８２−８５は、下層側の実配線６１Ｒ−６４Ｒにそれぞれ接続されている。
多層配線層５は、この実施形態では、第１配線層５１、第２配線層５２、第３配線層５３、第４配線層５４および第５配線層５５を含む。最下層の第１配線層５１は、半導体基板２の表面に形成された素子３を覆う層間絶縁膜６上に形成されている。層間絶縁膜６には、コンタクト孔７が形成されている。このコンタクト孔７内に配置されたビア８１を介して、第１配線層５１の実配線６１Ｒが素子３に接続されている。最上層の第５配線層５５は、外部素子との接続のために外周部に形成された複数のボンディングパッド８を含む。第５配線層５５の絶縁膜７５には、ボンディングパッド８を露出させる開口１０が形成されている。この開口１０を介して、ボンディングパッド８にボンディングワイヤ９が接合され、このボンディングワイヤ９を介して、半導体装置１と外部の回路との電気的接続が達成される。もちろん、外部との接続は、ボンディングワイヤによることなく、ボンディングパッドに接合されたバンプを用いて達成することもできる。
ダミー配線６１Ｄ−６５Ｄは、主として、多層配線層５のグローバル段差の低減を目的として各配線層５１−５５に配置されている。この実施形態の半導体装置１では、第１〜第５配線層５１−５５に共通のダミー配置領域１１およびダミー非配置領域１２が設定されている。ダミー配線６１Ｄ−６５Ｄは、ダミー非配置領域１２を回避するようにして、ダミー配置領域１１に配置されている。すなわち、第１〜第５配線層５１−５５のいずれにおいても、ダミー配線６１Ｄ−６５Ｄは、ダミー配置領域１１にだけ配置されている。また、ボンディングパッド８が配置される領域は、ダミー配線の配置を禁止する禁止領域１３とされている。
ダミー配置領域１１およびダミー非配置領域１２は、多層配線層５を全体として平面視したときの実配線６１Ｒ−６５Ｒの配置密度と相関がある。具体的には、多層配線層５を全体として平面視したときに、実配線６１Ｒ−６５Ｒの配置密度が低い領域がダミー配置領域１１とされ、逆に実配線６１Ｒ−６５Ｒの配置密度が高い領域がダミー非配置領域１２とされる。
したがって、いずれかの配線層（たとえば第４配線層５４）において、ダミー配置領域１１における実配線（６４Ｒ）の密度がダミー非配置領域１２における実配線（６４Ｒ）の密度よりも大きい場合があり得る。また、いずれかの配線層（たとえば第１，第５配線層５１，５５）において、ダミー配置領域１１における実配線（６１Ｒ，６５Ｒ）の密度がダミー非配置領域１２における実配線（６１Ｒ，６５Ｒ）の密度と同程度である場合があり得る。さらに、いずれかの配線層（たとえば第２，第３配線層５２，５３）において、ダミー配置領域１１における実配線（６２Ｒ，６３Ｒ）の密度がダミー非配置領域１２における実配線（６２Ｒ，６３Ｒ）の密度よりも小さい場合があり得る。つまり、個々の配線層５１−５５においては、ダミー配置領域１１およびダミー非配置領域１２の設定は、当該配線層５１−５５における実配線６１Ｒ−６５Ｒの配置密度の大小とは、必ずしも相関がない。
各配線層５１−５５において、実配線６１Ｒ−６５Ｒおよびダミー配線６１Ｄ−６５Ｄは、それぞれ同じ材料（具体的にはアルミニウム等の金属材料）で形成されている。したがって、各配線層の配線形成工程において、実配線６１Ｒ−６５Ｒおよびダミー配線６１Ｄ−６５Ｄを同時に形成することができる。
図２Ａ〜図２Ｄは、半導体装置１の製造工程を説明するための断面図であり、主として、多層配線層５の製造工程が示されている。
図２Ａに示すように、素子３を覆う層間絶縁膜６上に、フォトリソグラフィ工程によって、第１配線層５１の実配線６１Ｒおよびダミー配線６１Ｄが同時にパターン形成される（配線形成工程）。実配線６１Ｒの一部は、層間絶縁膜６に形成されたコンタクト孔７内に入り込み、素子３と接合するビア８１を形成する。ダミー配線６１Ｄは、実配線６１Ｒから所定の間隔を開けて配置される。複数のダミー配線６１Ｄが配置されるときには、隣接するダミー配線６１Ｄ同士の最小間隔が一定の間隔に保たれる。実配線６１Ｒからダミー配線６１Ｄまでの距離は、それらの間の配線容量が無視しうるほど小さくなる範囲で可能な限り短い距離とすることが好ましい。また、ダミー配線６１Ｄ同士の最小間隔は、それら間の配線容量が無視し得るほど小さくなる範囲で可能な限り短い距離とすることが好ましい。
フォトリソグラフィ工程は、配線材料膜を全面に形成する工程と、配線材料膜上にフォトレジストマスクを形成する工程と、フォトレジストマスクを介して配線材料膜をエッチングしてパターニングすることによって実配線およびダミー配線を同時に形成する工程とを含む。配線材料膜の形成は、アルミニウム等の配線金属材料をスパッタリングする工程であってもよい。フォトレジストマスクを形成する工程は、フォトレジスト膜を配線材料膜の表面全域に形成する工程と、そのフォトレジスト膜を実配線およびダミー配線のパターンを描画したフォトマスクを用いて露光する工程と、露光後のフォトレジスト膜を現像して、実配線およびダミー配線のパターンに対応した開口をフォトレジスト膜に形成する工程とを含む。配線材料膜のエッチングは、異方性イオンエッチング等のドライエッチングであってもよい。
次に、図２Ｂに示すように、実配線６１Ｒおよびダミー配線６１Ｄを覆う絶縁膜７１が形成される（絶縁膜形成工程）。絶縁膜７１は、たとえば酸化シリコン膜であってもよく、プラズマＣＤＶ（化学的気相成長）法や高密度プラズマＣＶＤ法で形成されてもよい。
次いで、図２Ｃに示すように、絶縁膜７１の表面を平坦化するための平坦化工程が行われる。この平坦化工程は、化学的機械的研磨（ＣＭＰ）法で行われてもよい。ＣＭＰ法では、絶縁膜７１の表面に研磨剤を含むスラリー１５が供給された状態で、研磨パッド１６が絶縁膜７１の表面に押し付けられる。その状態で、研磨パッド１６と絶縁膜７１（より具体的には半導体基板２）とが相対移動させられる。それによって、研磨パッド１６がスラリー１５を介して絶縁膜７１の表面を物理的に研磨する。絶縁膜７１の表面は、さらにスラリー１５に含まれる薬品の化学的作用によっても研磨される。その結果、絶縁膜７１の表面の段差（凹凸）１７（図２Ｂ参照）が低減され、絶縁膜７１の表面が平坦化される。図２Ｂに表れているように、絶縁膜７１の表面には、配線６１（６１Ｒ，６１Ｄ）が配置された領域の直上に凸部が形成され、配線６１（６１Ｒ，６１Ｄ）が配置されていない領域の直上には凹部が形成される。それによって、絶縁膜７１の形成直後の表面には比較的大きな段差１７が生じている。この段差１７が、平坦化工程によって軽減される。
ＣＭＰ法による平坦化工程では、配線密度が高い領域では、研磨パッド１６の押し付け力が分散するので、研磨パッド１６から絶縁膜７１表面に付与される圧力が小さく、それに応じて研磨の進行が遅い。逆に、配線密度が低い領域では、研磨パッド１６の押し付け力が数少ない凸部に集中するので、研磨パッド１６から絶縁膜７１表面に付与される圧力が大きく、それに応じて研磨の進行が速い。したがって、平坦化工程後の絶縁膜７１の膜厚（残膜厚）は、配線密度が高い領域では大きく、配線密度が低い領域では小さくなる。
平坦化工程の後、図２Ｄに示すように、絶縁膜７１にビアホール７１ｈが形成される。ビアホール７１ｈは、当該配線層５１の実配線６１Ｒを上層の配線層５２の実配線６２Ｒに接続のためのビア８２（図１参照）が配置される貫通孔である。したがって、ビアホール７１ｈは、実配線６１Ｒを部分的に露出できる位置に形成される。そして、上層の配線層５２の実配線６２Ｒがビアホール７１ｈ内に埋め込まれてビア８２を形成することになる。
ビアホール７１ｈの形成は、フォトリソグラフィ工程によって行える。具体的には、平坦化工程後の絶縁膜７１の表面にフォトレジスト膜が形成され、そのフォトレジスト膜がビアホール７１ｈのパターンのフォトマスクを用いて露光され、その露光後のフォトレジスト膜が現像されることによってレジストマスクが形成される。このレジストマスクを用いたエッチング（たとえばドライエッチング）によって、ビアホール７１ｈを形成できる。
このような工程が各配線層５１−５５の配線パターン（実配線およびダミー配線の両方を含むパターン）に従って繰り返し行われることにより、複数の配線層５１−５５を有する多層配線層５を形成することができる。
図３Ａは、この発明の一実施形態によるダミー配線の配置を説明するための図解的な断面図である。図３Ｂは、比較例に係るダミー配線の配置を説明するための図解的な断面図である。
図３Ｂの比較例では、各配線層１５１，１５２の実配線１６１Ｒ，１６２Ｒの配置密度に応じて当該配線層１５１，１５２におけるダミー配線１６１Ｄ，１６２Ｄの配置が決定されている。より具体的には、第１配線層１５１において、実配線１６１Ｒの配置密度が低い疎領域ｎｄ１にダミー配線１６１Ｄが追加されている。そして、第１配線層１５１上に積層された第２配線層１５２においても同様に、実配線１６２Ｒの配置密度が低い疎領域ｎｄ２にダミー配線１６２Ｄが追加されている。この例では、第１配線層１５１において実配線１６１Ｒの配置密度が高い密領域ｄ１の直上に第２配線層１５２の疎領域ｎｄ２が位置している。そのため、第１配線層１５１の密領域ｄ１の直上の領域において第２配線層１５２内にダミー配線１６２Ｄが追加されている。なお、符号１７１，１７２は、それぞれ第１配線層１５１および第２配線層１５２の絶縁膜を示す。
一方、図３Ａに示す実施形態では、多層配線層５全体の実配線密度に応じて、ダミー配置領域１１およびダミー非配置領域１２が設定されている。具体的には、多層配線層５を平面視したときの全体の実配線密度の高い領域にダミー配置領域１１が設定され、実配線密度の低い領域にダミー非配置領域１２が設定されている。そして、ダミー配置領域１１では、各配線層５１−５２にダミー配線６１Ｄ−６２Ｄが追加される一方で、ダミー非配置領域１２ではいずれの配線層にもダミー配線が配置されない。よって、第１配線層５１において実配線６１Ｒの配置密度の高い密領域Ｄ１の直上の領域では、第２配線層５２において実配線６２Ｒの配置密度が低い疎領域ＮＤ２に該当する場合であっても、ダミー配線６２Ｄが追加されていない場合があり得る。
図３Ｂに示す比較例では、各配線層１５１，１５２における実配線１６１Ｒ，１６２Ｒの粗密に応じて配線層１５１，１５２ごとにダミー配線１６１Ｄ，１６２Ｄの配置を決定しているので、配線層を積層していくうちに、大きなグローバル段差が生じるおそれがある。それに対して、図３Ａに示す実施形態のように多層配線層５の全体の実配線密度と相関するようにダミー配線の配置を定めれば、複数の配線層を積層した場合でも、上層側の配線層におけるグローバル段差が過度に大きくなることがない。
一般に、多層配線層の下層側でのグローバル段差はさほど大きくなく、多層配線層の上層側ほどグローバル段差が大きくなる傾向にある。よって、上層側の配線層のグローバル段差が軽減されるようにダミー配線の配置を設計すれば、多層配線層を構成する全ての配線層においてグローバル段差を妥当な範囲に低減できる。
より具体的には、図１に示した構成において、最上層である第５配線層５５の直下のビア８５（トップビア）のためのビアホール７４ｈを形成するときのフォトリソグラフィ中の露光工程が最も条件が厳しく、プロセスマージンが小さな工程である。すなわち、グローバル段差が最も大きいために、面内全域を合焦状態で露光することが困難となり、高精細なレジストパターンを形成し難い。したがって、最上層配線層（第５配線層５５）の絶縁膜表面のグローバル段差を低減できれば、結果的に全ての配線層におけるフォトリソグラフィ工程を精度良く行うことができ、信頼性の高い生産プロセスを実現できる。
図４は、ダミー配置領域およびダミー非配置領域の決定手順を説明するためのフローチャートである。このフローチャートに示された各ステップは、人的作業によって実行されてもよいし、コンピュータによって実行されてもよい。すなわち、一部または全部のステップを人的作業によって実行することもできるし、一部または全部のステップをコンピュータによる自動処理に委ねることもできる。コンピュータにより各ステップを実行するには、各ステップの処理をコンピュータに実行させるためのコンピュータプログラムを準備し、そのコンピュータプログラムをコンピュータに実行させればよい。
具体的な手順について説明すると、まず、ダミー配線をいずれの層にも配置することなく各配線層を形成したときの各層の膜厚が演算によって求められる（ステップＳ１）。より具体的には、各配線層の形成を、ダミー配線を形成せずに実配線のみを形成する配線形成工程、その実配線を覆う絶縁膜形成工程、およびその後の平坦化工程（たとえばＣＭＰ工程）を順に実行した場合に、平坦化工程後に残る当該配線層の膜厚（残膜厚）がシミュレーション（典型的にはコンピュータシミュレーション）によって求められる。
残膜厚の計算は、平面視における半導体装置１の全表面領域を一定形状および大きさの領域に区分して得られる複数の単位領域ＵＲのそれぞれについて行われる。より具体的には、図５に示すように、半導体装置１は、平面視において、たとえば矩形の全表面領域を有している。この全表面領域が格子状に区分されることにより、一定形状および大きさの複数の単位領域ＵＲ（メッシュ領域）が得られる。そして、個々の単位領域ＵＲについて、残膜厚が演算される。これにより、各配線層の残膜厚の面内分布が得られる。
半導体装置１の製造工程では、複数個の半導体装置１に対応した複数の個別素子領域２０が連続した状態の半導体ウエハ２１に対して、配線形成工程、絶縁膜形成工程、平坦化工程などが行われる。残膜厚の計算は、個々の個別素子領域２０を構成する個々の単位領域ＵＲごとに実行される。つまり、全ての個別素子領域２０の全ての単位領域ＵＲに関して、それぞれ、残膜厚が計算される。半導体ウエハ２１上の一部の個別素子領域２０のみに関して残膜厚の面内分布が演算されてもよい。しかし、半導体ウエハ２１内における個別素子領域２０の位置（たとえば、半導体ウエハ２１の中心からの距離）に応じて、各工程での条件は必ずしも均一ではないので、全ての個別素子領域２０の単位領域ＵＲについてそれぞれ残膜厚の面内分布を演算することが好ましい。同様に、個別素子領域２０内の一部の単位領域ＵＲに関してのみ残膜厚を求めてもよいが、全ての単位領域ＵＲにおける残膜厚を演算する方が好ましい。
次に、全ての配線層５１−５５に関して、対応する単位領域ＵＲ（積層方向に重なり合う単位領域）の残膜厚が加算される。これにより、各単位領域ＵＲにおける多層配線層５の全層厚が求まる（図４のステップＳ２）。この演算を全ての単位領域について行うことによって、多層配線層５の全層厚の面内分布が求まる。
次いで、各単位領域ＵＲの全層厚を評価するための閾値が、所定の初期閾値に設定される（ステップＳ３）。
そして、各単位領域ＵＲの全層厚が、その設定された閾値と比較される（ステップＳ４）。その比較の結果、全層厚が閾値以下である単位領域ＵＲがダミー配置領域とされ、全層厚が閾値を超えている単位領域はダミー非配置領域とされる。ダミー配置領域と判断される複数の単位領域ＵＲが隣接（連続）していれば、その連続している複数の単位領域ＵＲを含む連続した領域がダミー配置領域となる。同様に、ダミー非配置領域と判断される複数の単位領域ＵＲが隣接（連続）していれば、その連続している複数の単位領域ＵＲを含む連続した領域がダミー非配置領域となる。
次に、こうして決定されたダミー非配置領域を回避してダミー配置領域にダミー配線を配置した各配線層の配線パターン（実配線およびダミー配線を含む配線パターン）が作成される（ステップＳ５）。ダミー配線の既定パターンは、一定形状（たとえば矩形（正方形または長方形））および大きさのパターン要素を所定の間隔で個々の配線層の全領域に行列状に配列したパターンであってもよい。この既定ダミー配線パターンから、当該配線層に対して予め定められた禁止領域、当該配線層に対して設定されたダミー非配置領域、および当該配線層の実配線配置領域のパターン要素が省かれる。これにより、当該配線層のダミー配線パターンが得られる。このダミー配線パターンと実配線パターンとの重ね合わせが当該配線層における配線パターンとなる。このような処理が全ての配線層に関して実行される。なお、実配線配置領域とは、当該配線層において実配線が配置される領域である。禁止領域とは、閾値との比較結果によらずにダミー配線を配置しない領域として予め設定される領域である。禁止領域の例は、ボンディングパッドが配置される領域や、ダミー配線の配置によって許容し難い遅延が生じるおそれのある領域などである。
次に、こうして求められた各配線層の配線パターンに従って実配線およびダミー配線を配置したときの各層の膜厚が演算によって求められる（ステップＳ６）。より具体的には、各配線層の形成を、実配線およびダミー配線を形成する配線形成工程、その実配線およびダミー配線を覆う絶縁膜形成工程、およびその後の平坦化工程（たとえばＣＭＰ工程）を順に実行した場合に、平坦化工程後に残る当該配線層の膜厚（残膜厚）がシミュレーション（典型的にはコンピュータシミュレーション）によって求められる。残膜厚の計算は、前述の各単位領域ＵＲについて行われる。全ての単位領域ＵＲについて残膜厚の演算を行うことより、当該配線層の残膜厚の面内分布が求まる。同様の演算を全ての配線層に対して行うことによって、個々の配線層について、残膜厚の面内分布が得られる。
次に、全ての配線層に関して、対応する単位領域ＵＲの残膜厚が加算される。これにより、各単位領域ＵＲにおける多層配線層の全層厚が求まる。この演算を全ての単位領域について行うことによって、ダミー配線を追加した場合における多層配線層の全層厚の面内分布が求まる（ステップＳ７）。
次に、多層配線層の全層厚の面内分布が評価される。具体的には、全層厚のばらつきが、評価値として、演算される（ステップＳ８）。全層厚のばらつき（評価値）は、全層厚の最大値と最小値との差であってもよい。
次いで、閾値を変更して（ステップＳ９：ＮＯ。ステップＳ１０）、ステップＳ４〜Ｓ８の操作が繰り返される。すなわち、２つ以上の所定個数の異なる閾値がダミー配線を配置しない場合における多層配線層の全層厚の面内分布に対して適用され、各閾値に対応したダミー配置領域およびダミー非配置領域の組が求められる（ステップＳ４）。その複数組のダミー配置領域およびダミー非配置領域の組に対して、それぞれ、ダミー配線を当該領域設定に従って形成した場合の多層配線層の全層厚の面内分布が求められ（ステップＳ５，Ｓ６，Ｓ７）、それらの面内分布の評価値が求められる（ステップＳ８）。
予め定める複数の閾値に関して全層厚の面内分布の評価値が求まると（ステップＳ９：ＹＥＳ）、次に、それらの評価値が比較される。そして、最もよい評価値が得られた（すなわちばらつきが最も小さい）ダミー配置領域およびダミー非配置領域の組み合わせが選択される（ステップＳ１１）。すなわち、これらのダミー配置領域およびダミー非配置領域の組み合わせに相当する各配線層の配線パターン（実配線およびダミー配線を含む）が、半導体装置１を製造する際に適用すべき配線パターンとして採用される。
この採用された配線パターンに従って、各配線層の形成が行われることによって、全層厚の面内分布が最適化された多層配線層を形成できる。すなわち、多層配線層の上層側の配線層におけるグローバル段差を小さくできる。
図６Ａ、図６Ｂおよび図６Ｃは、各配線層の残膜厚の面内分布シミュレーション例および多層配線層の全層厚の面内分布シミュレーション例を示す。半導体装置１の表面領域を区分する単位領域ＵＲは、たとえば、１μｍ×１μｍの正方形領域であってもよい。半導体装置１の表面領域の大きさが１cm×１cmであれば、その表面領域は、１００個×１００個の単位領域ＵＲに分割されることになる。ただし、図６Ａ、図６Ｂおよび図６Ｃでは、説明のために、それらのうちの１６個×１６個の単位領域ＵＲについての膜厚（単位はμｍ）のシミュレーション結果を示す。また、簡単のために、多層配線層５が第１配線層５１および第２配線層５２の２層で構成される場合について説明する。
第１配線層５１および第２配線層５２について残膜厚の面内分布をシミュレーションすることにより、図６Ａおよび図６Ｂに示すように、各配線層５１，５２の個々の単位領域ＵＲのそれぞれについて当該配線層５１，５２の残膜厚が求められる。そして、第１および第２配線層５１，５２の対応する単位領域ＵＲの残膜厚が加算されることによって、図６Ｃに示すように、多層配線層５の各単位領域ＵＲの層厚が求められ、結果として、多層配線層５の全層厚の面内分布が得られる。さらに、全層厚の最大値および最小値の差が、評価値（ばらつき）として求められることになる。
図６Ａ〜図６Ｃの例では、右上隅の単位領域ＵＲでは、第１配線層５１の厚さが３００μｍ、第２配線層５２の厚さが２８０μｍであるので、多層配線層５の全層厚は５８０（＝３００＋２８０）μｍとなる。これが１６個の単位領域ＵＲのなかでは全層厚の最小値である。当該１６個の単位領域ＵＲ内での全層厚の最大値は、第４行第２列に位置する単位領域ＵＲにおける９８０（＝５００＋４８０）μｍである。したがって、評価値（ばらつき）は、４００（９８０−５８０）μｍとなる。評価値は、値が小さいほど高評価となる。
図７Ａ〜図７Ｅは、多層配線層５を構成する第１配線層５１〜第５配線層５５の配線パターンの例をそれぞれ示す平面図である。ダミー配置領域１１およびダミー非配置領域１２（図７Ａ〜図７Ｅにおいて領域１１，１３以外の領域）は、第１配線層５１〜第５配線層５５に共通に設定されている。そして、各配線層５１−５５において、ダミー配線６１Ｄ−６５Ｄは、禁止領域１３およびダミー非配置領域１２を回避して、ダミー配置領域１１に配置されている。この例では、ダミー配線６１Ｄ−６５Ｄは、たとえば正方形の矩形形状に形成されたパターン要素で構成されており、複数のパターン要素を行方向およびそれに直交する列方向に沿ってそれぞれ一定間隔で格子状に配列されて、ダミー配置領域１１内で実配線６１Ｒ−６５Ｒを回避して形成されている。禁止領域１３は、ボンディングパッド８の直下の領域や、ダミー配線の配置によって許容し難い遅延が生じるおそれのある領域などである。
各配線層５１−５５の外周部には、電源配線に対応した太い（幅広な）配線６１Ｗ−６５Ｗが形成されている。この太い６１Ｗ−６５Ｗは、たとえば数μｍ〜１０μｍの太さ（幅）を有する。その他の各配線層の実配線６５Ｒの太さ（幅）は、０．１μｍ〜０．２μｍ程度である。太い配線６１Ｗ−６５Ｗが形成された領域は、平面視における全配線層５１−５５の配線密度が高い領域であり、ダミー非配置領域１２となる。
最上層の第５配線層５５の外周部には、平面視において、半導体装置１の互いに対向する一対の辺に沿って、複数のボンディングパッド８が間隔を開けて配列されている。このボンディングパッド８が形成される領域は、第１〜第５配線層５１−５５のいずれにおいても禁止領域１３となっている。
一般に、半導体装置１の外周付近の領域は、配線密度の高い領域であり、ダミー非配置領域１２となる。半導体装置（チップ）１は、半導体ウエハ２１（図５参照）上に複数個一括して作成され、半導体ウエハ２１から切り出されて半導体装置１の個片となる。半導体ウエハ２１上に複数個の半導体装置１の個別素子領域２０が結合されて配置されている状態では、隣接する半導体装置１の個別素子領域２０の外周部に存在する太い配線６１Ｗ−６５Ｗのために、当該個別素子領域２０の外周部の領域は、配線の配置密度が高い領域となり、それゆえ、多層配線層５の全層厚が大きな領域であって、ダミー非配置領域１２となる。平坦化処理（ＣＭＰ）は、半導体ウエハ２１の状態で行われるので、このような領域設定が適切である。一般に、個々の半導体装置（半導体チップ）１の表面の形状は、中央が窪んだすり鉢状となる。よって、ダミー配置領域１１をチップ中央の領域に設定することにより、グローバル段差を低減できる。
図８Ａ〜図８Ｅは、比較例に係るダミー配線配置を示す。具体的には、図７Ａ〜図７Ｅと同様の実配線パターンに適用されるダミー配線配置例が示されている。この比較例では、第１〜第５配線層５１〜５５のそれぞれに関して、残膜厚の面内分布を閾値と比較して、ダミー配置領域１１１〜１１５およびダミー非配置領域１２１〜１２５が設定されている。したがって、第１〜第５配線層５１〜５５には個別のダミー配置領域１１１〜１１５が設定されており、複数の配線層５１〜５５のダミー配置領域１１１〜１１５は、一般には、不一致となる。
よって、ある配線層ではダミー非配置領域１２１〜１２５であっても、他の配線層ではダミー配置領域１１１〜１１５となる領域が存在する。このような領域では、グローバル段差を必ずしも適切に低減できず、とりわけ上層側の配線層におけるグローバル段差が過大となって、プロセスマージンが著しく制限されるおそれがある。
たとえば、図８Ａ〜図８Ｂの例では、第１配線層５１（図８Ａ）、第３配線層５３（図８Ｃ）および第５配線層５５（図８Ｅ）には、各図の上部側に描かれた一辺に沿って、太い配線６１Ｗ，６３Ｗ，６５Ｗが各図の左右方向に延びている。この領域は、第１、第３および第５配線層５１，５３，５５ではダミー非配置領域１２１，１２３，１２５であるが、第２および第４配線層５２，５４ではダミー配置領域１１２，１１４となっていて、ダミー配線６２Ｄ，６４Ｄがそれぞれ配置されている。したがって、太い配線６１Ｗ，６３Ｗ，６５Ｗが配置されるために第１、第３および第５配線層５１，５３，５５の残膜厚が大きくなるにもかかわらずダミー配線６２Ｄ，６４Ｄが配置されるので、これらのダミー配線層６２Ｄ，６４Ｄは、多層配線層５の全体のグローバル段差を助長する結果となっている。
以上のようにこの実施形態によれば、ダミー配線６１Ｄ−６５Ｄを形成することなく形成された個々の配線層５１−５５を積層して多層配線層５を形成した場合の全層厚の面内分布が求められる。実際の半導体装置１の製造工程では、個々の配線層５１−５５を形成する工程は、実配線６１Ｒ−６５Ｒおよびダミー配線６１Ｄ−６５Ｄを形成する配線形成工程と、実配線６１Ｒ−６５Ｒおよびダミー配線６１Ｄ−６５Ｄを覆う絶縁膜７１−７５を形成する絶縁膜形成工程と、絶縁膜７１−７５の表面を平坦化する平坦化工程とを含む。これらの工程のうちで、ダミー配線６１Ｄ−６５Ｄの形成を除いて多層配線層５を形成した場合における全層厚の面内分布が演算によって求められる。つまり、ダミー配線６１Ｄ−６５Ｄを形成しない場合の多層配線層５全体の層厚の面内分布が求められる。この面内分布は、ダミー配線６１Ｄ−６５Ｄを形成しない場合の多層配線層５の表面におけるグローバル段差を表す。
こうして求められた面内分布を用いて、ダミー配線６１Ｄ−６５Ｄを配置すべきダミー配置領域１１と、ダミー配線６１Ｄ−６５Ｄを配置すべきでないダミー非配置領域１２とが設定される。この領域設定に従って、個々の配線層５１−５５の配線形成工程では、ダミー配置領域１１にダミー配線６１Ｄ−６５Ｄが配置され、ダミー非配置領域１２にはダミー配線６１Ｄ−６５Ｄが配置されない。つまり、ダミー配置領域１１およびダミー非配置領域１２は、多層配線層５を構成する複数の配線層５１−５５に共通に設定され、いずれも配線層５１−５５においても、ダミー配線６１Ｄ−６５Ｄが配置されるのは、ダミー配置領域１１内のみである。
このように、ダミー配置領域１１およびダミー非配置領域１２が、多層配線層５全体の層厚の分布に基づいて設定されるので、個々の配線層５１−５５において生じるグローバル段差が累積されることがない。そのため、多層配線層５を構成する複数の配線層５１−５５のうち上層側の配線層においても、その表面のグローバル段差を小さくすることができる。多層配線層５を構成する複数の配線層５１−５５のうち下層側の配線層におけるグローバル段差は一般に小さく、上層側の配線層におけるグローバル段差は一般に大きい。したがって、上層側の配線層のグローバル段差を低減することができれば、結果的に、多層配線層５のいずれの配線層のグローバル段差も小さくなる。それによって、いずれの配線層５１−５５上におけるフォトリソグラフィも精度よく行うことができる。
また、この実施形態では、ダミー配線６１Ｄ−６５Ｄを形成しない場合に対応した面内分布演算結果に対して閾値が適用され、それによって、ダミー配置領域１１およびダミー非配置領域１２が設定される。したがって、簡単な方法で、ダミー配線を配置すべき領域を設定することができる。
さらに、この実施形態では、ダミー配線６１Ｄ−６５Ｄを形成しない場合に対応した面内分布演算結果に対して、複数の閾値が適用される。それに応じて、複数の閾値にそれぞれ対応した複数組のダミー配置領域およびダミー非配置領域が設定される。それらの複数組のダミー配置領域およびダミー非配置領域のそれぞれについて、ダミー非配置領域を回避してダミー配置領域にダミー配線を配置した場合の多層配線層５の全層厚の面内分布が演算によって求められる。こうして求められた複数の面内分布が評価されて、一組のダミー配置領域およびダミー非配置領域が選択される。すなわち、面内分布の評価に基づいて、最も妥当な一つの閾値が見出されることになる。このようにして、適切な閾値を適用することが可能となり、ダミー配置領域１１およびダミー非配置領域１２をより適切に設定することができる。その結果、多層配線層５の上層側におけるグローバル段差を一層低減することができる。
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、ダミー配線６１Ｄ−６５Ｄは、一定形状および大きさの複数のパターン要素を規則的に配列したダミーパターン配線で構成されている。しかし、複数種類の形状または大きさのパターン要素を用いてダミー配線を形成してもよい。また、ダミーパターン配線を構成する複数のパターン要素の配列間隔（すなわち、配置密度）は、一定である必要はなく、複数種類の配列間隔を有するダミーパターン配線としてもよい。また、複数のパターン要素は、直交する２方向に行列配列されている必要はなく、直角以外の角度で交差する２方向に沿ってそれぞれ間隔を開けて配列されていてもよい。さらに、複数の配線層に対して同様のダミーパターン配線を適用する必要もなく、たとえば、複数の配線層間でダミー配線同士の間隔が異なるダミーパターン配線を適用してもよい。
また、前述の実施形態では、ダミー配線無しでの面内分布演算と、ダミー配線有りでの面内分布演算とに共通の単位領域ＵＲを用いているが、これらの演算に対して、形状および大きさのうちの少なくとも一方が異なる単位領域を適用してもよい。
実配線からダミー配線までの距離は、全ての配線層において等しく設定してもよいし、配線層間で異なる設定としてもよい。この距離は、実配線とダミー配線との間の配線容量が無視しうるほど小さくなる範囲で可能な限り短い距離とすることが好ましい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
以下に、この明細書および添付図面の記載から導き出される特徴を例示する。
Ａ１．複数の配線層を積層した多層配線層を半導体基板上に有する半導体装置の製造方法であって、
前記多層配線層を構成する個々の前記配線層を形成する工程が、実配線およびダミー配線を形成する配線形成工程と、前記実配線および前記ダミー配線を覆う絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の表面を平坦化する平坦化工程とを含み、
前記製造方法が、
前記ダミー配線を形成することなく、前記配線形成工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー無し面内分布演算工程と、
前記全層厚の面内分布に基づいて、前記ダミー配線を配置すべきダミー配置領域と、前記ダミー配線を配置すべきでないダミー非配置領域とを設定する領域設定工程とを含み、
前記配線形成工程が、前記設定されたダミー非配置領域を回避して、前記設定されたダミー配置領域に前記ダミー配線を形成する工程を含む、
半導体装置の製造方法。
Ａ２．前記領域設定工程が、前記ダミー無し面内分布演算工程によって演算された全層厚の面内分布に対して閾値を適用することにより、前記ダミー配置領域および前記ダミー非配置領域を設定する工程を含む、Ａ１に記載の半導体装置の製造方法。
Ａ３．前記領域設定工程が、
前記ダミー無し面内分布演算工程によって演算された全層厚の面内分布に対して複数の異なる閾値を適用することにより、前記複数の閾値にそれぞれ対応する複数組の前記ダミー配置領域および前記ダミー非配置領域を設定する工程と、
前記複数組の前記ダミー配置領域および前記ダミー非配置領域のそれぞれについて、前記ダミー非配置領域を回避して前記ダミー配置領域に前記ダミー配線を配置して、前記配線工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー有り面内分布演算工程と、
前記複数組の前記ダミー配置領域および前記ダミー非配置領域にそれぞれ対応する前記面内分布を評価して、前記複数組のなかから一組の前記ダミー配置領域および前記ダミー非配置領域を選択する工程と
を含む、Ａ１に記載の半導体装置の製造方法。
Ａ４．前記ダミー無し面内分布演算工程が、前記半導体基板の一主面の領域を一定形状および大きさの領域に区分して得られる複数の単位領域において前記全層厚をそれぞれ演算する工程を含む、Ａ１〜Ａ３のいずれか一項に記載の半導体装置の製造方法。
Ａ５．半導体基板と、前記半導体基板上に形成された多層配線層とを含む半導体装置であって、
前記多層配線層が、実配線およびダミー配線を絶縁膜で覆った配線層を複数層積層して構成されており、
前記ダミー配線が、前記複数の配線層に対して共通に設定されたダミー非配置領域を回避して、前記複数の配線層に対して共通に設定されたダミー配置領域に配置されている、半導体装置。
Ａ６．前記複数の配線層のうちの少なくとも一つの配線層において、前記ダミー配置領域の一部における実配線の密度が、前記ダミー非配置領域の一部における実配線の密度以上である、Ａ５に記載の半導体装置。
Ａ７．前記複数の配線層を含む前記多層配線層全体において、前記ダミー配置領域における実配線の密度が前記ダミー非配置領域における実配線の密度よりも低い、Ａ５またはＡ６に記載の半導体装置。
１ 半導体装置
２ 半導体基板
３ 素子
５ 多層配線層
６ 層間絶縁膜
７ コンタクト孔
８ ボンディングパッド
９ ボンディングワイヤ
１０ 開口
１１ ダミー配置領域
１２ ダミー非配置領域
１３ 禁止領域
１５ スラリー
１６ 研磨パッド
１７ 絶縁膜７１の表面の段差
２０ 個別素子領域
２１ 半導体ウエハ
ＵＲ 単位領域
５１ 第１配線層
５２ 第２配線層
５３ 第３配線層
５４ 第４配線層
５５ 第５配線層
６１ 第１配線層の配線
６１Ｒ 実配線
６１Ｄ ダミー配線
６１Ｗ 太い配線
６２ 第２配線層の配線
６２Ｒ 実配線
６２Ｄ ダミー配線
６２Ｗ 太い配線
６３ 第３配線層の配線
６３Ｒ 実配線
６３Ｄ ダミー配線
６３Ｗ 太い配線
６４ 第４配線層の配線
６４Ｒ 実配線
６４Ｄ ダミー配線
６４Ｗ 太い配線
６５ 第５配線層の配線
６５Ｒ 実配線
６５Ｄ ダミー配線
６５Ｗ 太い配線
７１ 第１配線層の絶縁膜
７１ｈ ビアホール
７２ 第２配線層の絶縁膜
７２ｈ ビアホール
７３ 第３配線層の絶縁膜
７３ｈ ビアホール
７４ 第４配線層の絶縁膜
７４ｈ ビアホール
７５ 第５配線層の絶縁膜
８１ 第１配線層から下層へのビア
８２ 第２配線層から下層のビア
８３ 第３配線層から下層のビア
８４ 第４配線層から下層のビア
８５ 第５配線層から下層のビア
１１１〜１１５ ダミー配置領域（比較例）
１２１〜１２５ ダミー非配置領域（比較例）
１５１ 第１配線層
１５２ 第２配線層
１６１Ｒ 第１配線層の実配線
１６１Ｄ 第１配線層のダミー配線
１６２Ｒ 第２配線層の実配線
１６２Ｄ 第２配線層のダミー配線
１７１ 第１配線層の絶縁膜
１７２ 第２配線層の絶縁膜
ｎｄ１ 第１配線層の疎領域
ｄ１ 第１配線層の密領域
ｎｄ２ 第２配線層の疎領域
Ｄ１ 第１配線層の密領域
ＮＤ２ 第２配線層の疎領域

Claims (2)

  1. 複数の配線層を積層した多層配線層を半導体基板上に有する半導体装置の製造方法であって、
    前記多層配線層を構成する個々の前記配線層を形成する工程が、実配線およびダミー配線を形成する配線形成工程と、前記実配線および前記ダミー配線を覆う絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の表面を平坦化する平坦化工程とを含み、
    前記製造方法が、
    前記ダミー配線を形成することなく、前記配線形成工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー無し面内分布演算工程と、
    前記全層厚の面内分布に基づいて、前記ダミー配線を配置すべきダミー配置領域と、前記ダミー配線を配置すべきでないダミー非配置領域とを設定する領域設定工程とを含み、
    前記配線形成工程が、前記設定されたダミー非配置領域を回避して、前記設定されたダミー配置領域に前記ダミー配線を形成する工程を含み、
    前記領域設定工程が、
    前記ダミー無し面内分布演算工程によって演算された全層厚の面内分布に対して複数の異なる閾値を適用することにより、前記複数の閾値にそれぞれ対応する複数組の前記ダミー配置領域および前記ダミー非配置領域を設定する工程と、
    前記複数組の前記ダミー配置領域および前記ダミー非配置領域のそれぞれについて、前記ダミー非配置領域を回避して前記ダミー配置領域に前記ダミー配線を配置して、前記配線工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー有り面内分布演算工程と、
    前記複数組の前記ダミー配置領域および前記ダミー非配置領域にそれぞれ対応する前記面内分布を評価して、前記複数組のなかから一組の前記ダミー配置領域および前記ダミー非配置領域を選択する工程と
    を含む、
    半導体装置の製造方法。
  2. 前記ダミー無し面内分布演算工程が、前記半導体基板の一主面の領域を一定形状および大きさの領域に区分して得られる複数の単位領域において前記全層厚をそれぞれ演算する工程を含む、請求項１に記載の半導体装置の製造方法。
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