JP6214222B2 - 半導体装置の製造方法 - Google Patents
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Description
CMPによる平坦化処理は、絶縁膜の表面に研磨パッドを押し付けて、その絶縁膜の表面を研磨することによって達成される。研磨パッドの押し付け圧力は、配線の配置密度が高い領域では低く、配線の配置密度が低い領域では高くなる。そのため、配置密度が高い密の領域と、配置密度が低い疎の領域との間に、いわゆるグローバル段差が生じる。グローバル段差は、絶縁膜の表面にフォトリソグラフィによって上層の配線を形成するときの精度の低下を招く。とくに、露光工程において、全域において合焦状態を得ることが難しくなり、高精細な配線パターンを精度良く形成することが困難となる。
より具体的に説明すると、第1配線層において、疎領域にダミーパターンを配置しても、その疎領域における導電部分およびダミーパターンを合わせた配置密度が、密領域の導電部分の配置密度よりも低い場合もあり得る。この場合には、平坦化処理後の絶縁膜の表面は、ダミーパターンが配置された疎領域における高さよりも密領域における高さの方が高くなる。一方、第1配線層上に積層される第2配線層において、第1配線層の密領域の直上に当該第2配線層の疎領域が位置する場合を考える。この場合、第2配線層の疎領域にダミーパターンが配置される。その結果、第2配線層の疎領域における導電部分およびダミーパターンを合わせた配置密度が、第1配線層の疎領域の直上の領域における第2配線層の導電部分の配置密度よりも高くなる場合がある。そうすると、第2配線層の絶縁膜の厚さは、当該第2配線層の疎領域(第1配線層の密領域の直上の領域)において厚く、第1配線層の疎領域の直上の領域において薄くなる。よって、第1配線層および第2配線層において絶縁膜の厚さが厚くなる領域が重なり合うので、第2配線層の表面のグローバル段差が大きくなる。したがって、個々の配線層における層厚の均一化を図る特許文献1の先行技術では、配線層を積層していくことによって、グローバル段差が拡大していき、上層の配線層におけるフォトリソグラフィの精度が悪くなる場合がある。
この方法によれば、ダミー配線を形成することなく形成された個々の配線層を積層して多層配線層を形成した場合の全層厚の面内分布が演算によって求められる。実際の半導体装置の製造工程では、個々の配線層を形成する工程は、実配線およびダミー配線を形成する配線形成工程と、実配線およびダミー配線を覆う絶縁膜を形成する絶縁膜形成工程と、絶縁膜の表面を平坦化する平坦化工程とを含む。これらの工程のうちで、ダミー配線の形成を除いて多層配線層を形成した場合における全層厚の面内分布が演算される。つまり、ダミー配線を形成しない場合の多層配線層全体の層厚の面内分布が求められる。この面内分布は、ダミー配線を形成しない場合の多層配線層表面におけるグローバル段差を表す。
この発明の一実施形態では、前記ダミー無し面内分布演算工程が、前記半導体基板の一主面の領域を一定形状および大きさの領域に区分して得られる複数の単位領域において前記全層厚をそれぞれ演算する工程を含む。
前記ダミー有り面内分布演算工程も同様に、前記半導体基板の一主面の領域を一定形状および大きさの領域に区分して得られる複数の単位領域において前記全層厚をそれぞれ演算する工程を含むことが好ましい。この場合の単位領域の設定は、ダミー無し面内分布工程における「単位領域」と同じであってもよいし、異なっていてもよい。
上記の半導体装置では、さらに、前記ダミー配置領域において、前記複数の配線層のうちの第1の配線層に形成された実配線と、前記複数の配線層のうちの前記第1の配線層とは異なる第2の配線層に形成されたダミー配線と、前記複数の配線層のうちの前記第1および第2の配線層とは異なる第3の配線層に形成された実配線とが、前記複数の配線層の積層方向に重なっていてもよい。
さらに、前記第2の配線層が前記第1の配線層の上に積層されており、前記第3の配線層が前記第2の配線層の上に積層されていてもよい。
また、前記複数の配線層のうちの少なくとも一つの配線層において、前記ダミー配置領域の一部における実配線の密度が、前記ダミー非配置領域の一部における実配線の密度以上であってもよい。
多層配線層の全層厚の面内分布を評価してダミー配置領域およびダミー非配置領域を設定すると、多層配線層全体での実配線の密度は、一般的傾向として、ダミー配置領域において低く、ダミー非配置領域において高くなる。したがって、ダミー配置領域における実配線の密度が比較的低い設計とすることにより、グローバル段差を効果的に低減できる構造の半導体装置を提供できる。
図1は、この発明の一実施形態に係る半導体装置の構成例を説明するための断面図である。この半導体装置1は、半導体基板2と、半導体基板2の表層部に形成された素子3と、半導体基板2の表面に形成された多層配線層5とを含む。素子3は、トランジスタ等の能動素子であってもよいし、拡散抵抗素子等の受動素子であってもよい。
図2A〜図2Dは、半導体装置1の製造工程を説明するための断面図であり、主として、多層配線層5の製造工程が示されている。
次いで、図2Cに示すように、絶縁膜71の表面を平坦化するための平坦化工程が行われる。この平坦化工程は、化学的機械的研磨(CMP)法で行われてもよい。CMP法では、絶縁膜71の表面に研磨剤を含むスラリー15が供給された状態で、研磨パッド16が絶縁膜71の表面に押し付けられる。その状態で、研磨パッド16と絶縁膜71(より具体的には半導体基板2)とが相対移動させられる。それによって、研磨パッド16がスラリー15を介して絶縁膜71の表面を物理的に研磨する。絶縁膜71の表面は、さらにスラリー15に含まれる薬品の化学的作用によっても研磨される。その結果、絶縁膜71の表面の段差(凹凸)17(図2B参照)が低減され、絶縁膜71の表面が平坦化される。図2Bに表れているように、絶縁膜71の表面には、配線61(61R,61D)が配置された領域の直上に凸部が形成され、配線61(61R,61D)が配置されていない領域の直上には凹部が形成される。それによって、絶縁膜71の形成直後の表面には比較的大きな段差17が生じている。この段差17が、平坦化工程によって軽減される。
図3Aは、この発明の一実施形態によるダミー配線の配置を説明するための図解的な断面図である。図3Bは、比較例に係るダミー配線の配置を説明するための図解的な断面図である。
より具体的には、図1に示した構成において、最上層である第5配線層55の直下のビア85(トップビア)のためのビアホール74hを形成するときのフォトリソグラフィ中の露光工程が最も条件が厳しく、プロセスマージンが小さな工程である。すなわち、グローバル段差が最も大きいために、面内全域を合焦状態で露光することが困難となり、高精細なレジストパターンを形成し難い。したがって、最上層配線層(第5配線層55)の絶縁膜表面のグローバル段差を低減できれば、結果的に全ての配線層におけるフォトリソグラフィ工程を精度良く行うことができ、信頼性の高い生産プロセスを実現できる。
次いで、各単位領域URの全層厚を評価するための閾値が、所定の初期閾値に設定される(ステップS3)。
次に、多層配線層の全層厚の面内分布が評価される。具体的には、全層厚のばらつきが、評価値として、演算される(ステップS8)。全層厚のばらつき(評価値)は、全層厚の最大値と最小値との差であってもよい。
図6A、図6Bおよび図6Cは、各配線層の残膜厚の面内分布シミュレーション例および多層配線層の全層厚の面内分布シミュレーション例を示す。半導体装置1の表面領域を区分する単位領域URは、たとえば、1μm×1μmの正方形領域であってもよい。半導体装置1の表面領域の大きさが1cm×1cmであれば、その表面領域は、100個×100個の単位領域URに分割されることになる。ただし、図6A、図6Bおよび図6Cでは、説明のために、それらのうちの16個×16個の単位領域URについての膜厚(単位はμm)のシミュレーション結果を示す。また、簡単のために、多層配線層5が第1配線層51および第2配線層52の2層で構成される場合について説明する。
一般に、半導体装置1の外周付近の領域は、配線密度の高い領域であり、ダミー非配置領域12となる。半導体装置(チップ)1は、半導体ウエハ21(図5参照)上に複数個一括して作成され、半導体ウエハ21から切り出されて半導体装置1の個片となる。半導体ウエハ21上に複数個の半導体装置1の個別素子領域20が結合されて配置されている状態では、隣接する半導体装置1の個別素子領域20の外周部に存在する太い配線61W−65Wのために、当該個別素子領域20の外周部の領域は、配線の配置密度が高い領域となり、それゆえ、多層配線層5の全層厚が大きな領域であって、ダミー非配置領域12となる。平坦化処理(CMP)は、半導体ウエハ21の状態で行われるので、このような領域設定が適切である。一般に、個々の半導体装置(半導体チップ)1の表面の形状は、中央が窪んだすり鉢状となる。よって、ダミー配置領域11をチップ中央の領域に設定することにより、グローバル段差を低減できる。
たとえば、図8A〜図8Bの例では、第1配線層51(図8A)、第3配線層53(図8C)および第5配線層55(図8E)には、各図の上部側に描かれた一辺に沿って、太い配線61W,63W,65Wが各図の左右方向に延びている。この領域は、第1、第3および第5配線層51,53,55ではダミー非配置領域121,123,125であるが、第2および第4配線層52,54ではダミー配置領域112,114となっていて、ダミー配線62D,64Dがそれぞれ配置されている。したがって、太い配線61W,63W,65Wが配置されるために第1、第3および第5配線層51,53,55の残膜厚が大きくなるにもかかわらずダミー配線62D,64Dが配置されるので、これらのダミー配線層62D,64Dは、多層配線層5の全体のグローバル段差を助長する結果となっている。
さらに、この実施形態では、ダミー配線61D−65Dを形成しない場合に対応した面内分布演算結果に対して、複数の閾値が適用される。それに応じて、複数の閾値にそれぞれ対応した複数組のダミー配置領域およびダミー非配置領域が設定される。それらの複数組のダミー配置領域およびダミー非配置領域のそれぞれについて、ダミー非配置領域を回避してダミー配置領域にダミー配線を配置した場合の多層配線層5の全層厚の面内分布が演算によって求められる。こうして求められた複数の面内分布が評価されて、一組のダミー配置領域およびダミー非配置領域が選択される。すなわち、面内分布の評価に基づいて、最も妥当な一つの閾値が見出されることになる。このようにして、適切な閾値を適用することが可能となり、ダミー配置領域11およびダミー非配置領域12をより適切に設定することができる。その結果、多層配線層5の上層側におけるグローバル段差を一層低減することができる。
実配線からダミー配線までの距離は、全ての配線層において等しく設定してもよいし、配線層間で異なる設定としてもよい。この距離は、実配線とダミー配線との間の配線容量が無視しうるほど小さくなる範囲で可能な限り短い距離とすることが好ましい。
以下に、この明細書および添付図面の記載から導き出される特徴を例示する。
A1.複数の配線層を積層した多層配線層を半導体基板上に有する半導体装置の製造方法であって、
前記多層配線層を構成する個々の前記配線層を形成する工程が、実配線およびダミー配線を形成する配線形成工程と、前記実配線および前記ダミー配線を覆う絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の表面を平坦化する平坦化工程とを含み、
前記製造方法が、
前記ダミー配線を形成することなく、前記配線形成工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー無し面内分布演算工程と、
前記全層厚の面内分布に基づいて、前記ダミー配線を配置すべきダミー配置領域と、前記ダミー配線を配置すべきでないダミー非配置領域とを設定する領域設定工程とを含み、
前記配線形成工程が、前記設定されたダミー非配置領域を回避して、前記設定されたダミー配置領域に前記ダミー配線を形成する工程を含む、
半導体装置の製造方法。
A2.前記領域設定工程が、前記ダミー無し面内分布演算工程によって演算された全層厚の面内分布に対して閾値を適用することにより、前記ダミー配置領域および前記ダミー非配置領域を設定する工程を含む、A1に記載の半導体装置の製造方法。
A3.前記領域設定工程が、
前記ダミー無し面内分布演算工程によって演算された全層厚の面内分布に対して複数の異なる閾値を適用することにより、前記複数の閾値にそれぞれ対応する複数組の前記ダミー配置領域および前記ダミー非配置領域を設定する工程と、
前記複数組の前記ダミー配置領域および前記ダミー非配置領域のそれぞれについて、前記ダミー非配置領域を回避して前記ダミー配置領域に前記ダミー配線を配置して、前記配線工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー有り面内分布演算工程と、
前記複数組の前記ダミー配置領域および前記ダミー非配置領域にそれぞれ対応する前記面内分布を評価して、前記複数組のなかから一組の前記ダミー配置領域および前記ダミー非配置領域を選択する工程と
を含む、A1に記載の半導体装置の製造方法。
A4.前記ダミー無し面内分布演算工程が、前記半導体基板の一主面の領域を一定形状および大きさの領域に区分して得られる複数の単位領域において前記全層厚をそれぞれ演算する工程を含む、A1〜A3のいずれか一項に記載の半導体装置の製造方法。
A5.半導体基板と、前記半導体基板上に形成された多層配線層とを含む半導体装置であって、
前記多層配線層が、実配線およびダミー配線を絶縁膜で覆った配線層を複数層積層して構成されており、
前記ダミー配線が、前記複数の配線層に対して共通に設定されたダミー非配置領域を回避して、前記複数の配線層に対して共通に設定されたダミー配置領域に配置されている、半導体装置。
A6.前記複数の配線層のうちの少なくとも一つの配線層において、前記ダミー配置領域の一部における実配線の密度が、前記ダミー非配置領域の一部における実配線の密度以上である、A5に記載の半導体装置。
A7.前記複数の配線層を含む前記多層配線層全体において、前記ダミー配置領域における実配線の密度が前記ダミー非配置領域における実配線の密度よりも低い、A5またはA6に記載の半導体装置。
2 半導体基板
3 素子
5 多層配線層
6 層間絶縁膜
7 コンタクト孔
8 ボンディングパッド
9 ボンディングワイヤ
10 開口
11 ダミー配置領域
12 ダミー非配置領域
13 禁止領域
15 スラリー
16 研磨パッド
17 絶縁膜71の表面の段差
20 個別素子領域
21 半導体ウエハ
UR 単位領域
51 第1配線層
52 第2配線層
53 第3配線層
54 第4配線層
55 第5配線層
61 第1配線層の配線
61R 実配線
61D ダミー配線
61W 太い配線
62 第2配線層の配線
62R 実配線
62D ダミー配線
62W 太い配線
63 第3配線層の配線
63R 実配線
63D ダミー配線
63W 太い配線
64 第4配線層の配線
64R 実配線
64D ダミー配線
64W 太い配線
65 第5配線層の配線
65R 実配線
65D ダミー配線
65W 太い配線
71 第1配線層の絶縁膜
71h ビアホール
72 第2配線層の絶縁膜
72h ビアホール
73 第3配線層の絶縁膜
73h ビアホール
74 第4配線層の絶縁膜
74h ビアホール
75 第5配線層の絶縁膜
81 第1配線層から下層へのビア
82 第2配線層から下層のビア
83 第3配線層から下層のビア
84 第4配線層から下層のビア
85 第5配線層から下層のビア
111〜115 ダミー配置領域(比較例)
121〜125 ダミー非配置領域(比較例)
151 第1配線層
152 第2配線層
161R 第1配線層の実配線
161D 第1配線層のダミー配線
162R 第2配線層の実配線
162D 第2配線層のダミー配線
171 第1配線層の絶縁膜
172 第2配線層の絶縁膜
nd1 第1配線層の疎領域
d1 第1配線層の密領域
nd2 第2配線層の疎領域
D1 第1配線層の密領域
ND2 第2配線層の疎領域
Claims (2)
- 複数の配線層を積層した多層配線層を半導体基板上に有する半導体装置の製造方法であって、
前記多層配線層を構成する個々の前記配線層を形成する工程が、実配線およびダミー配線を形成する配線形成工程と、前記実配線および前記ダミー配線を覆う絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の表面を平坦化する平坦化工程とを含み、
前記製造方法が、
前記ダミー配線を形成することなく、前記配線形成工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー無し面内分布演算工程と、
前記全層厚の面内分布に基づいて、前記ダミー配線を配置すべきダミー配置領域と、前記ダミー配線を配置すべきでないダミー非配置領域とを設定する領域設定工程とを含み、
前記配線形成工程が、前記設定されたダミー非配置領域を回避して、前記設定されたダミー配置領域に前記ダミー配線を形成する工程を含み、
前記領域設定工程が、
前記ダミー無し面内分布演算工程によって演算された全層厚の面内分布に対して複数の異なる閾値を適用することにより、前記複数の閾値にそれぞれ対応する複数組の前記ダミー配置領域および前記ダミー非配置領域を設定する工程と、
前記複数組の前記ダミー配置領域および前記ダミー非配置領域のそれぞれについて、前記ダミー非配置領域を回避して前記ダミー配置領域に前記ダミー配線を配置して、前記配線工程、前記絶縁膜形成工程および前記平坦化工程を行って個々の配線層を形成した場合の前記多層配線層の全層厚の面内分布を演算によって求めるダミー有り面内分布演算工程と、
前記複数組の前記ダミー配置領域および前記ダミー非配置領域にそれぞれ対応する前記面内分布を評価して、前記複数組のなかから一組の前記ダミー配置領域および前記ダミー非配置領域を選択する工程と
を含む、
半導体装置の製造方法。 - 前記ダミー無し面内分布演算工程が、前記半導体基板の一主面の領域を一定形状および大きさの領域に区分して得られる複数の単位領域において前記全層厚をそれぞれ演算する工程を含む、請求項1に記載の半導体装置の製造方法。
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