JP6036896B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP6036896B2 JP6036896B2 JP2015067310A JP2015067310A JP6036896B2 JP 6036896 B2 JP6036896 B2 JP 6036896B2 JP 2015067310 A JP2015067310 A JP 2015067310A JP 2015067310 A JP2015067310 A JP 2015067310A JP 6036896 B2 JP6036896 B2 JP 6036896B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance element
- region
- semiconductor device
- resistance
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
半導体基板と、
前記半導体基板の主面に配置された活性領域と、
前記活性領域内に配置され、第1方向に延在し、前記第1方向と直交する第2方向に並んで配置された第1分離領域および第2分離領域と、
前記第1分離領域上に配置され、前記第1方向に延在する第1抵抗素子と、
前記第2分離領域上に配置され、前記第1方向に延在する第2抵抗素子と、
を有し、
前記活性領域は、前記第1分離領域と前記第2分離領域を完全に囲み、かつ、前記第1分離領域と前記第2分離領域の間に配置され、
前記第1分離領域の前記第2方向における幅が前記第1抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下に規定され、
前記第2分離領域の前記第2方向における幅が前記第2抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下に規定される、ものである。
前記第1抵抗素子の前記第2方向における幅は、前記第1抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下であり、
前記第2抵抗素子の前記第2方向における幅は、前記第2抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下である、ものである。
前記第1抵抗素子は前記第1分離領域の内側に形成されており、
前記第2抵抗素子は前記第2分離領域の内側に形成されている、ものである。
半導体基板の主面に、活性領域と、前記活性領域の中に配置された第1分離領域と、第2分離領域とを有する半導体装置の製造方法において、
前記半導体基板主面に、第1方向に延在し、前記第1方向に直交する第2方向に20μm以下の幅を持ち隣り合って配置される第1溝と第2溝を形成する工程と、
前記半導体基板上に絶縁膜を堆積して前記第1溝と第2溝を埋め込む工程と、
前記絶縁膜の表面を研磨して、選択的に第1溝内と第2溝内に絶縁膜を形成し、前記第1分離領域と第2分離領域とする工程と、
前記第1分離領域上に第1抵抗素子を形成し、前記第2分離領域上に第2抵抗素子を形成する工程と、
からなり、
前記活性領域は、前記第1分離領域と前記第2分離領域を完全に囲み、かつ、前記第1分離領域と前記第2分離領域の間に配置され、
前記第1分離領域の前記第2方向における幅は前記第1抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下であり、
前記第2分離領域の前記第2方向における幅は前記第2抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下である、ものである。
前記第1抵抗素子および前記第2抵抗素子を形成する工程は、
前記第1分離領域および前記第2分離領域上にシリコン膜を堆積する工程と、
前記シリコン膜をパターニングする工程と、
を含むものである。
前記第1抵抗素子の前記第2方向における幅は前記第1抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下に形成されており、前記第2抵抗素子の前記第2方向における幅は前記第2抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下に形成されている、ものである。
前記第1抵抗素子は前記第1分離領域の内側に形成されており、前記第2抵抗素子は前記第2分離領域の内側に形成されている、ものである。
実施の形態1.
図1はこの発明の実施の形態1である半導体装置を示す模式図であって、図1(a)は実施の形態1の半導体装置の平面構成を示す平面図であり、図1(b)は図1(a)の一点鎖線I−Iに沿った断面を示す概略断面図である。
(コンタクト層6の1個の抵抗値)/(コンタクト層6の数)≦許容率×(抵抗素子4の抵抗値)
図2はこの発明の実施の形態2である半導体装置を示す模式図であって、図2(a)は実施の形態2の半導体装置の平面構成を示す平面図であり、図2(b)は図2(a)の一点鎖線II−IIに沿った断面を示す概略断面図である。
図10はこの発明の実施の形態3である半導体装置を示す模式図であって、半導体装置の平面構成を示す平面図である。この半導体装置は、図1の半導体装置の素子活性領域3に不純物を導入して、抵抗素子として機能する拡散層10を形成したものである。各拡散層10の両端はコンタクト層12を介して上層の配線層11と接続されている。
図12はこの発明の実施の形態4である半導体装置を示す平面図である。図12の半導体装置は、図2の半導体装置と同様に抵抗素子4の両側に隣接する素子活性領域3にダミーゲート電極7を形成したものであり、抵抗素子4の更に上層に層間絶縁膜を介して配線層13が形成したものである。
Claims (7)
- 半導体基板と、
前記半導体基板の主面に配置された活性領域と、
前記活性領域内に配置され、第1方向に延在し、前記第1方向と直交する第2方向に並んで配置された第1分離領域および第2分離領域と、
前記第1分離領域上に配置され、前記第1方向に延在する第1抵抗素子と、
前記第2分離領域上に配置され、前記第1方向に延在する第2抵抗素子と、
を有し、
前記活性領域は、前記第1分離領域と前記第2分離領域を完全に囲み、かつ、前記第1分離領域と前記第2分離領域の間に配置され、
前記第1分離領域の前記第2方向における幅が前記第1抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下に規定され、
前記第2分離領域の前記第2方向における幅が前記第2抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下に規定される半導体装置。 - 前記第1抵抗素子の前記第2方向における幅は、前記第1抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下であり、
前記第2抵抗素子の前記第2方向における幅は、前記第2抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下である請求項1に記載の半導体装置。 - 前記第1抵抗素子は前記第1分離領域の内側に形成されており、
前記第2抵抗素子は前記第2分離領域の内側に形成されている請求項1に記載の半導体装置。 - 半導体基板の主面に、活性領域と、前記活性領域の中に配置された第1分離領域と、第2分離領域とを有する半導体装置の製造方法において、
前記半導体基板主面に、第1方向に延在し、前記第1方向に直交する第2方向に20μm以下の幅を持ち隣り合って配置される第1溝と第2溝を形成する工程と、
前記半導体基板上に絶縁膜を堆積して前記第1溝と第2溝を埋め込む工程と、
前記絶縁膜の表面を研磨して、選択的に第1溝内と第2溝内に絶縁膜を形成し、前記第1分離領域と第2分離領域とする工程と、
前記第1分離領域上に第1抵抗素子を形成し、前記第2分離領域上に第2抵抗素子を形成する工程と、
からなり、
前記活性領域は、前記第1分離領域と前記第2分離領域を完全に囲み、かつ、前記第1分離領域と前記第2分離領域の間に配置され、
前記第1分離領域の前記第2方向における幅は前記第1抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下であり、
前記第2分離領域の前記第2方向における幅は前記第2抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下である半導体装置の製造方法。 - 前記第1抵抗素子および前記第2抵抗素子を形成する工程は、
前記第1分離領域および前記第2分離領域上にシリコン膜を堆積する工程と、
前記シリコン膜をパターニングする工程と、
を含む請求項4記載の半導体装置の製造方法。 - 前記第1抵抗素子の前記第2方向における幅は前記第1抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下に形成されており、前記第2抵抗素子の前記第2方向における幅は前記第2抵抗素子の一方端のコンタクト層と他方端のコンタクト層の間の第1方向の全域に渡って20μm以下に形成されている請求項4に記載の半導体装置の製造方法。
- 前記第1抵抗素子は前記第1分離領域の内側に形成されており、前記第2抵抗素子は前記第2分離領域の内側に形成されている請求項4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015067310A JP6036896B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015067310A JP6036896B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014107143A Division JP2014187377A (ja) | 2014-05-23 | 2014-05-23 | 半導体装置及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015149495A JP2015149495A (ja) | 2015-08-20 |
JP2015149495A5 JP2015149495A5 (ja) | 2015-10-01 |
JP6036896B2 true JP6036896B2 (ja) | 2016-11-30 |
Family
ID=53892589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015067310A Expired - Lifetime JP6036896B2 (ja) | 2015-03-27 | 2015-03-27 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6036896B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
JP3604482B2 (ja) * | 1995-12-25 | 2004-12-22 | 松下電器産業株式会社 | 半導体装置および半導体装置の製造方法 |
US6051881A (en) * | 1997-12-05 | 2000-04-18 | Advanced Micro Devices | Forming local interconnects in integrated circuits |
JP3425079B2 (ja) * | 1998-04-24 | 2003-07-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
JP2000031295A (ja) * | 1998-07-13 | 2000-01-28 | Toshiba Corp | 半導体集積回路及びその製造方法 |
JP2000133701A (ja) * | 1998-10-23 | 2000-05-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2000150807A (ja) * | 1998-11-16 | 2000-05-30 | Denso Corp | 半導体装置及びその製造方法 |
-
2015
- 2015-03-27 JP JP2015067310A patent/JP6036896B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2015149495A (ja) | 2015-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4982921B2 (ja) | 半導体装置及びその製造方法 | |
KR100680415B1 (ko) | 반도체 소자의 제조 방법 | |
KR101286644B1 (ko) | 더미 게이트부를 포함한 반도체 소자 및 그 제조방법 | |
JP4836304B2 (ja) | 半導体装置 | |
JP2006196899A (ja) | ダイの反りが抑制された半導体素子及びその製造方法 | |
US20140175541A1 (en) | Manufacturing of electronic devices in a wafer of semiconductor material having trenches with different directions | |
US9406609B1 (en) | Opening structure and manufacturing method thereof and interconnection structure | |
KR100272166B1 (ko) | 소자분리영역에 형성된 더미 도전층을 갖춘반도체소자 및 그제조방법 | |
JP2007207878A (ja) | 半導体装置 | |
CN110739314B (zh) | 多晶硅电阻结构及其制作方法 | |
JP6036896B2 (ja) | 半導体装置及びその製造方法 | |
TW201740506A (zh) | 半導體裝置之製造方法及半導體裝置 | |
JP5582154B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4330523B2 (ja) | スプリットゲート型フラッシュメモリ素子のダミー層の形成方法 | |
JP2014187377A (ja) | 半導体装置及びその製造方法 | |
JP4786697B2 (ja) | 半導体装置 | |
TWI809529B (zh) | 減少主動區域消蝕的淺溝渠隔離結構形成方法以及其半導體結構 | |
JP4218926B2 (ja) | 半導体装置及びその製造方法 | |
JP5568334B2 (ja) | 半導体装置、及びその製造方法 | |
KR20090103508A (ko) | 반도체 소자 | |
TW201830575A (zh) | 半導體元件及其製造方法 | |
TWI636504B (zh) | 半導體元件與隔離結構及其製作方法 | |
KR20200017100A (ko) | 저항 구조물을 구비하는 반도체 소자 | |
JP2010225993A (ja) | 半導体装置の製造方法および半導体装置 | |
KR20050083453A (ko) | 저항소자를 구비하는 비휘발성 메모리 소자의 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160108 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20160315 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160614 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20160622 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160712 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160909 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161004 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161017 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6036896 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
EXPY | Cancellation because of completion of term |