JP4218926B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、微細な配線幅を有する半導体装置に関し、特に微細な配線幅と配線間隔で形成された抵抗を有する半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来、半導体メモリなどの半導体装置には、アナログ回路が周辺回路として組み込まれている。このアナログ回路には、抵抗素子が不可欠である。抵抗素子は、パッド付近や半導体装置外部から入力される信号の入力部付近に集中して、配置されている。
【0003】
半導体装置では、抵抗素子として、トランジスタのソース・ドレイン領域材料(活性領域層(AA層))、あるいはトランジスタのゲート領域材料(ポリシリコン層(GC層))、第一の金属配線層(M0層)などが使用される。
【0004】
特に、ポリシリコン層(GC層)による抵抗素子(POLY抵抗)は、比較的高抵抗でばらつきが小さいことから、ノイズフィルタ回路、アナログ電圧生成回路、電圧リミッタ回路、遅延回路などに使用されている。
【0005】
以下に抵抗素子に関して説明する。なお、抵抗素子は、抵抗値そのものの精度が要求される場合と、電圧を分圧する場合など抵抗値そのものではなく抵抗比の精度が要求される場合とがある。すなわち、複数の直列接続された抵抗それぞれに同一のばらつきが生じた場合、抵抗比には影響が及ばない。
【0006】
従来の半導体装置の抵抗素子の上面図が図10に示される。ここでは、ポリシリコン抵抗50のレイアウトパターンは、抵抗端子51と抵抗部分52とからなる。
【0007】
抵抗端子51及び抵抗部分52はともにポリシリコン層で形成され、抵抗端子51には第1の金属配線層48に接続されるコンタクト(CS層)53が配置されている。ここで、第1の金属配線層48は、隣接する1対の抵抗端子51内のそれぞれのコンタクト53を互いに接続する。
【0008】
各ポリシリコン抵抗50は互いに平行に同じ長さで複数本、一定間隔を隔てて1列に配置されている。さらに、抵抗端子51に一定間隔を隔てて隣接して、さらに別の列のポリシリコン抵抗50が1列に配置されている。このように、繰り返しのパターンで複数列のポリシリコン抵抗が形成されている。このポリシリコン抵抗50の長手方向に直交する方向にポリシリコン抵抗50の上方に電気的に絶縁されて配線層49が形成されている。
【0009】
抵抗値そのものの精度が要求される場合には、抵抗部分52の幅Jは、加工ばらつきが抵抗値のばらつきに影響しないように余裕のある幅でレイアウトされる。抵抗端子51の幅Kは、抵抗部分52の幅Jよりも大きく設定されている。
【0010】
なお、抵抗比の精度が要求される場合には、加工ばらつきが相殺されるので、抵抗幅Jは、抵抗値そのものの精度が要求される場合よりも細くレイアウト配置できる。
【0011】
ここで、半導体装置の微細化を進めた場合の抵抗素子周辺の上面図が図11に示される。抵抗幅Nは、半導体装置の微細化が進むにつれて、図10に示された抵抗幅Jよりもさらに細くなってくる。こうして、シート抵抗が高くなり、パターン面積縮小に有利に働く。
【0012】
一方、抵抗端子に関しては、微細化が進むにつれて、コンタクト53の径Lが小さくなり、コンタクト抵抗が大きくなる。しかし、抵抗端子51のコンタクト抵抗が高くなると抵抗誤差を生むことになるため、コンタクト抵抗を下げることが望まれる。可能であれば、コンタクト抵抗は0オームであることが望まれる。抵抗端子51のコンタクト抵抗を下げるために、コンタクト径Lは一定値までで縮小を止めて、各抵抗端子51において、複数のコンタクト53がマトリックス状に配置される。
【0013】
そのため、抵抗端子51は、半導体装置の微細化が進んでも縮小されにくい傾向にある。従って、半導体装置の微細化技術が進歩すると、抵抗部54の抵抗幅Nが抵抗端子51の幅Kよりも顕著に縮小され、抵抗素子55のピッチが抵抗端子51のピッチMで決まるようになってくる。このように、抵抗部分54のスペースの幅Pがますます広くなってくる。
【0014】
各ポリシリコン抵抗55は互いに平行に同じ長さで複数本、一定間隔を隔てて、1列に配置されている。さらに、抵抗端子51に一定間隔を隔てて隣接して、さらに別の列のポリシリコン抵抗55が1列に配置されている。このように、繰り返しのパターンで複数列のポリシリコン抵抗55が形成されている。各ポリシリコン抵抗55は互いに平行に同じ長さで複数本、一定間隔を隔てて1列に配置されている。さらに、抵抗端子51に一定間隔を隔てて隣接して、さらに別の列のポリシリコン抵抗55が1列に配置されている。このように、繰り返しのパターンで複数列のポリシリコン抵抗が形成されている。このポリシリコン抵抗55の長手方向に直交する方向にポリシリコン抵抗55の上方に電気的に絶縁されて配線層49が形成されている。
【0015】
ここで、図11に示された抵抗端子51の幅は例えば約1.25μm程度であり、抵抗端子51間の距離(MからKを減じた値)は例えば約0.4μm程度である。また、抵抗部分54の幅は例えば約0.4μm程度である。また、抵抗部分54における抵抗間距離Pは例えば約1.25μm程度である。
【0016】
図11において、“Q−R”線上での断面が図12に示される。図11における抵抗部分54は、半導体基板57上の素子分離領域58上にゲート絶縁膜59を介してポリシリコン層で第1導電層60が形成されている。この第1導電層60の上にはゲート間絶縁膜61を介してさらにポリシリコン層で第2導電層62が形成されている。また、半導体基板57上及びポリシリコン抵抗54上には第1層間絶縁膜63、その上に第2層間絶縁膜64が形成されている。
【0017】
次に、図11における“S−T”線上での断面図が図13に示される。図13においては、半導体基板57上の素子分離領域58上に、ゲート絶縁膜59、第1導電層60、ゲート間絶縁膜61、及び第2導電層62が積層されて抵抗端子51が形成された状態が示されている。ここで、抵抗端子51が形成されていない半導体基板57表面、及び抵抗端子51の側面上にはシリコン窒化膜などからなるエッチングバリア層66が形成されている。このエッチングバリア層66及び抵抗端子51上には、第1層間絶縁膜63、その上に第2層間絶縁膜64が形成されている。また、抵抗端子51上には、コンタクト53が第2層間絶縁膜64を貫いて接続されている。同一抵抗端子51内のコンタクト53は第2層間絶縁膜64上の第1の金属配線層48によって互いに接続されている。この第1の金属配線層48と同一な高さとなるように第2層間絶縁膜64上に配線49が形成されている。
【0018】
次に、図12に示される従来の半導体装置の抵抗部付近の製造方法を図12乃至図15を用いて説明する。ここでは、NAND型フラッシュメモリの周辺回路における抵抗端子形成工程を説明する。図11における“Q−R”上の断面の製造工程として、まず、半導体基板57上の素子分離領域58上及び半導体基板57上にゲート絶縁膜59、第1導電層60、ゲート間絶縁膜61、第2導電層62を堆積し、所定領域に第2導電層62、ゲート間絶縁膜61を残して、他の領域の第2導電層62、ゲート間絶縁膜61を除去して、第1導電層60の上表面を露出させる。
【0019】
次に、図14(A)に示されるように、残された第2導電層62及びゲート間絶縁膜61下の第1導電層60及びゲート絶縁膜59を残して、他の領域の第1導電層60及びゲート絶縁膜59を除去して、半導体基板58及び素子分離領域58の上表面を露出させて、所定の大きさにエッチングして抵抗部54を形成する。
【0020】
次に、図14(B)に示されるように、この半導体基板57、素子分離領域58及び抵抗部54の露出表面上にエッチングストッパー層66を形成する。
【0021】
次に、図14(C)に示されるように、エッチングストッパー層66の上に第1層間絶縁膜63を形成する。
【0022】
次に、図15に示されるように、化学的機械的研磨工程(以下CMP(Chemical Mechanical Polishing)法という)などにより、この第1層間絶縁膜63上表面を平坦化して、エッチングストッパー層66の上表面を露出させる。
【0023】
次に、図12に示されるように、露出面上に第2層間絶縁膜64を形成する。
【0024】
次に、図13に示される従来の半導体装置の抵抗端子付近の製造方法を図13、及び図16乃至図18を用いて説明する。ここでは、NAND型フラッシュメモリの周辺回路における抵抗端子形成工程を説明する。図11における“S−T”上の断面の製造工程として、まず、半導体基板57上の素子分離領域58上及び半導体基板57上にゲート絶縁膜59、第1導電層60、ゲート間絶縁膜61、第2導電層62を堆積し、第2導電層62、ゲート間絶縁膜61を除去して、第1導電層60の上表面を露出させる。
【0025】
次に、図16(A)に示されるように、所定領域の第1導電層60及びその下のゲート絶縁膜59を残して、他の領域の第1導電層60及びゲート絶縁膜59を除去して、半導体基板58及び素子分離領域58の上表面を露出させて、所定の大きさにエッチングして抵抗端子51を形成する。
【0026】
次に、図16(B)に示されるように、この半導体基板57、素子分離領域58及び抵抗端子51の露出表面上にエッチングストッパー層66を形成する。
【0027】
次に、図16(C)に示されるように、エッチングストッパー層66の上に第1層間絶縁膜63を形成する。
【0028】
次に、図17(A)に示されるように、CMP法などにより、この第1層間絶縁膜63上表面を平坦化する。
【0029】
次に、図17(B)に示されるように、露出面上に第2層間絶縁膜64を形成して、CMP法などによりその上表面を平坦化する。
【0030】
次に、図17(C)に示されるように、抵抗端子54上の第2層間絶縁膜64中にコンタクト53、第1の金属配線層48及び配線49を形成するための開口68をRIEなどのエッチングにより設ける。
【0031】
次に、図18に示されるように、露出面に金属層などの導電性材料からなる配線層69を形成し、開口68を埋め込んで、コンタクト53、第1の金属配線層48、及び配線49を形成する。
【0032】
次に、図13に示されるように、CMP法を行って、第2層間絶縁膜64の上表面を露出させ、第2層間絶縁膜64の上表面を平坦化させる。
【0033】
ここで、抵抗端子51の間の距離が大きい部分Uでは、その上表面が窪む形状となっている。
【0034】
なお、特開2000−332123号公報には、抵抗外周部にダミー抵抗を設けて、抵抗同士のパターン密度を均一化して、パターン密度差によるマイクロローディング効果を削減する技術が記載されている。
【0035】
また、特開2000−208703号公報には、ポリシリコン抵抗の端部にダミーポリシリコン抵抗を設けて、パターン粗密度の影響が生じることを防ぐ技術が記載されている。
【0036】
また、特開平2−69972号公報には、同一の複数個の抵抗の端に抵抗と同一サイズのダミー抵抗を設けて、回路特性を向上させる技術が記載されている。
【0037】
さらに、特開平6−291259号公報には、抵抗素子の外側を囲むようにダミー抵抗を設けて、コンタクト孔形成の際の段差を防止する技術が記載されている。
【0038】
【発明が解決しようとする課題】
以上のような従来の半導体装置では、以下の課題が生じる。ここで、図17(A)に示される1回目のCMP工程では、抵抗端子51の存在しない箇所では、第1層間絶縁膜63の上表面が下地であるエッチングストッパー層66の表面の凹凸によって、その上表面に凹部が形成される。そのため、図17(B)に示される第2層間絶縁膜64のCMP工程でも、抵抗端子54の存在しない箇所では、第2層間絶縁膜64の上表面が、その下地となっている第1層間絶縁膜63の上表面の凹凸によって、その上表面に凹部が形成される。
【0039】
こうして、図18に示される配線層69堆積の工程において、抵抗端子51の存在しない箇所で、配線材料が他の領域よりも深くまで形成されてしまう。こうして、図18に示されるように抵抗端子51の存在しない領域が広い部分Uに配線層69が存在すると、図13に示される配線層69のCMP工程で、コンタクト53間の第2層間絶縁膜64上に配線層69が削れ残ってしまい、隣接するコンタクト53とショートする可能性が高くなり、歩留まり低下を招く。すなわち、CMP工程において、抵抗端子間距離が長い箇所でディッシング現象が生じてしまう。
【0040】
このように、配線層を化学的機械的研磨工程で形成される場合には、ポリシリコン抵抗55のレイアウトは、スペースが一定以下で、かつ任意の特定領域の被覆率が一定以上になるよう配置されなければならないので、ポリシリコン抵抗の微細化には限界がある。
【0041】
本発明の目的は以上のような従来技術の課題を解決することにある。特に、本発明の目的は、微細なパターンの抵抗素子を持つ高信頼性の半導体装置を提供し、さらに微細なパターンの抵抗素子を持つ高信頼性の半導体装置を高歩留まりで製造する半導体装置の製造方法を提供することにある。
【0042】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、半導体基板と、この半導体基板上に形成された素子分離領域と、この素子分離領域上に形成された1対の第1抵抗端子と、この1対の第1抵抗端子から第1の距離を隔てて、前記素子分離領域上に形成された1対の第2抵抗端子と、前記1対の第1抵抗端子間に接続され、この第1抵抗端子の幅よりも狭い幅を有して、前記素子分離領域上に形成された第1抵抗部と、前記1対の第2抵抗端子間に接続され、この第2抵抗端子の幅よりも狭い幅を有し、前記第1抵抗部から前記第1の距離よりも大きい距離である第2の距離を隔てて、前記素子分離領域上に前記第1抵抗部に平行に形成された第2抵抗部と、この第2抵抗部と前記第1抵抗部の間の前記半導体基板上あるいは前記素子分離領域上に前記第1抵抗部に平行に形成され、素子として機能しないダミー導電体層とを有する半導体装置である。
【0043】
さらに、本発明の別の特徴は、半導体基板上の素子分離領域上にゲート絶縁膜、導電層を形成し、この半導体基板上又は素子分離領域上にゲート絶縁膜、導電層を形成する工程と、前記素子分離領域上の前記ゲート絶縁膜、導電層を加工して、互いに平行に配置された複数の抵抗部を形成し、前記半導体基板上又は素子分離領域上の前記ゲート絶縁膜、導電層を加工して、前記複数の抵抗部に平行にダミー導電体層を形成する工程と、前記複数の抵抗部の両端に接続して、前記素子分離領域上に抵抗端子を形成する工程と、露出表面にエッチングストッパー層を形成する工程と、このエッチングストッパー層上に層間絶縁膜を形成する工程と、この層間絶縁膜上表面を平坦化する工程と、この層間絶縁膜に開口を設け、前記抵抗端子表面を露出する工程と、この層間絶縁膜の開口に導電体を埋め込み、コンタクトを形成する工程と、このコンタクト上に配線層を形成する工程とを有することを特徴とする半導体装置の製造方法である。
【0044】
【発明の実施の形態】
(第1の実施の形態)
本実施の形態の半導体装置の構成を図1乃至図3を用いて説明する。
【0045】
本実施の形態の半導体装置の抵抗部付近を示す上面図である図1に示されるように、複数本の抵抗素子1が互いに平行に1列に配置されている。各抵抗素子1は、直線状に形成された抵抗部2と、その両端に接続された一対の抵抗端子3とを有している。抵抗端子3の幅Aは抵抗部2の幅Bよりも大きく設定されている。この互いに隣接する抵抗素子1の抵抗部2間には、抵抗素子としては機能しないダミー導電体層4が設けられている。このダミー導電体層4の幅Cは、抵抗部2の幅Bとほぼ同様な幅として形成されている。ここで、隣接する抵抗素子1の抵抗端子3間の距離Dは隣接する抵抗部2間の距離Eよりも小さく設定されている。
【0046】
複数本形成された抵抗素子1の隣接する抵抗部2間にはすべてダミー導電体層4が設けられている。それぞれのダミー導電体層4の長さはすべて等しくなっている。
【0047】
複数の抵抗素子1は1列状に配置され第1列目抵抗素子5が形成され、その第1列目抵抗素子5の1対の抵抗端子3のそれぞれの付近には、抵抗素子1の長手方向に隣接してさらに別の列を形成して、抵抗素子1の第2列目抵抗素子6が形成されている。これら第1列目抵抗素子5と第2列目抵抗素子6は、それぞれ互いに等しい構成となっている。さらに第2列目抵抗素子6においても、それぞれの抵抗部2間にはダミー導電体層4が設けられている。このダミー導電体層4には、電位や信号が与えられないように絶縁物で周囲が被覆されている。すなわち、ダミー導電体層4は、トランジスタ素子のゲート、抵抗素子、あるいはパッドの下地導電層のいずれとしても機能しない。
【0048】
また、抵抗端子3間距離Dは抵抗部2の幅Bとほぼ同じに形成されている。各抵抗端子3には、4つのコンタクト7が均等な間隔を空けて設けられている。このコンタクト7には、それぞれ互いに絶縁された第1配線9が接続されて、電位が与えられる。ここで、第1配線9は、隣接する1対の抵抗端子3内のそれぞれのコンタクト7を互いに接続する。この第1配線9は、アルミニウムや銅などの金属やポリシリコンなどで形成できる。
【0049】
また、抵抗部2の長手方向に垂直な方向に配線層8が抵抗部2の上方に設けられている。この配線層8は、第1配線9と同様な材料を用いて形成できる。なお、この配線層8とその下方の抵抗部2は互いに電気的に絶縁されている。この配線層8は第1列目抵抗素子5、第2列目抵抗素子6いずれにおいても形成されている。このように、抵抗部2同士の間隔が広い部分には、素子として機能しないダミー導電体層4が設けられ、導電体が存在しない領域の幅が狭く設定されている。
【0050】
抵抗素子1は半導体装置において、例えば、パッドや半導体装置外部から入力される信号線の付近に配置され、その本数は例えば数百本程度形成されていて、その領域は例えば100μm四方の大きさである。抵抗部2の幅とダミー導電体層4の幅はほぼ等しく形成され、望ましくはダミー導電体層4の幅は、抵抗部2の幅の90%から110%の範囲にあることが好ましい。
【0051】
ダミー導電体層4と抵抗部2との間隔は、抵抗端子3同士の間隔と等しいかより小さいことが好ましい。通常、抵抗端子3間の距離は端子形成工程における製造方法上の技術的制約により、最小値に設定されているので、その距離よりもダミー導電体層4と抵抗部2との間隔を狭めることで、抵抗素子1が形成される領域の面積縮小効果をより顕著なものにできる。
【0052】
NAND型フラッシュメモリなどの不揮発性半導体記憶装置に本実施の形態を適用した場合、2層構造のポリシリコンでゲート電極が形成されている。抵抗素子1についてもこの2層構造のポリシリコンからなるゲート電極を使用する。すなわち、下層ゲート電極に信号を与えて、抵抗素子として使用し、上層配線には電位を与えないフローティング状態とする。また、逆に下層ゲート電極には電位を与えずに、上層配線に信号を与えて、抵抗素子として使用してもよい。また、抵抗端子3もポリシリコンからなるゲート電極を使用するが、その幅は図1に示されるように抵抗部2の幅よりも大きく、且つ、その長さは抵抗部2の長さよりも短く形成される。
【0053】
このように、本実施の形態の半導体装置では、ポリシリコンで形成された抵抗部2間に、ダミー導電体層4を配置して、導電体層の間隔を一定以下にし、ポリシリコンで形成された抵抗部2周辺のポリシリコン層の被覆率を一定以上にする。
【0054】
互いに隣接するダミー導体層4とその右隣の抵抗部2との間の距離は、互いに隣接するダミー導体層4とその左隣の抵抗部2との間の距離と等しく形成されている。このように、互いに隣接するダミー導電体層4とその両隣の抵抗部2との間の距離は、すべて等しく形成されている。なお、必ずしも全ての互いに隣接するダミー導電体層4とその両隣の抵抗部2との間の距離が等しい必要はない。
【0055】
また、ダミー導電体層4の幅とダミー導電体層4とその右隣の抵抗部2との間の距離が等しく形成されていてもよい。さらには、ダミー導電体層4の幅とダミー導電体層4とその左隣の抵抗部2との間の距離が等しく形成されていてもよい。
【0056】
なお、第1列目抵抗素子5内、あるいは第2列目抵抗素子6内において、抵抗端子3間には、ダミー導電体層は形成されていない。配線やコンタクト7の材料としては、タングステン、アルミニウム、銅などが利用できる。
【0057】
コンタクト7の径は例えば約0.18μm程度である。同一抵抗端子3内のコンタクト7同士の間隔は例えば約0.32μm程度であり、コンタクト7端から同一抵抗端子3端までの距離は、例えば約0.2μm程度である。
【0058】
なお、抵抗部2同士の間隔は例えば0.25μm以上0.6μm以下の範囲で設定する。抵抗端子にはコンタクトをそれぞれ4つ設けているが、6つなどの個数としてもよい。
【0059】
ダミー導電体層4の短手方向の辺の端から抵抗端子3までの距離は、例えば約0.4μm程度である。抵抗端子3の幅は約1.08μm程度であり、隣接する抵抗端子3の間の距離は例えば約0.4μm程度である。すなわち、抵抗端子3の幅に片側の抵抗端子間距離を加えた値の抵抗端子3のピッチは例えば約1.48μm程度である。抵抗部2はその幅が例えば約0.3μm程度で形成できる。また、ダミー導電体層4の幅は例えば約0.3μmで形成される。ダミー導電体層4の長手方向の辺の端から、隣接する抵抗部2の長手方向の辺の端までの間隔は例えば約0.39μm程度である。抵抗部2同士の間の距離は例えば約1.18μm程度である。抵抗素子1の材料としては、ポリシリコン、タングステンなどの金属などが利用できる。
【0060】
この図1における上面図で、“F−G”線上での断面が図2に示され、“H−I”線上での断面が図3に示される。図2において、シリコン基板などからなる半導体基板10上には、素子分離領域11が複数形成されている。素子分離の方式としてSTI(Shallow Trench Isolation)を用いているが、LOCOS(Local Oxidation of Silicon)など別の素子分離方法でも適用可能である。
【0061】
この素子分離領域11上には、シリコン酸化膜、シリコン酸窒化膜などのゲート絶縁膜12を介して、ポリシリコン層などからなる第1導電層13が形成されている。この第1導電層13上には、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるONO(Oxide Nitride Oxide)膜などのゲート間絶縁膜14を介してポリシリコン層などからなる第2導電層15が形成されている。これら、ゲート絶縁膜12、第1導電層13、ゲート間絶縁膜14、及び第2導電層15が抵抗部2を構成している。この抵抗部2に隣接して、抵抗部2と同一のゲート絶縁膜12、第1導電層13、ゲート間絶縁膜14、及び第2導電層15からなる層構造を有するダミー導電体層4が形成されている。これらの半導体基板10、抵抗部2、ダミー導電体層4の上には、BPSG(Boron Phosphorous Silica Grass)などからなる第1層間絶縁膜16、その上にシリコン酸化膜などからなる第2層間絶縁膜18が形成されている。
【0062】
図3においては、半導体基板10上の素子分離領域11上に、ゲート絶縁膜12、及び第1導電層13が積層されて抵抗端子3が形成された状態が示されている。ここで、抵抗端子3が形成されていない半導体基板10表面、及び抵抗端子3の側面上にはシリコン窒化膜などからなるエッチングバリア層17が形成されている。このエッチングバリア層17及び抵抗端子3上には、BPSGなどからなる第1層間絶縁膜16、その上にシリコン酸化膜などからなる第2層間絶縁膜18が形成されている。また、抵抗端子3上には、コンタクト7が第2層間絶縁膜18を貫いて接続されている。このコンタクト7はタングステンなどの導電体が用いられている。さらに、配線8が、抵抗端子3間の第2層間絶縁膜18上に形成されている。
【0063】
なお、ダミー導電体層は抵抗部間にそれぞれ1つずつ設ける構成に限られるものではなく、2つ以上の個数で設けることができる。また、抵抗素子の大きさや間隔は、すべて均一である必要は必ずしもなく、特定位置の抵抗素子の大きさや間隔を他の位置の抵抗素子の大きさや間隔と異ならせてもよい。また、ダミー導電体層は、半導体基板上だけでなく、素子分離領域上に形成されてもよい。
【0064】
本実施の形態の半導体装置によれば、抵抗素子1の抵抗部2のスペースにダミー導電体層4を挿入することで、図2に示される方向において、抵抗部2,導電体層4からなる導電材料同士の間隔を一定以下にし、導電材料の被覆率を一定以上にすることができ、微細な半導体装置を提供し、互いに隣接する配線層8と抵抗部2の誤接触を防止し、半導体装置の信頼性を向上することができる。
【0065】
次に、本実施の形態の半導体装置の製造方法を図1乃至図8を用いて説明する。ここでは、まずNAND型フラッシュメモリの周辺回路における抵抗部製造方法を説明する。図1における“F−G”上の断面の製造工程として、図4(A)に示されるように、まず、半導体基板10上の素子分離領域11上又は半導体基板10上にゲート絶縁膜12、第1導電層13、ゲート間絶縁膜14、第2導電層15を堆積する。
【0066】
次に、図4(B)に示されるように、所定位置に第2導電層15及びゲート間絶縁膜14を残して、それ以外の領域の第2導電層15及びゲート間絶縁膜14を除去して、第1導電層13の上表面を露出させる。
【0067】
次に、図4(C)に示されるように、所定位置に残された第2導電層15及びゲート間絶縁膜14下の第1導電層13及びゲート絶縁膜12を残して、それ以外の領域の第1導電層13及びゲート絶縁膜12を除去して、半導体基板10及び素子分離領域11の上表面を露出させる。
【0068】
次に、図5(A)に示されるように、この半導体基板10、素子分離領域11、ゲート絶縁膜12、第1導電層13、ゲート間絶縁膜14及び第2導電層15の露出表面上にバリアシリコン窒化膜などのエッチングストッパー層17を形成する。
【0069】
次に、図5(B)に示されるように、エッチングストッパー層17の上にBPSGなどの第1層間絶縁膜16を形成する。
【0070】
次に、図5(C)に示されるように、CMP法などにより、この第1層間絶縁膜16上表面を平坦化して、第2導電層15上のエッチングストッパー層17の上表面を露出させる。
【0071】
次に、図2に示されるように、露出面上にシリコン酸化膜からなる第2層間絶縁膜18を形成する。CMP法を行って、第2層間絶縁膜18の上表面を露出させ、第2層間絶縁膜18の上表面を平坦化させる。
【0072】
次に、NAND型フラッシュメモリの周辺回路における抵抗端子付近の製造方法を説明する。図1における“H−I”線上での断面の製造工程として、図6(A)に示されるように、まず、半導体基板10上の素子分離領域11上及び半導体基板10上にゲート絶縁膜12、第1導電層13、ゲート間絶縁膜14、第2導電層15を堆積する。
【0073】
次に、図6(B)に示されるように、第2導電層15及びゲート間絶縁膜14を除去して、第1導電層13の上表面を露出させる。
【0074】
次に、図6(C)に示されるように、所定位置に第1導電層13及びゲート絶縁膜12を残して、抵抗端子3を形成し、それ以外の領域の第1導電層13及びゲート絶縁膜12を除去して、半導体基板10及び素子分離領域11の上表面を露出させる。
【0075】
次に、図7(A)に示されるように、この半導体基板10、素子分離領域11、ゲート絶縁膜12、第1導電層13の露出表面上にバリアシリコン窒化膜などのエッチングストッパー層17を形成する。次に、エッチングストッパー層17の上にBPSGなどの第1層間絶縁膜16を形成する。次に、CMP法などにより、この第1層間絶縁膜16上表面を平坦化する。
【0076】
次に、図7(B)に示されるように、第1層間絶縁膜16の露出面上にシリコン酸化膜からなる第2層間絶縁膜18を形成する。CMP法を行って、第2層間絶縁膜18の上表面を平坦化させる。
【0077】
次に、図7(C)に示されるように、抵抗端子3上の第2層間絶縁膜18中にコンタクト7、配線層8を形成するための開口19をRIEなどのエッチングにより設けて、コンタクト7の形成予定領域においては、開口19底部で、第1導電層13を露出させる。
【0078】
次に、図8に示されるように、露出面に金属層などの導電性材料からなる上層配線層20を形成し、開口19を埋め込んで、コンタクト7及び配線層8を形成する。
【0079】
次に、図3に示されるように、CMP法を行って、第2層間絶縁膜18の上表面を露出させ、第2層間絶縁膜18の上表面を平坦化させる。こうして、それぞれのコンタクト7にそれぞれ互いに絶縁された第1配線9を形成して、接続させる。さらに、抵抗端子3間の第2層間絶縁膜18上に配線層8を形成する。
【0080】
なお、1つの抵抗端子ごとに形成するコンタクトの個数は4つに限らず、さらに4以上の個数として、増加させることで、コンタクト抵抗を減少させることが可能である。なお、第2層導電体層15はその材料がポリシリコンであることは必ずしも必要でなく、低抵抗の導電材料であるタングステンシリサイドなどの金属材料でも形成することができる。さらに、第2層導電体層15上に別の導電層や絶縁層を形成してもよい。
【0081】
本実施の形態の製造方法によれば、抵抗部2のスペースにダミー導電体層4を挿入することで、導電体層の間隔を一定以下にし、導電体層の被覆率を一定以上にすることができ、配線層加工前の下地を平坦化することができ、金属配線層が、CMP工程で形成される場合には、隣接する配線層同士のショートを防ぐことができる。その結果、製造歩留まりを向上させることができる。
【0082】
さらに、ダミー導電体層の幅と、抵抗部の幅を同程度になるようレイアウト配置することで、導電体層の幅とその間隔が周期的なレイアウトパターンになり、抵抗部とダミー導電体層の加工が容易になる。その結果、導電体層の加工マージンが確保でき、加工歩留まりが向上できる。
【0083】
(第1の実施の形態の変形例)
本変形例によれば、図1に示された構造を有する第1の実施の形態の半導体装置において、隣接する抵抗部2同士の間に1つではなく2つ以上のダミー導電体層を配置する。ここで、複数のダミー導電体層同士、ダミー導電体層と隣接する抵抗部2との間隔は等しいことがパターンの均一性を得る上で望ましい。また、複数のダミー導電体層の幅及び長さはそれぞれ等しく形成されていることが、パターンの均一性を得る上で望ましい。本変形例においても、第1の実施の形態同様の効果を得ることができる。
【0084】
(第2の実施の形態)
本実施の形態を図9を用いて説明する。本実施の形態の半導体装置の抵抗部付近を示す上面図である図9に示されるように、複数本の抵抗素子1、24、27、30,34が互いに平行に1列に配置されている。各抵抗素子1、24、27、30,34は、直線状に形成された抵抗部2、25、28、31,35と、その両端に接続された一対の抵抗端子3、26、29、32、36とを有している。抵抗端子3、26、29、32、36の幅Aは抵抗部2、25、28、31,35の幅Bよりも大きく設定されている。この互いに隣接する抵抗素子1、24、27、30,34の抵抗部2、25、28、31,35間には、抵抗素子としては機能しないダミー導電体層4,33が設けられている。このダミー導電体層4,33の幅Cは、抵抗部2の幅Bとほぼ同様な幅として形成されている。ここで、隣接する抵抗素子1、24、27、30,34の抵抗端子3、26、29、32、36間の距離Dは隣接する抵抗部2、25、28、31,35間の距離Eよりも小さく設定されている。
【0085】
ここで、それぞれのダミー導電体層4の長さは互いに隣接する抵抗部2、25、28、31,35の対抗する部分の長さに応じて、異なっている。ここでは、抵抗部2、25、28、31,35の長さは互いに異なって形成されている。これらの抵抗部に接続された抵抗端子26,29,32,36は、抵抗端子3と同じ大きさで形成され、同じ個数のコンタクト7が設けられている。
【0086】
なお、抵抗素子34の抵抗端子36は、2つの抵抗端子ともその位置が他の抵抗端子3,26,29,32とは異なる場所に配置されている。そのため、ダミー導電体層33は、短い長さの抵抗部35の位置に対応して、隣接する抵抗部31,35の対向する部分間に配置されている。
【0087】
なお、複数の抵抗素子1、24、27、30,34は1列状に配置されている。ここでは、図示しないが、図9中の左右方向にも同様に複数の抵抗素子が互いに一定間隔を隔てて配置されている。さらに、図示しないが1列に形成された抵抗素子1、24、27、30,34の1対の抵抗端子3、26,29,32,36のそれぞれの付近には、抵抗素子1、24、27、30,34の長手方向に隣接して、さらに別の列の抵抗素子が形成される。さらに別の列の抵抗素子においても、それぞれの抵抗部間にはダミー導電体層が設けられている。これらのダミー導電体層には、電位や信号が与えられないように絶縁物で周囲が被覆されている。すなわち、ダミー導電体層は、トランジスタ素子のゲート、抵抗素子、あるいはパッドの下地導電層のいずれとしても機能しない。
【0088】
また、抵抗端子3、26,29,32,35間距離Dは抵抗部2、25、28、31,35の幅Bとほぼ同じに形成されている。各抵抗端子3、26,29,32、36には、4つのコンタクト7が均等な間隔を空けて設けられている。このコンタクト7には、それぞれ互いに絶縁された第1配線9が接続されて、電位が与えられる。なお、コンタクト同士が接続されるべき抵抗端子同士が、それぞれ接続された抵抗部の長さの違いにより、隣に配置されていない場合、屈曲した形状の第2配線21によって、コンタクト7間を接続している。
【0089】
また、抵抗部2、25、28、31,35の長手方向に垂直な方向に配線層8が抵抗部2、25、28、31,35の上方に設けられている。なお、この配線層8とその下方の抵抗部2、25、28、31,35は互いに電気的に絶縁されている。この配線層8は各列の抵抗素子において形成されている。
【0090】
このように、抵抗部2、25、28、31,35同士の間隔が広い部分には、素子として機能しないダミー導電体層4、33が設けられ、導電体が存在しない領域の幅が狭く設定されている。
【0091】
ここで、抵抗素子1、24、27、30,34は半導体装置において、例えば、パッドや半導体装置外部から入力される信号線の付近に配置され、その本数は例えば数百本程度形成されていて、その領域は例えば100μm四方の大きさである。抵抗部2、25、28、31,35の幅とダミー導電体層4,33の幅はほぼ等しく形成され、望ましくはダミー導電体層4、33の幅は、抵抗部2、25、28、31,35の幅の90%から110%の範囲にあることが好ましい。
【0092】
ダミー導電体層4、33と抵抗部2、25、28、31,35との間隔は、抵抗端子3、26,29,32、36同士の間隔と等しいかより小さいことが好ましい。通常、抵抗端子3、26,29,32、36間の距離は端子形成工程における製造方法上の技術的制約により、最小値に設定されているので、その距離よりもダミー導電体層4、33と抵抗部2、25、28、31,35との間隔を狭めることで、抵抗素子1、24、27、30,34が形成される領域の面積縮小効果をより顕著なものにできる。
【0093】
NAND型フラッシュメモリなどの不揮発性半導体記憶装置に本実施の形態を適用した場合、2層構造のポリシリコンでゲート電極が形成されている。抵抗素子1、24、27、30,34についてもこの2層構造のポリシリコンからなるゲート電極を使用する。すなわち、下層ゲート電極に信号を与えて、抵抗素子として使用し、上層配線には電位を与えないフローティング状態とする。また、逆に下層ゲート電極には電位を与えずに、上層配線に信号を与えて、抵抗素子として使用してもよい。また、抵抗端子3、26,29,32、36もポリシリコンからなるゲート電極を使用するが、その幅は図9に示されるように抵抗部2、25、28、31,35の幅よりも大きく、且つ、その長さは抵抗部2、25、28、31,35の長さよりも短く形成される。
【0094】
このように、本実施の形態の半導体装置では、ポリシリコンで形成された抵抗部2、25、28、31,35間に、ダミー導電体層4,33を配置して、導電体層の間隔を一定以下にし、ポリシリコンで形成された抵抗部2、25、28、31,35周辺のポリシリコン層の被覆率を一定以上にする。
【0095】
ここで、互いに隣接するダミー導体層4、33とその右隣の抵抗部2、25、28、31,35との間の距離は、互いに隣接するダミー導体層4,33とその左隣の抵抗部2、25、28、31,35との間の距離と等しく形成されている。このように、互いに隣接するダミー導電体層4、33とその両隣の抵抗部2、25、28、31,35との間の距離は、すべて等しく形成されている。なお、必ずしも全ての互いに隣接するダミー導電体層4、33とその両隣の抵抗部2、25、28、31,35との間の距離が等しい必要はない。
【0096】
また、ダミー導電体層4、33の幅とダミー導電体層4、33とその右隣の抵抗部25、28、31,35との間の距離が等しく形成されていてもよい。さらには、ダミー導電体層4,33の幅とダミー導電体層4,33とその左隣の抵抗部2、25、28、31との間の距離が等しく形成されていてもよい。
【0097】
なお、抵抗端子3、26,29,32,36間には、ダミー導電体層は形成されていない。また、互いに等しい長さで形成される抵抗部2、25、28、31,35と、互いに異なる長さで形成される抵抗部2、25、28、31,35とが共に互いに平行に形成されている。
【0098】
また、ダミー導電体層4、33の長さはその両側に隣接する抵抗部2、25、28、31,35の長さに応じた長さで形成される。すなわち、ダミー導電体層4、33の両側に存在する抵抗部2、25、28、31,35の長さが等しい場合は、その抵抗部2、25、28、31,35の長さに応じて、抵抗端子3、26,29,32,36から合わせ余裕分の間隔を空けて、ダミー導電体層4、33の長さが抵抗部の長さよりも若干短く設定される。また、ダミー導電体層4、33の右側と左側にそれぞれ存在する抵抗部2、25、28、31,35の長さが異なる場合、右側の抵抗部と左側の抵抗部とが互いに平行に対向して存在する部分にダミー導電体層4、33が形成される。この場合、ダミー導電体層4、33の長さは左隣又は右隣の抵抗部のうち、その長さが短い方の抵抗部の長さから、抵抗端子との合わせ余裕分の距離を減じた値となる。
【0099】
なお、各抵抗素子、ダミー導電体などのサイズは、抵抗部の長さ以外は第1の実施の形態同様のサイズが採用できる。また、本実施の形態の半導体装置の製造方法は、第1の実施の形態と同様な製造方法が適用できる。
【0100】
本実施の形態では、第1の実施の形態同様の効果を得ることができる。さらに、抵抗部の長さが互いに異なる場合でも、信頼性の高い微細な抵抗素子を持った半導体装置を提供できる。
【0101】
なお、各実施の形態は、組み合わせて実施することができる。各実施の形態は、NAND型フラッシュメモリを例にとって説明したが、DRAMなどの半導体メモリや、高集積化が必要なトランジスタを有する半導体装置にも同様に適用することが可能である。
【0102】
【発明の効果】
本発明によれば、微細なパターンの抵抗素子を持つ高信頼性の半導体装置を提供でき、さらに微細なパターンの抵抗素子を持つ高信頼性の半導体装置を高歩留まりで製造する半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態の半導体装置を表す上面図。
【図2】 本発明の第1の実施の形態の半導体装置の図1における“F−G”線上での断面図。
【図3】 本発明の第1の実施の形態の半導体装置を表す図1における“H−I”線上での断面図。
【図4】 (A)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、(B)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、(C)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図である。
【図5】 (A)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、(B)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、(C)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図である。
【図6】 (A)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、(B)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、(C)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図である。
【図7】 (A)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、(B)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図であり、(C)は、本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図である。
【図8】 本発明の第1の実施の形態の半導体装置の製造方法の一工程を表す断面図。
【図9】 本発明の第2の実施の形態の半導体装置を表す上面図。
【図10】 従来の半導体装置を表す上面図。
【図11】 従来の微細化が行なわれた半導体装置を表す上面図。
【図12】 従来の微細化が行なわれた半導体装置の図9における“Q−R”線上での断面図。
【図13】 従来の微細化が行なわれた半導体装置の図9における“S−T”線上での断面図。
【図14】 (A)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、(B)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、(C)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図である。
【図15】 従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図。
【図16】 (A)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、(B)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、(C)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図である。
【図17】 (A)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、(B)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図であり、(C)は、従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図である。
【図18】 従来の微細化が行なわれた半導体装置の製造方法の一工程を表す断面図。
【符号の説明】
1、24、27、30、34 抵抗素子
2、25、28、31、35 抵抗部
3、26、29、32、36 抵抗端子
4、33 ダミー導電体層
5 第1列目抵抗素子
6 第2列目抵抗素子
7 コンタクト
8 配線層
9 第1配線
10 半導体基板
11 素子分離領域
12 ゲート絶縁膜
13 第1導電層
14 ゲート間絶縁膜
15 第2導電層
16 第1層間絶縁膜
17 エッチングストッパー層
18 第2層間絶縁膜
19 開口
20 上層配線層
21 第2配線
Claims (13)
- 半導体基板と、
この半導体基板上に形成された素子分離領域と、
この素子分離領域上に形成された1対の第1抵抗端子と、
この1対の第1抵抗端子から第1の距離を隔てて、前記素子分離領域上に形成された1対の第2抵抗端子と、
前記1対の第1抵抗端子間に接続され、この第1抵抗端子の幅よりも狭い幅を有して、前記素子分離領域上に第1ポリシリコン層で形成された第1抵抗部と、
前記1対の第2抵抗端子間に接続され、この第2抵抗端子の幅よりも狭い幅を有し、前記第1抵抗部から前記第1の距離よりも大きい距離である第2の距離を隔てて、前記素子分離領域上に前記第1抵抗部に平行に第1ポリシリコン層で形成された第2抵抗部と、
この第2抵抗部と前記第1抵抗部の間の前記半導体基板上あるいは前記素子分離領域上に前記第1抵抗部に平行に第1ポリシリコン層で形成され、抵抗部周辺のポリシリコン層被覆率を一定以上にしているダミー導電体層とを有することを特徴とする半導体装置。 - 前記第1抵抗部、前記第2抵抗部及び前記ダミー導電体層は、その上層あるいは下層に第2ポリシリコン層が積層されていることを特徴とする請求項1に記載の半導体装置。
- 前記ダミー導電体層は、前記第1抵抗部及び前記第2抵抗部の間の距離を一定以下にしていることを特徴とする請求項2記載の半導体装置。
- 前記ダミー導電体層の幅と前記第1抵抗部及び第2抵抗部の幅が実質的に等しいことを特徴とする請求項1乃至3いずれか1項記載の半導体装置。
- 前記ダミー導電体層と前記第1抵抗部との間隔及び前記ダミー導電体層と前記第2抵抗部との間隔は、前記1対の第1抵抗端子と前記1対の第2抵抗端子との間隔より狭いことを特徴とする請求項1乃至4いずれか1項記載の半導体装置。
- 前記第1抵抗部及び前記第2抵抗部と前記ダミー導電体層とは互いに絶縁されていることを特徴とする請求項1乃至5いずれか1項記載の半導体装置。
- 互いに隣接する前記ダミー導電体層と前記第1抵抗部との間の距離は、互いに隣接する前記ダミー導電体層と前記第2抵抗部との間の距離と等しいことを特徴とする請求項1乃至6いずれか1項記載の半導体装置。
- 前記ダミー導電体層の幅と前記ダミー導電体層と前記第1抵抗部との間の距離又は前記ダミー導電体層と前記第2抵抗部との間の距離が等しいことを特徴とする請求項1乃至7いずれか1項記載の半導体装置。
- 前記第1抵抗部の幅と前記ダミー導電体層と前記第1抵抗部との間の距離又は前記ダミー導電体層と前記第2抵抗部との間の距離が等しいことを特徴とする請求項1乃至8いずれか1項記載の半導体装置。
- 前記第1抵抗端子、前記第2抵抗端子、前記第1抵抗部、前記第2抵抗部、及び前記ダミー導電体層はそれぞれ複数個形成されていて、互いに異なる長さを有する前記第1抵抗部及び前記第2抵抗部があることを特徴とする請求項1乃至9いずれか1項記載の半導体装置。
- 前記第1抵抗部と前記第2抵抗部の間には前記ダミー導電体層が複数個形成されていることを特徴とする請求項1乃至10いずれか1項記載の半導体装置。
- 前記第1抵抗部、前記第2抵抗部、及び前記ダミー導電体層は互いに同一材料の導電層が積層されて形成されていることを特徴とする請求項1乃至11いずれか1項記載の半導体装置。
- 半導体基板上の素子分離領域上にゲート絶縁膜、導電層を形成し、この半導体基板上又は素子分離領域上にゲート絶縁膜、導電層を形成する工程と、
前記素子分離領域上の前記ゲート絶縁膜、導電層を加工して、互いに平行に配置された複数の抵抗部を形成し、前記半導体基板上又は素子分離領域上の前記ゲート絶縁膜、導電層を加工して、前記複数の抵抗部に平行にポリシリコンで形成され、抵抗部周辺のポリシリコン層の被覆率を一定以上にするダミー導電体層を形成する工程と、
前記複数の抵抗部の両端に接続して、前記素子分離領域上に抵抗端子を形成する工程と、
露出表面にエッチングストッパー層を形成する工程と、
このエッチングストッパー層上に層間絶縁膜を形成する工程と、
この層間絶縁膜上表面を平坦化する工程と、
この層間絶縁膜に開口を設け、前記抵抗端子表面を露出する工程と、
この層間絶縁膜の開口に導電体を埋め込み、コンタクトを形成する工程と、
このコンタクト上に配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
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