KR20110001259A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 긴 패턴과 짧은 패턴이 교대로 배열되되, 긴 패턴과 짧은 패턴이 연결되는 부분에는 홈이 구비된 제 1 패턴 및, 상기 제 1 패턴과 180도 대칭을 이루며 동일한 형태를 갖는 제 2 패턴을 포함하는 파티션 패턴을 피식각층이 형성된 반도체 기판 상에 형성하고, 상기 파티션 패턴 측벽에 스페이서를 형성하고, 상기 파티션 패턴의 양측에 구비되는 상기 스페이서를 분리시킨 후 상기 피식각층이 노출되도록 상기 스페이서를 제거함으로써, 포지티브 스페이서 패터닝 기술을 적용하는데 있어서, 사용되는 마스크의 수를 줄여 반도체 소자를 형성하는데 소요되는 시간 및 비용을 절감할 수 있고, 미세 패터닝과 CD(critical dimension) 균일도도 향상시킬 수 있는 효과를 제공한다.
포지티브 스페이서 패터닝, 패드부

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 포지티브 스페이서 패터닝(Positive SPT, spacer pattenring technology)를 이용한 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.
여기서, 스페이서 패터닝 기술은 포지티브 스페이서 패터닝 기술과 네거티브 패터닝 기술로 나누어질 수 있는데 포지티브 스페이서 패터닝 기술을 이용한 반도체 소자의 형성 방법은 아래에 첨부된 도면을 참조하여 설명한다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)는 평면도이고 (ⅱ)는 단면도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 피식각층(12)이 형성된 반도체 기판(10)에 파티션 패턴(14)을 형성한다(도 1a). 이때, 파티션 패턴(14)은 라인 앤 스페이스 패턴이다. 그 다음, 파티션 패턴(14)을 포함하는 전체 상부에 스페이서 절연막(16)을 증착한다(도 1b). 그 다음, 스페이서 절연막(16)에 에치백 공정을 수행하여 파티션 패턴(14) 측벽에 스페이서(18)을 형성한다(도 1c).
도 1d 및 도 1e에 도시된 바와 같이, 전체 상부에 파티션층(19)을 형성하고 파티션층(19), 스페이서(18), 파티션 패턴(14)에 평탄화 식각 공정을 수행하여 파티션층(19), 스페이서(18), 파티션 패턴(14)이 평탄화되도록 한다(도 1d). 그 다음, 전체 상부에 감광막을 도포한 후 스페이서(18)의 단부를 분리하는 컷팅용 마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(20)을 형성한다(도 1e).
도 1f 및 도 1g에 도시된 바와 같이, 감광막 패턴(20)을 식각마스크로 하여 스페이서(18)를 제거한다(도 1f). 그 다음, 전체 상부에 파티션층(22)을 형성하여, 컷팅용 마스크에 의해 제거된 스페이서 부분이 파티션층(22)으로 매립되도록 한다(도 1g).
도 1h 및 도 1j에 도시된 바와 같이 전체 상부에 감광막(미도시)을 도포한 후 패드부를 정의하는 노광마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(24)을 형성한다. 그 다음, 이를 식각마스크로 피식각층(12)이 드러나도록 스페이서(18) 및 파티션층(20)을 식각한다(도 1h). 그 다음, 파티션 패턴(14) 측벽에 남아있는 스페이서(18)을 제거한다(도 1j).
그러나, 반도체 소자가 고집적화됨에 따라 피치가 작아져 상술한 패드부를 정의하기 위한 노광마스크를 이용하여 감광막 패턴(24)을 구현하기 어려운 한계가 있다. 또한, 포지티브 스페이서 패터닝 기술을 이용하여 패턴을 형성하는 경우에는 파티션 패턴을 구현하는 공정 및 이에 사용되는 마스크, 스페이서를 컷팅하는 공정 및 이에 사용되는 마스크, 패드부를 정의하는 공정 및 이에 사용되는 마스크가 각각 필요하기 때문에 반도체 소자를 제작하는데 소요되는 시간 및 비용이 증가되는 한계가 있다.
본 발명은 포지티브 스페이서 패터닝 기술을 적용하는데 있어서, 사용되는 마스크의 수를 줄여 반도체 소자를 형성하는데 소요되는 시간 및 비용을 절감하면서, 소자의 고집적화로 인해 미세패터닝이 어려운 한계를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 피식각층이 형성된 반도체 기판 상에 제 1 파티션층을 형성하는 단계와 상기 반도체 기판 상에 제 1 파티션층을 형성하는 단계와 상기 제 1 파티션층 상에 긴 패턴과 짧은 패턴이 교대로 배열되되, 긴 패턴과 짧은 패턴이 연결되는 부분에는 홈이 구비된 제 1 패턴 및, 상기 제 1 패턴과 180도 대칭을 이루며 동일한 형태를 갖는 제 2 패턴을 포함하는 제 1 감광막 패턴을 형성하는 단계와 상기 제 1 감광막 패턴을 식각마스크로 상기 제 1 파티션층을 식각하여 파티션 패턴을 형성하는 단계와 상기 파티션 패턴 측벽에 스페이서를 형성하는 단계와 전체 상부에 제 2 파티션층을 형성하는 단계와 상기 제 2 파티션층, 상기 스페이서, 상기 파티션 패턴이 평탄화되도록 제 1 평탄화 식각 공정을 수행하는 단계와 상기 파티션 패턴의 양측에 구비되는 상기 스페이서를 분리시키는 단계와 전체 상부에 제 3 파티션층을 형성하는 단계와 상기 제 3 파티션층, 상기 제 2 파티션층, 상기 스페이서 및 상기 파티션 패턴이 평탄화되도록 제 2 평탄화 식각공정을 수행하는 단계 및 상기 피식각층이 노출되도록 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다. 이 결과, 파티션을 형성하는 단계 및 스 페이서를 분리시키는 단계에만 마스크를 적용하여 패터닝할 수 있게 되어 반도체 소자를 형성하는데 소요되는 시간 및 비용을 절감할 수 있다. 이때, 제 1 감광막 패턴은 본 발명에 따른 반도체 소자의 형성을 위해 적용되는 첫번째 마스크 공정으로 형성되는 감광막 패턴을 의미한다. 또한, 제 1 평탄화 식각 공정은 제 1 평탄화 식각 공정 이전 단계의 결과물의 높낮이를 평탄하게 하여 후속의 스페이서 컷팅 공정이 용이하게 이루어질 수 있도록 할 수 있다. 그리고, 제 2 평탄화 식각 공정은 제 2 평탄화 식각 공정 이전 단계의 결과물의 높낮이를 평탄하게 하여 후속의 스페이서만이 용이하게 제거되도록 할 수 있다.
이때, 상기 홈의 폭(w)은 상기 스페이서 폭(w1)의 1.2배 내지 1.8배인 것을 특징으로 한다. 여기서 홈은 후속 공정에 의해 패드부를 정의하는 부분으로 패드와 콘택이 정확하게 접속될 수 있도록 상술한 범위를 갖도록 형성하는 것이 바람직하다.
그리고, 상기 스페이서를 형성하는 단계는 상기 파티션 패턴을 포함하는 전체 상부에 절연막 스페이서를 형성하는 단계 및 상기 절연막 스페이서에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 스페이서를 분리하는 단계는 상기 제 1 평탄화 식각 공정을 수행한 단계 이후의 결과물 상에 감광막을 도포하는 단계와 컷팅용 마스크를 이용한 노광 및 현상 공정으로 상기 제 1 패턴의 긴 패턴의 장축방향의 일측에 구비된 상기 스페이서 및 상기 제 1 패턴과 이웃하는 상기 제 2 패턴의 긴 패턴의 장축방향의 타측에 구비된 상기 스페이서를 덮는 제 2 감광막 패턴을 형성하는 단계 및 상기 제 2 감광막 패턴을 식각마스크로 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다. 이때, 제 2 감광막 패턴은 본 발명에 따른 반도체 소자의 형성을 위해 적용되는 두번째 마스크 공정으로 형성되는 감광막 패턴을 의미한다.
그리고, 상기 스페이서를 제거하는 단계 이후 상기 파티션 패턴, 상기 제 2 파티션층 및 상기 제 3 파티션층을 식각마스크로 상기 피식각층을 식각하는 단계와 상기 파티션 패턴, 상기 제 2 파티션층 및 상기 제 3 파티션층을 제거하는 단계와 상기 식각된 피식각층 상에 도전물질을 매립하는 것을 특징으로 한다.
본 발명은 포지티브 스페이서 패터닝 기술을 적용하는데 있어서, 사용되는 마스크의 수를 줄여 반도체 소자를 형성하는데 소요되는 시간 및 비용을 절감할 수 있고, 미세 패터닝과 CD(critical dimension) 균일도도 향상시킬 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 평면도이다.
도 2a에 도시된 바와 같이, 피식각층(102)이 형성된 반도체 기판(100)에 파티션 패턴(104)을 형성한다. 여기서, 파티션 패턴(104)은 피식각층(102) 상에 형성된 파티션층에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 식각하여 패 터닝한 결과물이라 할 수 있다. 이때, 파티션층은 피식각층(102)의 식각을 용이하게 하는 하드마스크층, 반사방지막 또는 절연막인 것이 바람직하다. 여기서 파티션 패턴(104)은 제 1 패턴(106a) 및 제 1 패턴과 180도 대칭을 이루는 제 2 패턴(106b)을 포함한다. 이때, 제 1 패턴(106a)의 짧은 패턴은 제 2 패턴(106b)의 긴 패턴과 대응되도록 위치하고, 제 1 패턴(106a)의 긴 패턴은 제 2 패턴(102b)의 짧은 패턴과 대응되도록 위치하는 것이 바람직하다. 제 1 패턴(106a)은 길이가 긴 패턴과 짧은 패턴이 교대로 배열되되, 긴 패턴과 짧은 패턴이 연결되는 부분에는 홈(h)이 구비된 것이 바람직하다.
도 2b에 도시된 바와 같이, 파티션 패턴(104)을 포함하는 전체 상부에 스페이서 절연막을 증착한다, 그리고, 스페이서 절연막에 에치백 공정을 수행하여 파티션 측벽(104)에 스페이서(108)를 형성한다. 이때, 홈(h)의 폭(w)은 스페이서 폭(w1)의 1.2 배 내지 1.8배 인것이 바람직하다. 여기서 홈(h)은 후속 공정에 의해 패드부를 정의하는 부분으로 패드와 콘택이 정확하게 접속될 수 있도록 상술한 범위를 갖도록 형성하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 전체 상부에 파티션층(110)을 형성하고, 파티션층(110), 스페이서(108), 파티션 패턴(104)에 평탄화 식각 공정을 수행하여 파티션층(110), 스페이서(108), 파티션 패턴(104)이 평탄화되도록 한다. 그 다음, 전체 상부에 감광막(미도시)을 도포한 후 긴 패턴의 양측에 구비된 스페이서(108)를 장축방향을 중심으로 좌우로 분리하는 컷팅용 마스크를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(112)를 형성한다.
도 2d에 도시된 바와 같이, 감광막 패턴(112)를 식각마스크로 스페이서(108)을 식각한 후, 식각된 스페이서(108) 부분을 포함하는 전체 상부에 파티션층(112)을 형성한 후 파티션층(112), 스페이서(108) 및 파티션 패턴(102)이 평탄화되도록 평탄화 식각 공정을 수행하여, 스페이서(108)가 식각된 부분에만 파티션층(112)이 매립되도록 한다. 여기서, 도 2a의 홈(h)은 스페이서(108)에 의해 매립되어 패드부(p)를 정의한다. 이후 도시되지는 않았지만 스페이서(108)를 제거하여 피식각층(102)을 노출시킨 후, 남아있는 파티션 패턴(104) 및 파티션층(110,114)를 식각마스크로 피식각층(102)을 식각하고, 파티션 패턴(104) 및 파티션층(110,114)를 제거한 후, 식각된 피식각층에 도전물질을 매립하여 최종패턴을 형성하는 것이 바람직하다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은 컷팅용 마스크의 사용만으로 패드부를 정의하도록 함으로써 마스크 비용이 증가되고 그에 따른 공정 시간이 증가되는 문제를 해결할 수 있다. 또한, 고집적화로 패턴이 미세화되면서 패드부를 정의하는 노광마스크로 패드부를 정의하기 어려운 문제를 해결하면서, 패턴의 균일도도 향상시킬 수 있는 효과를 제공한다.
도 1a 내지 도 1j는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 평면도.

Claims (5)

  1. 피식각층이 형성된 반도체 기판 상에 제 1 파티션층을 형성하는 단계;
    상기 반도체 기판 상에 제 1 파티션층을 형성하는 단계;
    상기 제 1 파티션층 상에 긴 패턴과 짧은 패턴이 교대로 배열되되, 긴 패턴과 짧은 패턴이 연결되는 부분에는 홈이 구비된 제 1 패턴 및, 상기 제 1 패턴과 180도 대칭을 이루며 동일한 형태를 갖는 제 2 패턴을 포함하는 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 식각마스크로 상기 제 1 파티션층을 식각하여 파티션 패턴을 형성하는 단계;
    상기 파티션 패턴 측벽에 스페이서를 형성하는 단계;
    전체 상부에 제 2 파티션층을 형성하는 단계;
    상기 제 2 파티션층, 상기 스페이서, 상기 파티션 패턴이 평탄화되도록 제 1 평탄화 식각 공정을 수행하는 단계;
    상기 파티션 패턴의 양측에 구비되는 상기 스페이서를 분리시키는 단계;
    전체 상부에 제 3 파티션층을 형성하는 단계;
    상기 제 3 파티션층, 상기 제 2 파티션층, 상기 스페이서 및 상기 파티션 패턴이 평탄화되도록 제 2 평탄화 식각공정을 수행하는 단계; 및
    상기 피식각층이 노출되도록 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 홈의 폭(w)은
    상기 스페이서 폭(w1)의 1.2배 내지 1.8배인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 파티션 패턴을 포함하는 전체 상부에 절연막 스페이서를 형성하는 단계; 및
    상기 절연막 스페이서에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 스페이서를 분리하는 단계는
    상기 제 1 평탄화 식각 공정을 수행한 단계 이후의 결과물 상에 감광막을 도포하는 단계;
    컷팅용 마스크를 이용한 노광 및 현상 공정으로 상기 제 1 패턴의 긴 패턴의 장축방향의 일측에 구비된 상기 스페이서 및 상기 제 1 패턴과 이웃하는 상기 제 2 패턴의 긴 패턴의 장축방향의 타측에 구비된 상기 스페이서를 덮는 제 2 감광막 패 턴을 형성하는 단계; 및
    상기 제 2 감광막 패턴을 식각마스크로 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 스페이서를 제거하는 단계 이후
    상기 파티션 패턴, 상기 제 2 파티션층 및 상기 제 3 파티션층을 식각마스크로 상기 피식각층을 식각하는 단계;
    상기 파티션 패턴, 상기 제 2 파티션층 및 상기 제 3 파티션층을 제거하는 단계;
    상기 식각된 피식각층 상에 도전물질을 매립하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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