KR20200102608A - Mim 커패시터 및 반도체 소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는, 기판 상의 절연막, 상기 기판 상에 수평적으로 배열된 메모리 셀 어레이들, 상기 절연막에 제공되고, 상기 메모리 셀 어레이들 사이에 배치되는 셀 더미 패턴, 상기 절연막에 제공된 셀 도전 패턴을 포함하는 도전부, 상기 절연막에 제공되고, 상기 셀 더미 패턴과 상기 셀 도전 패턴을 연결하는 셀 콘택 플러그를 포함하되, 상기 메모리 셀 어레이들의 각각은 상기 절연막에 수평적으로 배열된 메모리 셀들을 포함하고, 상기 셀 더미 패턴의 상면의 레벨은 상기 메모리 셀들 각각의 상면의 레벨과 동일하다.

Description

MIM 커패시터 및 반도체 소자{MIM capacitor and Semiconductor device}
본 발명은 MIM 커패시터 및 반도체 소자에 관한 것으로서, 보다 상세하게는 더미 패턴을 포함하는 MIM 커패시터 및 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 발전함에 따라, 반도체 소자의 특성에 대한 요구치가 증가되고 있다. 예컨대, 보다 빠르게 동작하는 반도체 소자에 대한 요구가 증가되고 있으며, 및/또는 우수한 신뢰성을 갖는 반도체 소자에 대한 요구가 증가되고 있다. 하지만, 반도체 소자의 고집적화 경향으로 반도체 소자 내 패턴들이 점점 미세해지고 있다. 선폭의 감소로 인하여, 고속화된 반도체 소자 및/또는 우수한 신뢰성을 갖는 반도체 소자의 구현이 점점 어려워지고 있다.
발명이 해결하고자 하는 과제는 수율 및 신뢰성이 개선된 반도체 소자를 제공하는데 있다.
본 발명의 실시예에 따른 반도체 소자는, 기판 상에 수평적으로 배열되고 메모리 셀들을 포함하는 메모리 셀 어레이들, 평면적 관점에서, 상기 메모리 셀 어레이들 사이에 배치되는 셀 더미 패턴, 상기 기판 상의 셀 도전 패턴, 상기 셀 더미 패턴과 상기 셀 도전 패턴을 연결하는 셀 콘택 플러그를 포함하되, 평면적 관점에서, 상기 셀 더미 패턴은 상기 메모리 셀 어레이들 사이에 배치되고, 상기 메모리 셀 어레이의 일 측면을 따라 연장된다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 절연체를 포함하는 MIM 커패시터는, 상기 제1 및 제2 전극들 각각은 절연막 상에 수평적으로 배치된 메모리 셀 어레이들 사이에 배치되는 더미 패턴, 상기 절연막을 관통하여 상기 더미 패턴과 상기 절연막 상의 도전 패턴을 연결하는 콘택 플러그를 포함하며, 상기 절연체는 상기 제1 및 제2 전극들 사이의 상기 절연막의 일 부분이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면, 더미 패턴들 중 적어도 일부를 MIM 커패시터로 활용할 수 있다. 일 예로, 메모리 셀 어레이들 사이에 배치되는 제1 셀 더미 패턴들을 MIM 커패시터로 활용할 수 있다.
이에 따라, 추가적인 커패시터(예를 들어, MOS 커패시터)가 제공되지 않거나 그 개수가 감소될 수 있다. 다양한 구조 및 배치의 MIM 커패시터들을 구현할 수 있어 배선 자유도가 증대될 수 있다. 또한, 반도체 소자의 칩(chip) 사이즈가 줄어들 수 있고, 반도체 소자의 수율 및 신뢰성이 개선될 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 메모리 셀 어레이를 보여주는 도면이다.
도 3a는 도 1의 I-I'에 따른 단면도이다.
도 3b는 도 1의 II-II'에 따른 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 도면이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자(1)의 평면도이다. 본 발명의 반도체 소자(1)는 일 예로, 가변 저항 메모리 소자일 수 있다. 그러나, 이는 일 예일 뿐, 반도체 소자(1)는 다양한 종류의 메모리 소자(일 예로, DRAM, MRAM 등)일 수 있다.
반도체 소자(1)는 셀 영역(CR) 및 페리 영역(PR)을 포함할 수 있다. 셀 영역(CR)에는 메모리 셀 어레이들(MCA)이 배치될 수 있다. 셀 영역(CR)은 메모리 셀 어레이들(MCA)을 포함하는 활성 영역일 수 있다. 메모리 셀 어레이들(MCA)은 기판(100) 상에 수평적으로 배치될 수 있다. 메모리 셀 어레이들(MCA)의 각각은 메모리 셀들(MC)을 포함할 수 있다. 페리 영역(PR)은 주변 회로들을 포함할 수 있다. 주변 회로들은 일 예로, 메모리 셀 어레이들(MCA)의 구동에 필요한 회로들을 포함할 수 있다. 일 예로, 주변 회로들은 로우 디코더, 페이지 버퍼, 래치 회로, 캐시 회로, 감지 증폭기, 및/또는 데이터 입출력 회로 등을 포함할 수 있다.
도 2는 메모리 셀 어레이(MCA)를 보여주는 도면이다. 도 2를 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1) 및 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 제1 및 제2 도전 라인들(CL1, CL2)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 차례로 그리고 서로 이격되어 제공될 수 있다.
메모리 셀 어레이(MCA)는 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있다. 메모리 셀 어레이(MCA)는 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 본 명세서에서, 제1 도전 라인들(CL1)은 하부 배선, 제2 도전 라인들(CL2)은 상부 배선으로 각각 혼용될 수 있다.
메모리 셀들(MC)의 각각은 가변 저항 구조체(VR) 및 스위칭 소자(SW)를 포함할 수 있다. 가변 저항 구조체(VR) 및 스위칭 소자(SW)는 대응하는(즉, 이에 연결되는) 도전 라인들(CL1, CL2) 사이에서 직렬로 연결될 수 있다. 일 예로, 메모리 셀들(MC)의 각각에 포함된 가변 저항 구조체(VR) 및 스위칭 소자(SW)는 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 도 2에는 가변 저항 구조체(VR) 위에 스위칭 소자(SW)가 연결되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 일 예로, 도 2에 도시된 바와 달리, 스위칭 소자(SW) 위에 가변 저항 구조체(VR)가 연결될 수도 있다. 또한, 도 2는 단일의 메모리 셀 어레이(MCA)를 도시하였으나, 이와 달리, 기판 상에 복수의 메모리 셀 어레이들이 적층될 수 있다.
다시 도 1을 참조하면, 셀 영역(CR)에 셀 더미 패턴들(CDP)이 배치될 수 있다. 셀 더미 패턴들(CDP)은 메모리 셀 어레이들(MCA) 사이에 배치될 수 있다. 셀 더미 패턴들(CDP)의 각각은 인접하는 메모리 셀 어레이들(MCA) 사이에 배치될 수 있다. 셀 더미 패턴들(CDP)의 각각은 메모리 셀 어레이들(MCA)의 일 측면을 따라 연장될 수 있다. 셀 더미 패턴들(CDP)의 각각은 메모리 셀 어레이들(MCA)의 길이 방향을 따라 연장되는 라인(line) 형상으로 제공될 수 있다. 일 예로, 셀 더미 패턴들(CDP)의 각각은 제1 방향(D1) 또는 제2 방향(D2)을 따라 연장될 수 있다. 셀 더미 패턴들(CDP)은 메모리 셀 어레이들(MCA)의 각각을 둘러싸도록 제공될 수 있다. 셀 더미 패턴들(CDP)은 제1 셀 더미 패턴들(CDP1) 및 제2 셀 더미 패턴들(CDP2)을 포함할 수 있다. 후술하나, 본 명세서에서 셀 콘택 플러그(144)가 연결되는 셀 더미 패턴들(CDP)의 일부는 제1 셀 더미 패턴들(CDP1)으로, 셀 콘택 플러그(144)가 연결되지 않는 다른 일부는 제2 셀 더미 패턴들(CDP2)으로 지칭될 수 있다.
제1 셀 더미 패턴(CDP1)에 셀 콘택 플러그(144)가 연결될 수 있다. 셀 콘택 플러그(144)를 통해, 제1 셀 더미 패턴(CDP1)은 다른 전도성 구조체(예를 들어, 후술할 셀 도전 패턴)와 전기적으로 연결될 수 있다. 이와 달리, 제2 셀 더미 패턴(CDP2)은 다른 전도성 구조체와 전기적으로 연결되지 않는다. 다시 말해서, 제2 셀 더미 패턴(CDP2)은 전기적으로 플로팅(floating)될 수 있다. 제1 셀 더미 패턴들(CDP1) 및 제2 셀 더미 패턴들(CDP2)의 형상, 개수 및 배치는 예시적인 것으로, 이에 제한되지 않는다.
도 3a는 도 1의 I-I'에 따른 단면도이다. 도 3b는 도 1의 II-II'에 따른 단면도이다. 도 1, 도 2, 도 3a 및 도 3b를 참조하면, 기판(100)은 셀 영역(CR) 및 페리 영역(PR)을 포함할 수 있다. 기판(100) 상에 제1 도전 라인들(CL1) 및 제1 도전 라인들(CL1)을 덮는 하부 절연막(110)이 배치될 수 있다.
기판(100)은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄으로 이루어진 반도체 기판일 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
제1 도전 라인들(CL1)은 제1 방향(D1)으로 연장되고 제2 방향(D2)을 따라 서로 이격될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 상면에 평행할 수 있고, 서로 교차할 수 있다. 제1 도전 라인들(CL1)은 하부 절연막(110) 내에 배치될 수 있고, 하부 절연막(110)은 제1 도전 라인들(CL1)의 상면들을 노출할 수 있다.
제1 도전 라인들(CL1)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 하부 절연막(110)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제2 도전 라인들(CL2)이 제1 도전 라인들(CL1)을 가로지르도록 제공될 수 있다. 제2 도전 라인들(CL2)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제2 도전 라인들(CL2)은 기판(100)의 상면에 대해 수직한 방향으로 이격될 수 있다. 제2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
앞서 설명한 것처럼, 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)의 교차점들에 메모리 셀들(도 2의 MC 참조)이 배치될 수 있다. 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 특정 군집의 메모리 셀들(MC)은 메모리 셀 어레이(MCA)를 정의할 수 있다. 설명의 편의를 위해 단일 층의 메모리 셀 어레이들(MCA)을 도시하였으나, 복수 층의 메모리 셀 어레이들이 기판(100) 상에 제3 방향(D3)을 따라 적층될 수 있다. 이 경우, 메모리 셀 어레이(MCA) 및 제1 및 제2 도전 라인들(CL1, CL2)에 상응하는 구조들이 기판(100) 상에 반복적으로 적층될 수 있다.
메모리 셀들(MC)의 각각은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결되는 가변 저항 구조체(VR) 및 스위칭 소자(SW)를 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)는 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 다른 예로, 도시된 바와 달리, 가변 저항 구조체(VR)는 제1 방향(D1) 또는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 이 경우, 가변 저항 구조체(VR)는 제1 방향(D1) 또는 제2 방향(D2)을 따라 배열되는 복수의 제1 메모리 셀들(MC1)에 의해 공유될 수 있다.
스위칭 소자(SW)는, 일 예로, 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 다른 예로, 도시된 바와 달리, 스위칭 소자(SW)는 제1 방향(D1) 또는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 이 경우, 스위칭 소자(SW)는 제1 방향(D1) 또는 제2 방향(D2)을 따라 배열되는 복수의 메모리 셀들(MC)에 의해 공유될 수 있다. 가변 저항 구조체(VR)는 기판(100)과 스위칭 소자(SW) 사이에 제공될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도시된 바와 달리, 스위칭 소자(SW)가 기판(100)과 가변 저항 구조체(VR) 사이에 제공될 수도 있다.
가변 저항 구조체(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)의 결정질-비정질 간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 이러한 실시예들에서, 가변 저항 구조체(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 구조체(VR)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다.
다른 실시예들에 따르면, 가변 저항 구조체(VR)는 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 구조체(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
스위칭 소자(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 스위칭 소자(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 스위칭 소자(SW)는 가변 저항 구조체(VR)보다 높은 결정질-비정질 간의 상전이 온도를 가질 수 있다. 일 예로, 스위칭 소자(SW)의 상전이 온도는 약 350℃ 내지 약 450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 가변 저항 구조체(VR)는 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 스위칭 소자(SW)는 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
스위칭 소자(SW)는 칼코게나이드(chalcogenide) 물질 및 불순물을 포함할 수 있다. 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 불순물은 C, N, B, 및 O 중 적어도 하나일 수 있다.
메모리 셀들(MC)의 각각은 가변 저항 구조체(VR)와 스위칭 소자(SW) 사이의 연결 전극(EP2)을 더 포함할 수 있다. 연결 전극(EP2)은 가변 저항 구조체(VR)와 스위칭 소자(SW)를 전기적으로 연결할 수 있고, 가변 저항 구조체(VR)와 스위칭 소자(SW)의 직접적인 접촉을 방지할 수 있다. 연결 전극(EP2)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및/또는 TaSiN 중에서 적어도 하나를 포함할 수 있다.
메모리 셀들(MC)의 각각은 가변 저항 구조체(VR)와 대응하는 제1 도전 라인(CL1) 사이에 제공되는 하부 전극(EP1)을 더 포함할 수 있다. 가변 저항 구조체(VR)는 하부 전극(EP1)에 의해 대응하는 제1 도전 라인(CL1)에 전기적으로 연결될 수 있다. 하부 전극(EP1)은 가변 저항 구조체(VR)를 사이에 두고 연결 전극(EP2)으로부터 이격될 수 있다. 하부 전극(EP1)은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 메모리 셀들(MC) 내에 각각 포함된 복수의 하부 전극들(EP1)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되어 기판(100) 상에 이차원적으로 배열될 수 있다. 하부 전극(EP1)은 가변 저항 구조체(VR)를 가열하여 상변화시키는 히터(heater) 전극일 수 있다. 하부 전극(EP1)은 제1 및 제2 도전 라인들(CL1, CL2)보다 비저항이 큰 물질을 포함할 수 있다. 하부 전극(EP1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
메모리 셀들(MC)의 각각은 스위칭 소자(SW)와 대응하는 제2 도전 라인(CL2) 사이에 제공되는 상부 전극(EP3)을 더 포함할 수 있다. 스위칭 소자(SW)는 상부 전극(EP3)에 의해 대응하는 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다. 상부 전극(EP3)은 스위칭 소자(SW)를 사이에 두고 연결 전극(EP2)으로부터 이격될 수 있다. 상부 전극(EP3)은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 메모리 셀들(MC) 내에 각각 포함된 복수의 상부 전극(EP3)은 은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되어 기판(100) 상에 이차원적으로 배열될 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상부 전극(EP3)은 대응하는 제2 도전 라인(CL2)이 연장되는 방향으로(일 예로, 제2 방향(D2)으로) 연장되는 라인 형태일 수 있다. 이 경우, 상부 전극(EP3)은 대응하는 제2 도전 라인(CL2)이 연장되는 방향으로(일 예로, 제2 방향(D2)으로) 배열되는 복수의 메모리 셀들(MC)에 의해 공유될 수 있다. 상부 전극(EP3)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
층간 절연막(120)이 기판(100) 상에 제공될 수 있다. 층간 절연막(120)은 차례로 적층된 제1 층간 절연막(122) 및 제2 층간 절연막(124)을 포함할 수 있다. 제1 층간 절연막(122)은 제1 도전 라인들(CL1)을 덮을 수 있고, 메모리 셀들(MC)의 각각에 포함된 하부 전극(EP1), 가변 저항 구조체(VR), 및 연결 전극(EP2)을 덮을 수 있다. 제1 층간 절연막(122) 상에 제2 층간 절연막(124)이 제공될 수 있다. 제2 층간 절연막(124)은 메모리 셀들(MC)의 각각에 포함된 스위칭 소자(SW) 및 상부 전극(EP3)을 덮을 수 있다. 제2 도전 라인들(CL2)은 제2 층간 절연막(124) 상에 제공될 수 있다. 제1 층간 절연막(122) 및 제2 층간 절연막(124)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상부 전극들(EP3) 및 제2 층간 절연막(124) 상에 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 서로 이격될 수 있다.
도 1, 도 3a, 및 도 3b를 참조하면, 메모리 셀 어레이들(MCA) 사이에 셀 더미 패턴들(CDP)이 배치될 수 있다. 셀 더미 패턴들(CDP)은 제1 셀 더미 패턴들(CDP1) 및 제2 셀 더미 패턴들(CDP2)을 포함할 수 있다. 셀 더미 패턴들(CDP)은 기판(100) 상의 패턴 균일도를 향상시켜 메모리 소자의 패턴 붕괴를 방지할 수 있다.
제1 셀 더미 패턴(CDP1)은 상부 절연막(130)에 제공될 수 있다. 제1 셀 더미 패턴(CDP1)은 상부 절연막(130) 내에 제공될 수 있다. 제1 셀 더미 패턴(CDP1)의 레벨은 상술한 제2 도전 라인(CL2)의 레벨과 실질적으로 동일할 수 있다. 본 명세서에서, 레벨은 기판(100)의 상면으로부터 해당 구조체의 일 면까지의 수직 거리를 의미할 수 있다. 다시 말해서, 제1 셀 더미 패턴(CDP1)의 상면은 제2 도전 라인(CL2)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 셀 더미 패턴(CDP1)의 하면의 레벨은 제2 도전 라인(CL2)의 하면(S4)의 레벨과 실질적으로 동일할 수 있다. 즉, 제1 셀 더미 패턴(CDP1)의 두께는 제2 도전 라인(CL2)의 두께와 실질적으로 동일할 수 있다. 제1 셀 더미 패턴(CDP1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 제1 셀 더미 패턴(CDP1)은 셀 콘택 플러그(144)에 의해, 다른 전도성 구조체(예를 들어, 셀 도전 패턴(142))와 전기적으로 연결될 수 있다.
셀 콘택 플러그(144)가 제1 셀 더미 패턴(CDP1)과 셀 도전 패턴(142)을 연결할 수 있다. 셀 콘택 플러그(144)는 제2 층간 절연막(124)을 관통하여 제1 셀 더미 패턴(CDP1)과 셀 도전 패턴(142)을 연결할 수 있다. 할 수 있다. 셀 콘택 플러그(144)는 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 셀 콘택 플러그(144)는, 제1 셀 더미 패턴(CDP1) 상에 수평적으로 서로 이격된 복수의 셀 콘택 플러그들(144)을 포함할 수 있다. 일 예로, 제1 셀 더미 패턴(CDP1) 상에 2개의 셀 콘택 플러그(144)가 연결되는 것을 예로 들어 설명하였으나, 이와 달리 다양한 개수의 셀 콘택 플러그(144)가 제공될 수 있다. 단일의 제1 셀 더미 패턴(CDP1) 상에 복수 개의 셀 콘택 플러그들(144)이 제공되는 경우, 전극의 면적이 확대되는 것과 유사한 효과를 얻을 수 있다.
셀 도전 패턴(142)은 하부 절연막(110) 상에 제공될 수 있다. 셀 도전 패턴(142)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 셀 도전 패턴(142)이 셀 콘택 플러그(144)와 수직적으로 중첩되는 위치에 제공되는 것을 예로 들어 도시하였으나, 셀 도전 패턴(142)의 형상 및 배치는 이에 제한되지 않는다.
도 3a를 참조하면, 인접하는 제1 셀 더미 패턴들(CDP1), 인접하는 제1 셀 더미 패턴들(CDP1) 각각에 연결되는 셀 콘택 플러그들(144), 셀 콘택 플러그들(144) 사이의 절연막들(110,120,130)의 일 부분, 및 셀 도전 패턴들(142)은 MIM(metal-insulator-metal) 커패시터(MIM)로 기능할 수 있다. 일 예로, 제1 전극은 제1 셀 더미 패턴(CDP1), 제1 셀 더미 패턴(CDP1)에 연결된 셀 콘택 플러그(144), 셀 콘택 플러그(144)에 연결된 셀 도전 패턴(142)을 포함하고,제2 전극은 제1 셀 더미 패턴(CDP1), 제1 셀 더미 패턴(CDP1)에 연결된 셀 콘택 플러그(144), 셀 콘택 플러그(144)에 연결된 셀 도전 패턴(142)을 포함하며, 제1 전극과 제2 전극 사이의 절연막들의 일 부분들이 제1 전극과 제2 전극 사이의 절연체로서 기능할 수 있다.
제2 셀 더미 패턴(CDP2)은 상부 절연막(130)에 제공될 수 있다. 제2 셀 더미 패턴(CDP2)은 상부 절연막(130) 내에 제공될 수 있다. 제2 셀 더미 패턴(CDP2)의 레벨은 상술한 제2 도전 라인(CL2)의 레벨과 실질적으로 동일할 수 있다. 제2 셀 더미 패턴(CDP2)의 두께는 제2 도전 라인(CL2)의 두께와 실질적으로 동일할 수 있다. 제2 셀 더미 패턴(CDP2)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 제2 셀 더미 패턴(CDP2)은 다른 전도성 구조체와 전기적으로 연결되지 않는다. 다시 말해서, 제2 셀 더미 패턴(CDP2)은 전기적으로 플로팅(floating)될 수 있다.
페리 영역(PR)의 기판(100) 상에 상술한 하부 절연막(110), 제1 및 제2 층간 절연막들(122,124), 및 상부 절연막(130)이 제공될 수 있다. 페리 영역(PR)의 기판(100) 상에 페리 더미 패턴들(PDP)이 배치될 수 있다. 페리 더미 패턴들(PDP)은 제1 페리 더미 패턴들(PDP1) 및 제2 페리 더미 패턴들(PDP2)을 포함할 수 있다.
제1 페리 더미 패턴(PDP1)은 상부 절연막(130)에 제공될 수 있다. 제1 페리 더미 패턴(PDP1)은 상부 절연막(130) 내에 제공될 수 있다. 제1 페리 더미 패턴(PDP1)은 상술한 제1 셀 더미 패턴(CDP1)과 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 제1 페리 더미 패턴(PDP1)의 상면의 레벨은 상술한 제2 도전 라인(CL2)의 상면의 레벨과 실질적으로 동일할 수 있다. 다시 말해서, 제1 페리 더미 패턴(PDP1)의 상면은 제2 도전 라인(CL2)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 페리 더미 패턴(PDP1)의 하면의 레벨은 제2 도전 라인(CL2)의 하면의 레벨과 실질적으로 동일할 수 있다. 즉, 제1 페리 더미 패턴(PDP1)의 두께는 제2 도전 라인(CL2)의 두께와 실질적으로 동일할 수 있다. 제1 페리 더미 패턴(PDP1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 제1 페리 더미 패턴(PDP1)은 페리 콘택 플러그(154)에 의해, 다른 전도성 구조체(예를 들어, 페리 도전 패턴(152))와 전기적으로 연결될 수 있다.
페리 콘택 플러그(154)가 제1 페리 더미 패턴(PDP1)과 페리 도전 패턴(152)을 연결할 수 있다. 페리 콘택 플러그(154)는 제2 층간 절연막(124)을 관통하여 제1 셀 더미 패턴(CDP1)과 페리 도전 패턴(152)을 연결할 수 있다. 페리 콘택 플러그(154)는 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 페리 콘택 플러그(154)는 수평적으로 서로 이격된 복수의 페리 콘택 플러그들(154)을 포함할 수 있다.
페리 도전 패턴(152)은 하부 절연막(110) 상에 제공될 수 있다. 페리 도전 패턴(152)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 페리 도전 패턴(152)이 페리 콘택 플러그(154)와 수직적으로 중첩되는 위치에 제공되는 것을 예로 들어 도시하였으나, 페리 도전 패턴(152)의 형상 및 배치는 이에 제한되지 않는다.
도 3b를 참조하면, 인접하는 제1 페리 더미 패턴들(PDP1), 인접하는 제1 페리 더미 패턴들(PDP1) 각각에 연결되는 페리 콘택 플러그들(154), 페리 콘택 플러그들(154) 사이의 절연막들(110,120,130)의 다른 일 부분, 및 페리 도전 패턴(152)은 MIM(metal-insulator-metal) 커패시터(MIM)로 기능할 수 있다. 일 예로, 제1 전극은 제1 페리 더미 패턴(PDP1), 제1 페리 더미 패턴(PDP1)에 연결된 페리 콘택 플러그(154), 페리 콘택 플러그(154)에 연결된 페리 도전 패턴(152)을 포함하고, 제2 전극은 제1 페리 더미 패턴(PDP1), 제1 페리 더미 패턴(PDP1)에 연결된 페리 콘택 플러그(154), 페리 콘택 플러그(154)에 연결된 페리 도전 패턴(152)을 포함하며, 제1 전극과 제2 전극 사이의 절연막들의 일 부분들이 제1 전극과 제2 전극 사이의 절연체로서 기능할 수 있다.
제2 페리 더미 패턴(PDP2)은 다른 전도성 구조체와 전기적으로 연결되지 않는다. 다시 말해서, 제2 페리 더미 패턴(PDP2)은 전기적으로 플로팅(floating)될 수 있다. 페리 영역(PR)이 셀 영역(CR)과 동일한 층 구조를 갖는 것을 예로 들어 도시하였으나, 이와 달리, 페리 영역(PR)은 셀 영역(CR)과 다른 층 구조를 가질 수 있다. 일 예로, 페리 영역(PR)은 셀 영역(CR)에 제공되는 층들 중 일부만을 포함할 수 있다.
본 발명의 개념에 따르면, 더미 패턴들(CDP,DDP) 중 적어도 일부를 MIM 커패시터로 활용할 수 있다. 일 예로, 메모리 셀 어레이들(MCA) 사이에 배치되는 제1 셀 더미 패턴들(CDP1)을 MIM 커패시터로 활용할 수 있다. 이에 따라, 추가적인 커패시터(예를 들어, MOS 커패시터)가 제공되지 않거나 그 개수가 감소될 수 있다. 이에 따라, 반도체 소자의 칩(chip) 사이즈가 줄어들 수 있고, 반도체 소자의 수율 및 신뢰성이 개선될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자(1a)의 도면이다. 도 4a 및 도 4b는 각각, 도 1의 I-I' 및 II-II'에 대응하는 단면도들일 수 있다. 이하, 도 3a 내지 도 3b를 참조하여 설명한 반도체 소자(1)와 동일 또는 유사한 구성들에 대해서는 동일한 참조 번호를 사용하고, 이하 중복되는 설명은 생략한다.
도 4a 및 도 4b를 참조하면, 반도체 소자(1a)의 제1 셀 더미 패턴(CDP1)은 제2 층간 절연막(124)에 제공될 수 있다. 제1 셀 더미 패턴(CDP1)은 제2 층간 절연막(124) 내에 제공될 수 있다. 제1 셀 더미 패턴(CDP1)의 두께는 상술한 스위칭 소자(SW)의 두께와 실질적으로 동일할 수 있다. 제1 셀 더미 패턴(CDP1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 제1 셀 더미 패턴(CDP1)은 셀 콘택 플러그(144)에 의해, 다른 전도성 구조체(예를 들어, 셀 도전 패턴(142))와 전기적으로 연결될 수 있다.셀 더미 패턴들(CDP)은 메모리 소자의 평탄화 공정시, 메모리 소자의 패턴 붕괴를 방지하기 위해 제공될 수 있다. 일 예로, 셀 더미 패턴들(CDP)은 기판(100) 상의 패턴 균일도를 향상시켜 메모리 소자의 패턴 붕괴를 방지할 수 있다.
제2 셀 더미 패턴(CDP2)은 제2 층간 절연막(124)에 제공될 수 있다. 제2 셀 더미 패턴(CDP2)은 제2 층간 절연막(124) 내에 제공될 수 있다. 제2 셀 더미 패턴(CDP2)의 두께는 상술한 스위칭 소자(SW)의 두께와 실질적으로 동일할 수 있다.
제1 페리 더미 패턴(PDP1)은 제2 층간 절연막(124)에 제공될 수 있다. 일 예로, 제1 페리 더미 패턴(PDP1)은 제2 층간 절연막(124)에 내에 제공될 수 있다. 제1 페리 더미 패턴(PDP1)의 상면의 레벨은 상술한 스위칭 소자(SW)의 상면의 레벨과 실질적으로 동일할 수 있다.
제2 페리 더미 패턴(PDP2)은 제2 층간 절연막(124)에 제공될 수 있다. 일 예로, 제2 페리 더미 패턴(PDP2)은 제2 층간 절연막(124)에 내에 제공될 수 있다. 제2 페리 더미 패턴(PDP2)의 상면의 레벨은 상술한 스위칭 소자(SW)의 상면의 레벨과 실질적으로 동일할 수 있다.
도면에서는 셀 더미 패턴들(CDP) 및 페리 더미 패턴들(PDP)이 제2 층간 절연막(124) 상에 제공되는 것을 예로 들어 설명하였으나, 이와 달리, 셀 더미 패턴들(CDP) 및 페리 더미 패턴들(PDP)은 제1 층간 절연막(122) 상에 또는 제1 및 제2 층간 절연막들(122,124) 상에 제공될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자(1b)의 도면이다. 도 5a 및 도 5b는 각각, 도 1의 I-I' 및 II-II'에 대응하는 단면도들일 수 있다. 이하, 도 3a 내지 도 3b를 참조하여 설명한 반도체 소자(1)와 동일 또는 유사한 구성들에 대해서는 동일한 참조 번호를 사용하고, 이하 중복되는 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 반도체 소자(1b)는 활성 영역(143)을 포함할 수 있다. 활성 영역(143)은 기판(100) 내에 소자 분리 영역들(STI) 사이의 일 영역일 수 있다. 일 예로, 활성 영역(143)은 불순물이 주입된 이온 주입 영역일 수 있다. 셀 콘택 플러그(144)는 제1 셀 더미 패턴(CDP1)과 활성 영역(143)을 연결할 수 있다. 셀 콘택 플러그(144)는 하부 절연막(110), 및 제1 및 제2 층간 절연막들(122,124)을 관통할 수 있다. 페리 콘택 플러그(154)는 제1 페리 더미 패턴(PDP1)과 활성 영역(143)을 연결할 수 있다. 페리 콘택 플러그(154)는 하부 절연막(110), 및 제1 및 제2 층간 절연막들(122,124)을 관통할 수 있다.
본 실시예에 따르면, 셀 콘택 플러그들(144) 사이의 절연막들의 관통 길이가 길어짐으로써 전극의 면적이 넓어지는 것에 상응하는 효과를 낼 수 있다. 페리 콘택 플러그들(154) 사이의 절연막들의 관통 길이가 길어짐으로써 전극의 면적이 넓어지는 것에 상응하는 효과를 낼 수 있다. 이에 따라, MIM 캐패시터들(MIM)의 캐패시턴스가 증대될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자(1c)의 도면이다. 도 6a 및 도 6b는 각각, 도 1의 I-I' 및 II-II'에 대응하는 단면도들일 수 있다. 이하, 도 3a 내지 도 3b를 참조하여 설명한 반도체 소자(1)와 동일 또는 유사한 구성들에 대해서는 동일한 참조 번호를 사용하고, 이하 중복되는 설명은 생략한다.
도 6a 및 도 6b를 참조하면, 반도체 소자(1c)는 상부 절연막(130) 상에 추가 절연막(140)을 더 포함할 수 있다. 셀 도전 패턴(142)은 추가 절연막(140) 상에 제공될 수 있다. 셀 콘택 플러그(144)는 추가 및 상부 절연막들(140,130)을 관통하여 셀 도전 패턴(142)과 제1 셀 더미 패턴(CDP1)을 연결할 수 있다.
페리 도전 패턴(152)은 추가 절연막(140) 상에 제공될 수 있다. 페리 콘택 플러그(154)는 추가 및 상부 절연막들(140,130)을 관통하여 페리 도전 패턴(152)과 제1 페리 더미 패턴(PDP1)을 연결할 수 있다.
본 실시예에 따르면, 셀 콘택 플러그들(144) 사이의 절연막들(130,140b)의 관통 길이가 길어짐으로써 전극의 면적이 넓어지는 것에 상응하는 효과를 낼 수 있다. 페리 콘택 플러그들(154) 사이의 층간 절연막들(130,140)의 관통 길이가 길어짐으로써 전극의 면적이 넓어지는 것에 상응하는 효과를 낼 수 있다. 이에 따라, MIM 캐패시터들(MIM)의 캐패시턴스가 증대될 수 있다. 또한, 배선 자유도가 증가하여 다양한 형상을 갖는 MIM 커패시터를 구현할 수 있다.
상술한 바와 같이, 반도체 소자는 다양한 구조 및 배치의 MIM 커패시터들을 구현할 수 있다. 또한, 셀 영역과 페리 영역 각각, 셀 영역 내에도 필요에 따라 각각 다른 구조 및 배치의 MIM 커패시터들을 구현할 수 있다. 이에 따라, 배선 자유도 및 반도체 소자의 성능이 개선될 수 있다.
또한, 도면에는 단일 층의 메모리 셀 어레이들(MCA)을 포함하는 것을 예로 들어 도시하였으나, 이와 달리, 다층 구조의 메모리 셀 어레이 스택에도 본 발명의 개념이 적용될 수 있다. 이러한 경우, 콘택 플러그들의 관통 길이가 길어짐에 따라 커패시턴스가 증가할 수 있다. 또한, 도전 패턴들(142,152)이 기판(100)과 제1 도전 라인들(CL1) 사이의 절연막들(미도시) 배치될 수 있다. 즉, 더미 패턴들과 콘택 플러그들에 의해 전기적으로 연결되는 도전 패턴들의 위치 및 기능은 한정되지 않는다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (10)

  1. 기판 상에 수평적으로 배열되고 메모리 셀들을 포함하는 메모리 셀 어레이들;
    평면적 관점에서, 상기 메모리 셀 어레이들 사이에 배치되는 셀 더미 패턴;
    상기 기판 상의 셀 도전 패턴;
    상기 셀 더미 패턴과 상기 셀 도전 패턴을 연결하는 셀 콘택 플러그를 포함하되,
    평면적 관점에서, 상기 셀 더미 패턴은 상기 메모리 셀 어레이들 사이에 배치되고, 상기 메모리 셀 어레이의 일 측면을 따라 연장되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 메모리 셀들 상의 상부 배선;
    상기 기판 상에 상기 메모리 셀들을 포함하는 층간 절연막;
    상기 층간 절연막 상에 상기 상부 배선을 포함하는 상부 절연막을 더 포함하되,
    상기 셀 더미 패턴은 상기 상부 절연막에 배치되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 메모리 셀들 아래의 하부 배선;
    상기 기판과 상기 층간 절연막 사이에 상기 하부 배선을 포함하는 하부 절연막을 더 포함하되,
    상기 셀 도전 패턴은 상기 하부 절연막에 배치되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 셀 더미 패턴은 복수 개로 제공되고,
    상기 복수 개의 셀 더미 패턴들 중 인접하는 셀 더미 패턴들, 상기 인접하는 셀 더미 패턴들 각각에 연결되는 상기 셀 콘택 플러그들, 상기 셀 콘택 플러그들 사이의 상기 층간 절연막의 일 부분, 상기 셀 콘택 플러그들 각각과 연결되는 상기 셀 콘택 플러그들은 MIM 커패시터로 기능하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 셀 콘택 플러그는, 상기 셀 더미 패턴에 서로 수평적으로 이격되어 배치되는 복수의 셀 콘택 플러그들을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 기판 상에 상기 메모리 셀들을 포함하는 층간 절연막을 더 포함하되,
    상기 셀 더미 패턴은 상기 층간 절연막에 배치되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 기판 내에 형성된 활성 영역을 더 포함하되,
    상기 셀 콘택 플러그는 상기 셀 더미 패턴과 상기 활성 영역을 연결하는 반도체 소자.
  8. 제 2 항에 있어서,
    상기 상부 절연막 상에 추가 절연막을 더 포함하되,
    상기 셀 도전 패턴은 상기 추가 절연막 상에 제공되는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 셀 더미 패턴은 제1 셀 더미 패턴이고,
    평면적 관점에서, 상기 메모리 셀 어레이들 사이에 배치되고, 상기 메모리 셀 어레이의 일 측면을 따라 연장되며 전기적으로 플로팅(floating)된 제2 셀 더미 패턴을 더 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 기판은 셀 영역 및 페리 영역을 포함하고, 상기 메모리 셀 어레이들 및 상기 셀 더미 패턴은 셀 영역에 형성되되,
    상기 페리 영역은:
    상기 페리 영역에 제공되는 페리 더미 패턴;
    상기 페리 영역의 상기 기판 상에 제공된 페리 도전 패턴; 및
    상기 페리 더미 패턴과 상기 페리 도전 패턴을 연결하는 페리 콘택 플러그를 포함하되,
    상기 페리 더미 패턴의 레벨은 상기 셀 더미 패턴의 레벨과 동일한 반도체 소자.






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