CN1304175A - 半导体器件 - Google Patents

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Abstract

降低在布线传送的信号中重叠的噪声或串扰。在与多层的布线8、19、28相同的层中,分别形成虚设布线9、21、25。虚设布线9、21、25之间用虚设栓塞22、26来连接。至少虚设布线9a、21a、21c、25a和虚设栓塞22a、26a、26c被固定为接地电位。

Description

半导体器件
本发明涉及具有在半导体衬底的主表面上方形成多层布线的多层布线结构的半导体器件，特别涉及有关降低在布线传送信号中重叠的噪声或串扰的改进。
以LSI(大规模集成电路)为代表的半导体集成电路有在半导体衬底的主表面中的有源区域上形成的多个半导体元件。这些半导体元件例如利用STI(Shallow Trench Isolation)等元件隔离结构来彼此进行电隔离。为了实现集成电路的功能，这些半导体元件通过导电体(布线)有选择地进行连接。
作为导电体的材料，通常使用高浓度地包含掺杂物的多晶硅或金属。作为金属布线，可使用铝、铜、钨、钼等。此外，在作为最接近半导体衬底的主表面形成的布线的栅极中，使用铝、多晶硅、多晶硅/金属硅化物的双层结构、钨、及钼等。在金属硅化物中，可使用钨、钴、镍、钛、锆、铂等金属。
作为形成布线的方法，以往提出两种方法。在第一方法中，通过CVD(化学汽相淀积)或溅射等，在把布线材料堆积在整个半导体衬底的主表面后，涂敷抗蚀剂。然后，通过复印工序来进行构图，形成抗蚀剂掩模。而且，使用该抗蚀剂掩模，通过对布线材料实施各向异性腐蚀，形成布线图形。在本说明书中，把该第一方法暂时称为‘腐蚀法’。
在第二方法中，在形成于半导体衬底主表面上的绝缘膜上，在涂敷抗蚀剂后，通过复印工序，使该抗蚀剂被构图，形成抗蚀剂掩模。然后，使用该抗蚀剂掩模，通过实施各向异性腐蚀，在绝缘膜上有选择地形成沟。接着，通过使用CVD或镀敷法，用布线材料来添埋沟。然后，通过使用CMP(化学机械研磨法)，使绝缘膜的表面和布线材料的表面平坦化，以便彼此大致一致。把该第二方法称为镶嵌(damascene)法。
首先说明利用腐蚀法的布线形成工序。图27～图29是表示以往腐蚀法的布线形成工序的制造工序图。
首先，执行图27的工序。在图27的工序中，首先，在硅衬底的半导体衬底101的主表面上，形成作为元件隔离结构的STI102和作为半导体元件的MOSFET。各MOSFET是半导体衬底101的主表面中有选择地形成的区域，包括一对N+源和漏区(把源区和漏区的组总称为‘源和漏区’)106、一对N-源和漏区105、以及沟道区104。在主表面上，有选择地形成构成掺杂多晶硅层108和钨硅化物层109的双层结构的栅极，以便通过栅绝缘膜107与沟道区104对置。而且，通过氮化硅膜110由侧壁111覆盖栅极。
在半导体衬底101的主表面上有选择地形成STI102，使相邻的MOSFET之间进行电隔离。在形成MOSFET之前，在半导体衬底101上形成沟道塞层103。
在形成MOSFET和STI102后，在半导体衬底101的主表面上方堆积层间绝缘膜112，以覆盖侧壁111。接着，在层间绝缘膜112中，在N+源和漏区106的正上方部位，有选择地形成通孔113后，添埋该通孔113，而且，堆积铝114，以覆盖层间绝缘膜112的上面。在通孔113中埋设的铝和栓塞有作为MOSFET的源和漏电极的功能。
再有，在通孔113的底面上，由于露出半导体衬底101，所以铝114向半导体衬底101析出，由此，有引起泄漏的可能性。按防止泄漏的目的，在通孔113的底面和侧面上堆积阻挡金属层(图中省略)。作为阻挡金属层的材料，例如可使用TiN(氮化钛)等。
接着，在铝114上堆积ARC膜(防反射膜)115。堆积ARC膜115，以便在复印工序时用铝114的表面反射曝光的光，使抗蚀剂图形比设计更细地形成，防止所谓的晕光。然后，在ARC膜115上涂敷抗蚀剂，经过复印工序，形成抗蚀剂掩模116。
接着，执行图28的工序。在图28的工序中，首先，使用抗蚀剂掩模116，通过对铝114实施各向异性腐蚀，形成铝布线150。然后，堆积层间绝缘膜117。此时，沿半导体衬底101的主表面，在铝布线150的密度即布线密度高的区域118中，就层间绝缘膜117的表面上呈现的台阶120小的情况来说，在布线密度低的区域119中，台阶121大。如果有象台阶121那样的大台阶，那么在层间绝缘膜117上会堆积铝，而且，在通过复印工序来形成第二铝布线时，产生通过复印不能高精度地进行构图等加工上的问题。
为了回避这个问题，在层间绝缘膜117上堆积铝之前，尝试使用CMP来使层间绝缘膜117平坦化那样的方法。但是，由于布线密度不均匀，所以即使在执行CMP后，仍存在层间绝缘膜117表面的台阶未充分消除而残留的问题。
作为回避这个问题的方法，如图29所示，形成与MOSFET工作无关的虚设铝布线122，以便补充密度低的铝布线150，由此，缓和布线密度不均匀性那样的方法是众所周知的。通过消除布线密度低的区域，由于可以降低抑制层间绝缘膜117表面上呈现的台阶123，所以可以提高CMP工序后的层间绝缘膜117的表面平坦性。于是，不用说，虚设布线图形的形成是必须的，以便在CMP工序后可提高半导体衬底101上的结构物表面的平坦性。
下面，说明利用镶嵌法的布线形成工序。以提高LSI的工作速度为目的，在LSI的布线材料中使用布线电阻比铝(Al)低的铜(Cu)的技术是众所周知的。例如，比较20℃下的电阻率，与Al的2.74μΩ·cm相比，Cu低至1.70μΩ·cm。但是，在上述腐蚀法中，由于难以形成铜布线，所以在形成铜布线的工序中，广泛地采用镶嵌法。
图30～图36是表示按照以往的镶嵌法进行布线形成工序的制造工序图。首先，如图30所示，在硅衬底的半导体衬底101的主表面上形成作为元件隔离结构的STI102和作为半导体元件的MOSFET。各MOSFET的结构除了在图30所示的MOSFET的N+源和漏区106上设有硅化物层145以外，有与图27所示的MOSFET相同的结构。
在形成MOSFET和STI102后，在半导体衬底101的主表面的上方堆积层间绝缘膜127，以覆盖侧壁111。接着，在层间绝缘膜127中，在N+源和漏区106正上方的部位上，有选择地形成通孔124。在该阶段中，图30所示的布线沟125未形成。就层间绝缘膜127来说，例如可使用介质常数从2至3左右的绝缘膜。在氧化硅膜中，介质常数为3.9左右，但使用介质常数比它低的绝缘膜的理由在于，降低相邻的栅极之间的寄生电容或栅极和通孔124中埋设的栓塞之间的寄生电容，提高半导体器件的工作速度。
接着，堆积抗蚀剂栓塞(图中未示出)，以便填充通孔124。然后，形成抗蚀剂掩模，通过对层间绝缘膜127实施各向异性腐蚀，形成布线沟125。此时，有形成布线沟125的密度高的区域129和密度低的区域130的情况。
接着，在除去通孔124中填充的抗蚀剂栓塞后，堆积阻挡金属126，以便覆盖通孔124的底面和侧面、布线沟125的底面和侧面、以及层间绝缘膜127的上表面。作为阻挡金属126的材料，可使用WN、TiN、TaN等氮化金属膜。形成阻挡金属126的理由在于，防止通孔124和布线沟125中填充的金属原子向层间绝缘膜127的热扩散。
在随后的图31的工序中，例如通过使用CVD或PVD(物理汽相生长法)来堆积铜，以便填充通孔124和布线沟125，而且覆盖层间绝缘膜127的上表面。此时，在布线密度高的区域129中，在堆积铜的表面上显现的台阶132小，而在布线密度低的区域130中，存在台阶133大的情况。于是，如果在台阶的大小上不均匀，那么即使用后面的CMP工序进行平坦化，也难以获得充分平坦的表面。
为了回避这个问题，如图32所示，在布线密度低的区域130，即在布线间隔大的区域中，形成虚设布线沟134，抑制布线间隔不均匀的技术是众所周知的。由此，可减小抑制在堆积铜的表面上呈现的台阶，以便使区域129和区域130间变得均匀。
此外，如果使用电解电镀装置来堆积铜，那么图31所示的铜的表面台阶132、133的不均匀被很大程度地降低。即使如此，如果在布线密度上仍然有差异，那么在CMP工序中，会产生布线密度低的区域130的铜布线被过研磨那样的问题。如果观察过研磨的铜布线的剖面，那么铜的上表面有凹陷，由于如同盘底那样可见，所以把该现象称为‘凹陷(dishing)’。
由于布线密度越高，平均单位面积应该除去的铜量增加就越多，所以研磨率减少。因此，与布线密度高的区域129相比，布线密度低的区域130的研磨率变大，如果使密度高的区域129的平坦性优先，那么布线密度低的区域130被过研磨，产生凹陷。如果在铜布线上产生凹陷，那么由于铜布线的截面积减少，所以布线延迟变大。就是说，半导体器件的动作速度降低。为了回避凹陷的问题，必须配置虚设布线，降低布线密度不均匀。由此，同时使铜布线的平坦性提高。
在随后图33的工序中，首先，通过执行CMP，以层间绝缘膜127作为塞，使铜的上表面平坦化。通过该CMP工序，把层间绝缘膜127的上表面和铜布线的上表面平坦化，以便彼此大致一致。在该工序中，还除去在层间绝缘膜127的上表面上形成的阻挡金属126。此时，形成布线125b和虚设布线134b。无论哪个布线，材质都为铜，但在图33中为了便于判别，附以不同的阴影线。
接着，堆积层间绝缘膜135和136。就层间绝缘膜135的材料来说，例如可使用氮化硅或氮氧化硅。形成层间绝缘膜135的目的在于，防止露出的铜布线的表面被氧化。氮化硅和氮氧化硅具有这样的性质，防止在大气中或半导体器件制造装置中使用的气体环境中的氧化剂(氧、水等)通过热扩散或漂移到达铜布线。此外，就层间绝缘膜136的材料来说，例如可使用介质常数为2～3左右的绝缘体。在层间绝缘膜136中，使用介质常数比较小的绝缘体的原因在于降低布线间电容，由此，缩短半导体器件工作时的延迟时间。
接着，通过复印工序，使用构图过的抗蚀剂掩模(图中未示出)，通过实施各向异性腐蚀，在层间绝缘膜135、136上形成通孔137。然后，为了填充通孔137的下半部分，形成有机栓塞138。
在随后的图34的工序中，首先，在堆积抗蚀剂(图中未示出)后，通过复印工序来构图，形成抗蚀剂掩模(图中未示出)。接着，使用抗蚀剂掩模，通过实施各向异性腐蚀，在层间绝缘膜136上形成布线沟139和虚设布线沟140。虚设布线沟140与层间绝缘膜112上形成的虚设布线沟134同样地形成，以提高由后面进行的CMP工序得到的铜布线的平坦性。
在随后图35的工序中，首先，在堆积阻挡金属141后，堆积铜142，以便填充通孔137以及布线沟139、140，而且，覆盖层间绝缘膜136的上表面。由于虚设布线沟140，可降低抑制台阶143。
在随后的图36的工序中，首先，通过执行CMP，以层间绝缘膜136作为塞，使铜的上表面平坦化。由于有虚设布线沟140，所以平坦性提高。通过该工序，形成通孔137中填充铜的栓塞、布线沟139中填充的铜布线144和虚设布线沟140中填充的虚设铜布线145。
接着，例如，通过堆积氮化硅，形成层间绝缘膜146，而且，例如，通过堆积SiOF，形成层间绝缘膜147。
如上所述，在层间绝缘膜上形成布线沟和通孔后，进行阻挡金属的形成和铜的埋入堆积，而且，进行用于除去剩余铜的CMP处理那样的一连串工序被称为双镶嵌(dual damascene)法。虚设图形除了提高CMP工序的平坦化以外，依据复印工序的周边图形的形状，还被设置用于补偿精加工的抗蚀剂形状决定的邻近效应。
如上所述，由于图29的虚设布线122和图36的虚设布线134b、145是为提高布线和层间绝缘膜的平坦性的目的而设置的，所以与半导体器件中形成的集成电路的电路功能不直接相关。因此，以往，虚设布线不与半导体器件上配置的电路端子连接，在电气上就原样被浮置放置。
随着近年来LSI的集成化的进步，由于布线间距变窄，工作频率已达到数百MHz～数GHz，因而产生电浮置状态下虚设布线引起的问题。第一，某些布线，例如在预充电布线等中，由于电位从0V(接地电位)短时间内变化至VDD(高电位侧电源电位)，所以如果电流流动，那么在其布线周围产生磁场环路。该磁场环路通过电磁感应使相邻的虚设布线中产生位移电流。位移电流流动，直至虚设布线的电位变得一样。由于虚设布线电浮置，所以其电位依据电路动作的过程来决定。如果该位移电流大，那么在虚设布线的周围产生磁场环路，该磁场环路在与虚设布线相邻的其它布线中因电磁感应而感应位移电流。从而造成作为噪声(噪音)的该电流重叠在信号中那样的问题。
第二，如果某些布线与虚设布线之间的间隔变窄，那么它们间的结合电容变大。因此，与流过布线的电荷量对应，虚设布线中产生的镜象电荷量也变大。该镜象电荷对其它布线的信号产生影响，成为噪声(噪音)的原因。
可以把这两种现象称为通过虚设布线的布线间的串扰。由于这种噪声对模拟电路的影响特别大，所以成为大问题。
本发明的目的在于消除以往器件的上述问题，提供可以降低在布线传送的信号中重叠的噪声或串扰的半导体器件。
再有，作为展示与本发明相关技术的文献，已知有特开平8-222632号公报(以下称为文献1)、特开平10-199882号公报(以下称为文献2)、及特开平4-179126号公报(以下称为文献3)。
第1发明的器件是半导体器件，包括：具有主表面并沿该主表面制作半导体元件的半导体衬底；在所述主表面上形成的层间绝缘膜；用所述层间绝缘膜隔开的多层配置的导电性布线；在包含所述多层的两层以上的层中，与所述布线同一层地配置的导电性的虚设布线；和导电性的虚设栓塞，为了在所述两层以上的层之间相互连接所述虚设布线，有选择地埋设在所述层间绝缘膜中，而且，与以所述布线中包括的低电位侧电源线或高电位侧电源线传送的电位为基准的保持一定电位的稳定电位线连接，同时与所述虚设布线连接。
第2发明的器件是半导体器件，包括：具有主表面，并把该主表面分离成多个区域的元件分离结构有选择地形成在所述主表面上，在所述多个区域的各个区域中，制作半导体元件的半导体衬底；在所述主表面上形成的层间绝缘膜；在用所述层间绝缘膜隔开的多层配置的导电性布线；在包含所述多层的两层以上的层中，与所述布线同一层地配置的导电性的虚设布线；和为了在所述两层以上的层之间相互连接所述虚设布线，在所述层间绝缘膜中有选择地埋设的导电性的虚设栓塞；在所述元件隔离结构的一部分上形成的导电层；和为了把所述导电层和所述虚设布线连接，在所述层间绝缘膜中有选择地埋设的其它导电性的栓塞。
第3发明的器件是在第2发明的半导体器件中，所述虚设布线和所述虚设栓塞与以所述布线包括的低电位侧电源线或高电位侧电源线传送的电位为基准的保持一定电位的稳定电位线连接。
第4发明的器件是在第3发明的半导体器件中，所述多个区域与集成电路的多个功能块对应；所述多个功能块的各个块被所述元件隔离结构和所述导电层包围。
第5发明的器件是在第2至第4的其中任何一个发明的半导体器件中，在所述元件隔离结构的一部分中形成沟，把所述导电层埋设在所述沟中。
第6发明的器件是在第2至第4的其中任何一个发明的半导体器件中，所述半导体衬底还有埋入的绝缘层；所述元件隔离结构包括与所述埋入的绝缘层连接的部分；所述导电层有选择地贯通所述元件隔离结构的所述部分，达到所述埋入的绝缘层。
第7发明的器件是在第1、第3或第4发明的半导体器件中，所述虚设布线在所述两层以上的层中的至少一层中，把所述布线中包括的布线部分可夹入那样来配置。
第8发明的器件是在第7发明的半导体器件中，所述虚设布线还配置在所述至少一层的上层上，以便覆盖所述布线部分的上方。
第9发明的器件是在第1、第3、第4发明的半导体器件中，所述稳定电位线是所述低电位侧电源线、所述高电位侧电源线、传送所述布线中包含的预充电电位的预充电线路或传送所述布线中包括的衬底电位的衬底电位线的其中之一。
第10发明的器件是在第1至第4的其中任何一个发明的半导体器件中，所述虚设布线在沿所述主表面的剖面形状中有沿延长方向重复凹凸的部分。
第11发明的器件是在第1至第4的其中任何一个发明的半导体器件中，所述虚设布线在沿垂直于所述主表面的面的剖面形状中有沿延长方向重复凹凸的部分。
第12发明的器件是在第11发明的半导体器件中，所述凹凸重复部分中的突起部分与配置在下层的虚设布线的部分连接。
第13发明的器件是在第1至第4的其中任何一个发明的半导体器件中，还配有覆盖所述多层中的最上层并且与所述层间绝缘膜相比热传导率大的钝化膜。
第14发明的器件是在第13发明的半导体器件中，还配有与所述钝化膜接触的散热片。
第15发明的器件是在第14所述的半导体器件中，所述虚设布线也被配置在所述最上层，所述半导体器件还配有在所述钝化膜中有选择地埋设的导电性的不同虚设栓塞，以便所述散热片与所述虚设布线的所述最上层所属的部分连接。
图1是实施例1的器件制造工序图。
图2是图1的部分放大图。
图3是实施例1的器件制造工序图。
图4是实施例1的器件制造工序图。
图5是实施例1的器件制造工序图。
图6是实施例1的器件制造工序图。
图7是表示实施例1的器件结构的剖面图。
图8是表示实施例1的器件结构的剖面透视图。
图9是表示实施例1的另一器件结构例的剖面透视图。
图10是说明实施例2的器件的工作原理的模式图。
图11是说明实施例2的器件的工作原理的模式图。
图12是表示实施例2的器件结构例的剖面图。
图13是按表形式表示实施例2的器件结构例的说明图。
图14是表示实施例2的器件的另一结构例的剖面图。
图15是表示实施例2的器件的另一结构例的剖面图。
图16是表示实施例2的器件的另一结构例的剖面图。
图17是表示实施例2的器件的另一结构例的剖面图。
图18是表示实施例3的器件的结构例的剖面图。
图19是表示实施例3的器件的另一结构例的剖面图。
图20是表示实施例3的器件的另一结构例的剖面图。
图21是表示实施例3的器件的另一结构例的剖面图。
图22是表示实施例4的器件的结构例的剖面透视图。
图23是表示实施例4的器件另一的结构例的剖面透视图。
图24是表示实施例4的器件的另一结构例的剖面透视图。
图25是表示实施例4的器件的应用例的平面图。
图26是表示实施例4的器件的应用例的平面图。
图27是表示第一以往器件结构的剖面图。
图28是表示第一以往器件结构的剖面图。
图29是表示第一以往器件结构的剖面图。
图30是表示第二以往器件结构的剖面图。
图31是表示第二以往器件结构的剖面图。
图32是表示第二以往器件结构的剖面图。
图33是表示第二以往器件结构的剖面图。
图34是表示第二以往器件结构的剖面图。
图35是表示第二以往器件结构的剖面图。
图36是表示第二以往器件结构的剖面图。
1．实施例1
本发明的实施例1的半导体器件的特征在于，在多层中形成虚设布线，把这些虚设布线利用虚设栓塞来连接，而且，这些虚设导体(虚设布线和虚设栓塞的总称)与传送接地电位的布线连接，由此，在半导体器件的动作时，虚设导体的电位被固定在接地电位上。由于虚设导体的电位被固定在接地电位上，所以因与虚设导体相邻的导体(布线和栓塞的总称)的电压变化造成的位移电流和镜象电荷不会在虚设布线中长时间地存在。因此，具有把虚设布线或虚设栓塞中产生的位移电流和镜象电荷造成的相邻的其它布线或栓塞感应的噪声大幅度降低的效果。
1.1器件的制造工序和结构
以下说明实施例1的半导体器件的优选制造工序。通过制造工序的说明，会同时明白‘虚设布线’的意义和作为完成品的半导体器件的结构。此外，在以下的说明中，提出半导体衬底为硅衬底的例子，但本发明并不限于此例。在这方面，在其它实施例中也是如此。
图1～图7是实施例1的半导体器件的制造工序图。首先执行图1的工序。在图1的工序中，首先在硅衬底的半导体衬底1上形成沟道分割层(沟道塞层)3。然后，在半导体衬底1的主表面上，形成作为元件隔离结构的STI2和作为半导体元件的MOSFET。在半导体衬底1的主表面上有选择地形成STI2，以便把相邻的MOSFET之间进行电隔离。
由于MOSFET的制造工序是众所周知的，所以对于MOSFET来说，仅简单地说明其形成后的结构。就是说，各MOSFET是在半导体衬底1的主表面中有选择地形成的区域，包括一对N+源和漏区(把源区和漏区的组总称为‘源和漏区’)41、一对N-源和漏区42、以及沟道区43。利用一对N+源和漏区41及一对N-源和漏区42，形成一对源漏区40。在一对N+源和漏区41上，形成一对硅化物层45。
如图2放大所示那样，在半导体衬底1的主表面上，有选择地形成掺杂多晶硅层54和钨硅化物层53的构成双层结构的栅极6，以便通过栅极绝缘膜56与沟道区43对置。而且，栅极6通过氮氧化硅膜52被侧壁51覆盖。把侧壁51和包括其内部的结构体50暂时称为栅极结构体。如图1所示，栅极结构体50也作为栅极布线被配置在STI2上。
在形成MOSFET和STI2后，在半导体衬底1的主表面上方，堆积层间绝缘膜4，以便可覆盖侧壁51。在层间绝缘膜4的材料中，为了降低布线间电容，例如，期望使用SiOF等介质常数在3.5以下的绝缘体。
然后，通过使用镶嵌法，形成作为MOSFET的源和漏电极的铜栓塞46、铜布线8(8a～8g)以及虚设铜布线9(9a、9b)。在这些导体和层间绝缘膜4之间，插入阻挡金属7。作为阻挡金属7的材料，可使用WN、TiN、TaN等的氮化金属膜。接着，为了防止露出的铜布线8、9氧化，把氮化硅膜作为层间绝缘膜5来堆积。其中，由于执行镶嵌法的步骤与图30～图33所述的步骤相同，所以省略详细说明。
在随后的图3的工序中，首先堆积层间绝缘膜10。然后，通过经过以往的众所周知的复印工序，形成抗蚀剂掩模，使用该抗蚀剂掩模，通过实施各向异性腐蚀，在层间绝缘膜10中，有选择地形成通孔12。其中，特征在于，不仅在铜布线8a～8c上，而且在虚设铜布线9a、9b上，都形成通孔12。接着，在通孔12的下部，填充有机栓塞13。
在随后的图4的工序中，首先经过复印工序，形成抗蚀剂掩模，使用该抗蚀剂掩模，通过在层间绝缘膜10上实施各向异性腐蚀，在通孔12的上部形成布线沟14和虚设布线沟15。如在图4的左端附近描述的那样，在通孔12的非层间绝缘膜10的上表面部分上形成布线沟14和虚设布线沟15也可以。
抗蚀剂栓塞13(图3)在执行该各向异性腐蚀时，起到防止通孔12的底面或侧面位置的铜布线或层间绝缘膜受到腐蚀损坏的作用。此外，有目的地形成虚设布线沟15，抑制CMP工序后的平坦性因布线密度的不均匀而降低。
在随后的图5的工序中，首先在布线沟14、虚设布线沟15、通孔12的底面和侧面、以及层间绝缘膜10的上表面上形成阻挡金属16。作为阻挡金属16的材料，例如可使用氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)等的金属氮化膜。形成阻挡金属16的目的在于，防止作为布线材料的铜原子向层间绝缘膜10的扩散。
接着，通过使用CVD、PVD或电解电镀装置，堆积铜17，以便填充通孔12、布线沟14、及虚设布线沟15，而且还覆盖层间绝缘膜10的上表面。如上所述，在使用CVD或PVD来堆积铜17的情况下，由于虚设布线沟15，所以铜17表面上呈现的台阶18大致均匀地减小抑制。在使用电解电镀法堆积铜17的情况下，布线密度的不均匀造成的台阶18进一步减小。
在随后的图6的工序中，使用CMP装置，通过化学-机械地除去剩余的铜，层间绝缘膜10的上表面和铜17的上表面可彼此大致一致地平坦化。在该工序中，除去覆盖层间绝缘膜10上表面的阻挡金属16，层间绝缘膜10具有作为塞(stopper)的功能。通过该工序，用铜17形成填充通孔12的铜栓塞20a～20c和铜的虚设栓塞22a、22b、填充布线沟14的铜布线19a～19d及填充虚设布线沟15的虚设铜布线21a～21c。
由于虚设铜布线21a～21c使铜布线19a至19d的密度不均匀性造成的研磨率的偏差降低，所以CMP工序后的平坦性提高。通过以上工序，在层间绝缘膜10中形成布线沟14、15和通孔12，然后，进行阻挡金属16的形成和铜填入堆积，而且进行用于除去剩余铜的CMP处理，执行双镶嵌法。
通过执行随后的图7所示的工序，完成半导体器件。就是说，图7是表示制造工序图同时也是表示完成的半导体器件结构的剖面图。
在图7的工序中，通过再次执行双镶嵌法(dual damascenemethod)，在上层的层间绝缘膜23中形成上层布线25(25a、25b)、28(28a～28d)和栓塞26(26a～26c)、29(29a～29c)。最上层的布线由层间绝缘膜24和钝化膜27覆盖。其中，特征在于，第1，在与MOSFET的动作即与半导体器件的电路功能有关的传送信号的布线8a、8b、8c之间、布线19a～19d之间、布线28b～28d之间，分别配置接地的(即与传送半导体器件的接地电位的布线连接)虚设布线9a、9b、接地的虚设布线21b～21c、接地的虚设布线25a、25b。
第二，在传送信号的栓塞20a～20c之间、以及栓塞29b、29c之间，也分别配置接地的虚设栓塞22a、22b及接地的虚设栓塞26b。不仅布线之间，而且栓塞之间，通过配置接地的虚设栓塞，由栓塞传送的施加在信号中的噪声被降低抑制。换句话说，由于接地的虚设栓塞或虚设布线起到从外部屏蔽信号线的作用，所以可防止信号布线间的串扰或向信号布线的噪声混入。
再有，虚设布线9、21、25在图7未示出的部位上与接地布线连接。对于虚设布线和接地布线的连接形态，在实施例2中详细说明。
由于虚设布线21a和虚设布线21c通过上层的虚设布线25a和虚设栓塞26a、26c来电连接，所以通过连接在共用的接地布线上，可以固定在0V(接地电位)上。虚设布线可获得这样的优点，通过在平行于半导体衬底1的主表面的平面中，周围被同层的信号布线包围，在布线的配置上，在同一平面内，即使不能固定对接地布线电位的情况下，如图7所示，在三维空间中，利用栓塞通过连接多个虚设布线，仍可以连接共用的接地布线。
此外，在图7所示的结构中，由于布线19a被虚设布线21a、21c、25a和虚设栓塞26c、26a、26c包围，所以屏蔽效果大。传送微小信号的布线，例如连接存储器单元和读出放大器的位线上指定(分配)布线19a的情况下，S/N比提高。此外，由于布线28b和栓塞29b被虚设布线25a、25b、虚设栓塞26a、26b从周围屏蔽，所以S/N比同样提高。
1.2与现有技术的对比
在已经披露的文献1中，披露了与半导体器件的电路动作直接相关的布线连接虚设栓塞的器件例。但是，未披露把虚设布线和虚设栓塞进行连接的本申请的实施例1的特征。在文献1的段落‘0018’中，论述为‘由于这种(即，根据前段的文理，虚设栓塞那样的)虚设图形由金属形成，所以期望在电气上失去中性’。‘电气上失去中性’在本领域人员来看，可解释为对接地电位固定电位，但虚设栓塞与电路动作直接相关的接地布线连接，不一定与虚设布线连接。就是说，在文献1中，未披露虚设栓塞和虚设布线的连接。
在半导体器件的制造工序中，在进行布线和栓塞的布局方面，在虚设栓塞的位置距接地布线远的情况下，在本实施例1的半导体器件中，通过虚设布线也可以对接地布线连接虚设栓塞。此外，在下述的实施例2中，代替接地布线，示出对高电位侧电源布线电位固定虚设导体的实例，但在虚设栓塞处于距高电位侧电源布线位置远的情况下，通过虚设布线，也可以固定电位的情况。再有，在文献1中，未披露把虚设栓塞连接高电位侧电源布线的技术本身。
此外，在文献2中，披露了有层积配置的多个布线层的多层布线结构，多层中的虚设布线通过层间绝缘膜中设置的虚设栓塞来连接的半导体器件。但是，在文献2中，未披露这些虚设导体被固定在接地电位等稳定电位上的技术。
再有，在文献3中，披露了可覆盖半导体衬底的主表面的大致整个表面的金属屏蔽层，而且，该屏蔽层被固定在接地电位的半导体器件。但是，该屏蔽层不具有布线结构(图形结构)，而仅有平面结构。因此，从文献3的‘发明要解决的课题’项的第一～第五行的‘在以往的多层金属布线结构中，由于各金属层是布线层，所以利用这些布线层不能屏蔽从外部侵入的噪音，此外，不能屏蔽在上层的布线层中产生的噪音侵入衬底。’的论述中也可以了解。
虚设布线与电路动作不直接相关，是以缓和台阶为目的配置的布线，根据这些目的，必然必须与其它布线(与电路动作直接相关的布线)同层地配置。而且，在文献3中，缺少对虚设布线披露的结论。
如上所述，实施例1的半导体器件的特征在于，在多个层中形成虚设布线，虚设布线之间由虚设栓塞来连接，而且，这些虚设导体被固定在接地电位上。把虚设栓塞定义为与虚设布线连接的栓塞。该特征在文献1～3中未曾披露。利用该特征，如上所述，可以有效地降低布线传送的信号中重叠的噪声或串扰，获得文献1～3的其中任何一个都不能预期的效果。此外，可获得下述效果。
如果中子射线等宇宙射线在半导体衬底中移动，那么构成半导体衬底的原子核和宇宙射线之间会引起核反应，其结果，发射α射线。α射线在移动中生成电子-孔穴对。电子-孔穴对的电荷成为半导体器件误动作的原因。该现象在软误差中是众所周知的。
在产生的α射线侵入半导体衬底1前，如果可以捕获或除去层间绝缘膜、布线或栓塞中产生的电子-孔穴对，那么就可以抑制软误差。多层中形成的虚设布线用虚设栓塞来连接，并且，由于其电位被固定，所以可以某种程度地除去α射线或电子-孔穴对。在文献1～3的任何一个中都不能预期该效果。
1.3虚设布线的优选形状
图8是表示图7所示的半导体器件的布线25、28的平面形状一例的剖面透视图。如图8所示，虚设布线25a、25b和布线28b、28c、28d相互平行，而且，它们的平面形状都为带状。在图8的形态中，布线25、28的平面形状简单，具有布局设计容易的优点。
相反，在图9所示的例中，在虚设布线25a、25b和布线28b、28c、28d相互平行方面，与图8的例没有改变，但虚设布线25a、25b的平面形状沿延长方向有凹凸重复的散热片结构，与图8例的特征不同。利用散热片结构，由于虚设布线25a、25b的表面积增加，所以虚设布线25a、25b的电容增大，与此相对，具有屏蔽效果提高的优点。
在图9中，在虚设布线25a和虚设布线25b之间，可发现散热片结构不同。在虚设布线25a的散热片结构中，与原来的布线宽度(缓和台阶那样的适合于虚设布线目的的布线宽度)200a相比，相对于反复形成布线宽度变窄部分的情况，在虚设布线25b的散热片结构中，与原来的布线宽度200b相比，布线宽度宽的部分被反复地形成。按照兼顾布线28和虚设布线25之间的空间与复印工序或腐蚀工序的最小布线宽度来进行两者的选择就可以。例如，原来的布线宽度200b在与复印工序或腐蚀工序的最小布线宽度相当时，如虚设布线25b那样，与原来的布线宽度相比，采用带有宽部分的散热片结构就可以。
2．实施例2
在本发明的实施例2中，把虚设布线形成在多个层上，这些虚设布线通过虚设栓塞来连接，而且，这些虚设导体(虚设布线和虚设栓塞的总称)不限于与传送接地电位的接地布线连接，还与以低电位侧电源电位和高电位侧电源电位为基准的传送固定电位(即稳定电位)的布线连接，由此，说明在半导体器件工作时把虚设导体的电位固定在稳定电位上的半导体器件。特别说明在低电位侧电源电位(包括接地电位)VSS、高电位侧电源电位VDD、预充电电位VPC和衬底电位VBB中，在相邻导体传送的电位中选择最接近的稳定电位来固定虚设导体电位的实例，以及相反地选择不同的稳定电位来固定虚设导体电位的实例。
一般来说，如果虚设布线被固定在稳定电位上，那么利用虚设布线的屏蔽来抑制布线上重叠的噪声或串扰的效果提高。首先，详细说明这种情况。
2.1布线间电容的简单模式
图10是说明线路和空间图形之间生的寄生电容的模式图。属于彼此同层的布线M1～M5被配置在下层布线ML和上层布线MU之间。在布线M1～M5中，包含虚设布线M2、M4的布线M1、M3、M5是对电路动作直接起作用的布线。各布线间用图中未示出的层间绝缘膜来绝缘。图中，‘C’表示布线间的电容，下标字表示产生电容的布线号，作为上标字的‘A’表示电容的面积成分，‘F’表示电容的边缘成分，而且，‘C’表示耦合成分。
如果LSI中的间距变窄，那么一般来说，布线间的间隔变窄。如果用平行平板的电容C来近似属于同层的布线间的耦合电容，那么耦合电容可用下式来表示。
【式1】 C c = ϵ S d                                              …(式1)
其中，ε是层间绝缘膜的介电常数，d是平行平板的间隔，S是平行平板的面积。如果变成在上层布线和下层布线间插入的层间绝缘膜的厚度，同时使布线M1～M3的同层内的布线间隔变窄，那么由于布线间隔与式1的间隔d相当，所以耦合电容增大。特别是伴随着LSI微细化的进步，如果间距变窄，那么寄生电容的成分中结合成分起支配作用。布线M3的寄生电容中，耦合电容的成分可用下式2来表示。
【式2】
QC 3=CC 23+CC 34                     …(式2)
此外，因耦合电容产生的布线M3上的镜象电荷可用下式3来表示。
【式3】
QC 3=CC 23·ΔV23+CC 34·ΔV34    …(式3)
该镜象电荷成为布线M3传送的信号延迟的原因。在以上情况的基础上，假设以下两种情况，来考察要对虚设布线施加的适当电位。
2.1.1布线M3的电位为VSS或VDD的情况
在布线M3的电位为低电位侧电源电位(包括接地电位=0V)VSS或高电位侧电源电位VDD的情况下，必须把布线M3的电位进行稳定。在布线M1、M5为信号线，没有虚设布线M2、M4的情况下，在布线M3中产生结合成分CC 13和CC 35，通过从布线M1、M5传送的信号的影响，在布线M3中感应噪声，存在使布线M3的电位不稳定的可能性。
为了解决该问题，设有虚设布线M2、M4，在布线M3为传送高电位侧电源电位VDD的高电位侧电源线的情况下，把布线M2、M4固定为高电位侧电源电位VDD，而在布线M3为传送低电位侧电源电位的低电位侧电源线的情况下，可以把布线M2、M4固定为低电位侧电源电位VSS。根据式3，由于在布线M3和布线M2之间、布线M3和布线M4之间没有电位差，所以布线M3的寄生电荷减少。因此，即使在布线M3为长布线的情况下，尽管在布线M3上有电位变动，但利用电源电压稳定电路的作用，有使布线M3的电位返回高电位侧电源电位VDD的时间变短的效果。而且，通过固定布线M2、M4的电位，布线M3被布线M1、M5屏蔽。因此，布线M3不影响布线M1、M5传送的信号，布线M3的电位稳定。
例如，在图7所示的结构中，在布线28d为高电位侧电源线的情况下，如果把虚设布线25a固定为高电位侧电源电位VDD，那么布线28d和虚设布线25a间的寄生电荷减少。因此，假设在非常长的金属布线28d中，即使在距电源远的地方引起电压下降，由于该电阻成分大，所以只有寄生电容少的部分，在短时间内更正电压降，电位可以恢复到原来的高电位侧电源电位VDD。同时，由于作为信号线的布线28b和布线28d利用虚设布线25a来相互屏蔽，所以在布线28b和布线28d双方中，噪声降低。
2.1.2布线M3为预充电线路的情况
在布线M3为预充电线路的情况下，作为一连串电路动作的一个状态，在布线M3上，施加预充电电位VPC(通常为VDD的半值(=VDD/2)或VDD)。例如，在半导体器件为DRAM或SRAM的情况下，成对的位线是预充电线路的一种，但在从存储器单元中读出信息的动作或对存储器单元写入信息的动作前被预充电。在位线被预充电后，通路晶体管导通，在位线上重叠微小电压。在成对的位线之间，通过用读出放大器来进行电位的比较，在一方的位线电位比另一方的位线电位高的情况下，一方的位线电位向高电位侧电源电位VDD变化。此外，相反地，在比另一方的位线电位低的情况下，向低电位侧电源电位VSS变化。通过比较成对的位线的电位，可以进行各存储器单元的位信息的读出和写入。
这样，在布线M3为预充电线路的情况下，从预充电电位VDD/2向0V或VDD变化，此外，还发生其相反的电位变化。该重复动作频繁地进行。因该电压变化的原因，在预充电线路的周围布线上，会感应噪声。因此，期望预充电线路与周围屏蔽。此外，通过屏蔽预充电线路，同时可以抑制在预充电线路中因周围信号线原因感应的噪声。
布线M2和布线M3间的电位差、布线M3和布线M4间的电位差越小，式3表示的耦合电容引起的布线M3中感应的镜象电荷就越少。如果对布线M2、M4预先施加预充电电压VDD/2，那么电荷QC 3的平均时间值就接近最小值。因此，在布线M3是预充电线路，被预充电到电位VDD/2的情况下，虚设布线M2、M4最好都固定到预充电电位VPC=VDD/2。
在图8的结构中，例如，如果布线19b是预充电线路，预先把虚设布线21a、21b和虚设栓塞22a、22b固定在预充电电位VPC上，那么在布线19b中，由于寄生电荷的平均时间减少，所以可以进行S/N比高的信号传送。此外，可同时抑制预充电线路的电位变化引起的噪声被感应在周围布线19a、19c中的现象。
不管在DRAM或SRAM中，还是在反相器等逻辑电路中，与其输出连接的布线为了提高电路工作速度都被预充电。这种情况下，预充电线路开始被设定为高电位侧电源电位VDD，然后，随着电路动作向低电位侧电源电位变化。由于电位变化与VDD一样大，所以产生在预充电线路的周围布线中感应大噪声的问题。
因此，例如在图10的布线M3为这种预充电线路的情况下，通过把虚设布线M2、M4固定为低电位侧电源电位VSS，屏蔽布线M3的周围，可以防止布线M3产生的噪声对布线M1、M5等其它信号布线的影响。
在反相器等逻辑电路中，在所述预充电线路中，在通过电路动作向低电位侧电源电位VSS变化的频度小的情况下，如果对图10的虚设布线M2、M4施加预充电电压，那么如式3所示，由于在布线M3上不会感应寄生电荷，所以可获得电路动作进一步加快的效果。
如上所述，根据同一半导体器件中的电路上的部位，对虚设布线应该施加的电位有所不同。因此，根据同一半导体器件中的部位，存在多个固定在不同电位上的虚设布线和虚设栓塞。
2.2作为噪声原因的布线中的电磁感应
在上节中，说明了因预充电线路的电位变化产生的噪声。其中，对作为这种噪声原因的布线中的电磁感应进行了说明。图11是说明布线中的电磁感应的模式图。考虑在布线M1的表面上均匀分布的电荷按-Q(t)=-Q(t)·sinωt的形式随时间变化的情况。流动的电流变为-dQ/dt=-Qω·cosωt。
这种情况下，计算在布线M1和布线M2之间产生的磁场。在布线M2中，产生镜象电荷+Q(t)。在布线M2中可试用高斯法则divD(x,t)=ρ(x,t)。其中，D(x,t)是电通量密度，ρ(x,t)是电荷密度。布线M2中用虚线所示的矩形区域内，在布线M2的内部不存在电荷，仅在布线M2的表面上存在电荷。如果布线M2的长度为L，矩形区域法线方向的电场强度为E(t)，那么根据高斯法则，下面的式4成立。
【式4】 ϵ · E ( t ) = Q ( t ) L · S                       …(式4)
但是，ε是填充金属布线间的层间绝缘膜的介电常数。根据安培·麦克斯韦法则
【式5】 rotH ( x , t ) = i ( x , t ) + ∂ D ( x , t ) ∂ t                      …(式5)成立。
假设有在布线M1、M2间的层间绝缘膜中设定的绕中心轴旋转的半径R的圆板。由于电流不流动，所以i(x,t)=0。如果在半径R的圆板P上进行面积积分，那么左边变为
【式6】
∫ProtH(x,t)·ndS=∫H·dx=2πR·H(R)   …(式6)
此外，右边变为
【式7】 ∫ P ∂ t - - - - - - - - S · L - - - - dt = πR S · L · ω Q cos ωt                                            …(式7)因此，可获得
【式8】 H ( R ) = ωQ 2 S · L · R cos ωt = R I 1 2 S · L                                            …(式8)
而且，I1是流入Ml的电流。
如式8所示，布线Ml流动的电流I1造成的磁场产生在相邻的布线上。如果该磁场变动，那么在布线M2中产生电动势，流动位移电流。该位移电流不是信号伴随的电流，而起噪声作用。因此，在流动作为信号电流的布线M1和布线M2之间，通过配置0V或按预充电电位VPC固定的虚设布线，可以防止这种串扰。
如上所述，通过使布线和与其相邻的虚设布线之间的电位差为零，可抑制寄生电荷的发生，由此，可缩短恢复至原来电位的时间。其结果，可进一步有效地降低布线上感应的噪声。
另一方面，与此相反，在布线和与其相邻的虚设布线之间施加电位差，由此，可有效地降低布线上感应的噪声。这是因为因电位差产生很多寄生电荷，所以如果一旦变动电位，那么恢复至原来的电位就需要时间，但利用寄生电荷，由于在布线和虚设布线之间产生的电力线，所以电位难以变动。如以下项所述，根据布线中传送的信号种类，也可以在双方间进行使用分配。
2.3虚设导体的电位固定例
下面，根据上述机理，示出把虚设导体固定在各种电位上的例子。图12是表示把虚设导体固定在接地电位上的半导体器件实例的剖面图。而且，图12的半导体器件适用于实施例1。在图12中，省略了实施例1的图7中的图示，同时例示虚设导体和接地布线的连接部分。
在图12的半导体器件中，布线8A、8B与作为MOSFET的源·漏电极的一对栓塞46连接，布线8A通过布线19C和栓塞29A连接布线28A。布线8B连接布线70。布线28A通过栓塞71与最上层的布线72连接。布线72作为低电位侧电源布线来配置。
作为第一层布线，除了布线8A、8B以外，还配置虚设布线9A～9C。此外，作为第二层布线，还配置包括布线19C的布线19A～19D，以及虚设布线21A、21B。虚设栓塞22A、26A连接虚设布线9C、21A，虚设栓塞26B连接虚设布线21B。虚设栓塞26A、26B连接栓塞29A，同时连接布线28A。由此，虚设导体9C、22A、21A、26A、26B、21B与导体46、20A、19C、29A一起被固定为低电位侧电源电位VSS。
在图12中，示出了把导体和与其相邻的虚设导体都固定为低电位侧电源电位VSS的例子，但在这些导体的电位中，如图13所示，有各种各样的组合。
组合号码1、4、8、12的目的在于，达到把布线19C中产生的噪声由布线21A、21B来屏蔽的效果，以及使虚设布线21A、21B与布线19C之间的电位差为零，降低布线19C中产生的寄生电荷所造成的噪声。
组合号码2、3、5、6、7、9、11、12的目的在于，达到把布线19C中产生的噪声由布线21A、21B来屏蔽的效果，以及在虚设布线21A、21B和布线19C之间施加电位差，通过使布线19C的电位稳定来降低噪声。
在布线19C是传送信号VSIG的信号线的情况下，在屏蔽来自信号线的布线19C的噪声意义上，组合号码13、14、15、16的其中任何一个都有效。在图12中，把信号线的布线和虚设布线交替配置，但对于多条信号线，也可以配置一条虚设布线。
为了降低布线中感应的噪声，使布线和与其相邻的虚设布线之间的电位差为零的形态在组合号码4中最合适，而在布线和与其相邻的虚设布线之间施加电位差的形态在组合号码2、3中最合适。
适用于图13的组合号码1、8、12的形态与图12同样地描述。在图12中，如果布线72是低电位侧电源线，那么图12就例示组合号码8的形态，而如果是衬底电位线，则例示组合号码12的形态。
组合号码4的形态例示于图14中。在图14中，布线28A是预充电线路。在本例中，预充电线路共有虚设布线21A和布线19C，在同一预充电电路中，设定它们的电压。只有共有预充电电路的状态，可获得半导体衬底1上方的面积损失少的优点。分别用单独的预充电电路来设定虚设布线21A和布线19C的电压也可以。在该情况下，各预充电电路必须相互同步。
组合号码2、3的形态由图15例示。在图15中，虚设布线25A和虚设布线25B通过虚设栓塞71A、71B及最上层的虚设布线72来连接。布线28A是高电位侧电源线，虚设布线72在图中未示出的部位与低电位侧电源电位线或衬底电位线连接。
组合号码14的形态由图16例示。在图16中，虚设布线21A、21B与半导体器件中配置的配有预充电电路60的MOSFET61、62的源和漏电极分别连接。对MOSFET61、62的连接部分施加预充电电位VPC，对它们的栅极输入预充电信号Spc。布线19C是传送信号VSIG的信号布线。
组合号码13、15、16的形态由图17例示。在图17中，虚设布线21A、21B与半导体器件中配置的配有电源电位信号电路65的MOSFET66、67的源和漏电极分别连接。对MOSFET66、67的连接部分施加低电位侧电源电位VSS、高电位侧电源电位VDD或衬底电位VBB，对它们的栅极输入电压电位信号S。布线19C是传送信号VSIG的信号布线。
3．实施例3
本发明实施例3的半导体器件的特征在于，用比层间绝缘膜的热传导率大的钝化膜或散热片、或这两者来覆盖半导体器件。利用该特征，可提高层间绝缘膜的冷却效果。
如果在绝缘膜上传送高频的电磁波，那么绝缘膜中的分子被反复分极。由于分极时产生的能量变换成热，所以绝缘膜发热。这种现象称为介质损耗，在微波炉中被利用。如果半导体器件的工作频率从数百MHz升高至数GHz，那么介质损耗造成的发热会比以往变得明显。
如果层间绝缘膜中的温度上升，那么会引起以下问题。(1)热噪音增大。在高频下工作的情况下，与1/f噪音相比，热噪音的一方成为支配方。如果热噪音过大，那么尤其在模拟电路中，有成为误动作的危险。(2)构成布线的金属原子向层间绝缘膜扩散或漂移，其结果，绝缘膜的绝缘特性劣化。(3)由于金属布线的温度上升结果使金属布线的电阻上升，所以电路的工作速度下降。(4)通过层间绝缘膜产生的热向半导体衬底传导，使半导体衬底的温度(衬底温度)上升。其结果，由于电子或孔穴的声子散乱概率上升，迁移率下降，所以晶体管的工作速度降低。
273K时的热传导系数在SiO2(氧化硅)中为0.014W/(cm·degree)，在Cu中为4.01W/(cm·degree)左右。热积蓄在层间绝缘膜中的原因在于层间绝缘膜的热传导率非常小。此外，含有氟的绝缘膜与SiO2相比介电常数小，在降低布线电容量方面是有效的材料，但由于热传导系数比SiO2小，所以与把SiO2用作层间绝缘膜的以往的半导体器件相比，被指出有衬底温度升高那样的问题。
在没有虚设布线和虚设栓塞的以往的半导体器件中，在层间绝缘膜中积蓄热，其结果，存在衬底温度升高那样的问题。为了把层间绝缘膜中产生的热进行散热，下降其温度，在以往的半导体器件中，在半导体衬底的主表面的上方或底面上安装散热片。这种情况下，层间绝缘膜中产生的热开始向散热片传送而被去除。但是，网孔那样配置的多层布线的层间绝缘膜中产生的热因层间绝缘膜中的热传导系数低而不能迅速地散热，所以存在难以充分减低抑制衬底温度的问题。
本发明实施例3的半导体器件有这样的结构，使用网罗层间绝缘膜中的虚设布线和虚设栓塞，通过使层间绝缘膜中产生的热容易达到半导体器件的上表面，可提高层间绝缘膜的冷却效率。
图18是表示实施例3的半导体器件结构的剖面图。图18的半导体器件与图7所示的实施例1的半导体器件的不同特征在于，钝化膜27被热传导率高的钝化膜30替换，而且，设有散热片32。就是说，图18的半导体器件的特征在于，(1)虚设布线和虚设栓塞被接地，(2)最上层的布线和散热片32之间的钝化膜30的热传导率比层间绝缘膜4、10、23的热传导率大。在图18的半导体器件中，把散热片32可于钝化膜30接触那样来安装，但即使没有散热片32，由于有钝化膜30，所以与以往的半导体器件相比，可获得好的冷却效果。
图19是表示实施例3的另一半导体器件结构的剖面图。图19的半导体器件的特征在于，(1)虚设布线和虚设栓塞被接地；(2)在钝化膜30的一部分上形成栓塞31，通过栓塞31来连接散热片32和最上层的虚设布线。
由于虚设布线和虚设栓塞的材料为金属，所以把由接触的层间绝缘膜产生的热高效率地向散热片32传送。由于热的传导速度是金属比绝缘膜高，所以与没有虚设布线或虚设栓塞的以往的半导体器件相比，冷却层间绝缘膜的热的效果大。因此，可以提高半导体器件的电路动作。
图18和图19的虚设布线的平面形状可以是图8所示的形状，此外，如图9所示，也可以形成散热片结构。通过采用散热片结构，由于虚设布线的表面积增加，促进从层间绝缘膜23向虚设布线的热的吸收，所以冷却效果进一步提高。
此外，如图20和图21所示的沿图9的A-A剖切线的剖面结构例那样，不仅沿半导体衬底1的主表面，而且在垂直于主表面的方向上，也可以形成散热片201。散热片201是一种与虚设布线25a连接的虚设栓塞。通过设有散热片201，可以进一步提高冷却效果。在图20中，散热片201未与下层的虚设布线连接，但在图21中，则与下层的虚设布线21a连接。在图21的例中，由于促进从虚设布线21a向虚设布线25a的热传送，所以冷却效果进一步提高。
在文献2中，披露了在最上层位置的布线上设有散热片，最上层的虚设布线通过虚设栓塞与散热片连接的半导体器件。但是，如实施例1中所述，在文献2中，未披露把这些虚设导体固定在接地电位等稳定电位上的技术。此外，未披露散热片结构。
4．实施例4
本发明的实施例4的半导体器件的特征在于，通过虚设栓塞，虚设布线与STI或BOX层(埋入氧化层)连接。利用该特征，可有效地进行STI或BOX层的冷却。
图22是表示实施例4的半导体器件的结构的剖面透视图。图22的半导体器件与图7所示的实施例1的半导体器件的不同特征在于，在作为STI2之一的STI207的上部形成沟，在该沟中通过阻挡金属208来埋设导电层209，该导电层209通过虚设栓塞210与虚设布线9a连接。
在图22的半导体器件中形成特征的结构中，首先，利用腐蚀有选择地除去半导体衬底1的主表面上形成的STI207的上部来形成沟。然后，把阻挡金属208形成在沟的侧面和底面上。接着，通过用金属埋入沟，形成虚设布线209。通过以后的工序，金属层209通过虚设栓塞210与虚设布线9a和上层的虚设布线连接。由此，通过金属构成的虚设栓塞和虚设布线，导电层209最终与最上层位置的虚设布线25a连接。
由于图22的半导体衬底有以上那样的结构，所以STI207中积蓄的热被高效率地散热。此外，由于导电层209通过虚设布线25a被接地，所以夹住STI207，屏蔽相互隔离的MOSFET之间，抑制干扰的效果提高。在虚设布线25a的上方，如图18或图19所示，如果设有散热片32，那么STI207的冷却效果进一步提高。
如图23所示，在STI207中不形成沟，在STI207的上表面上形成作为虚设布线层的导电层211，并与虚设栓塞210连接就可以。即使这样的结构，与图22的结构同样，STI207中积蓄的热可被高效率地散热，并且屏蔽隔离的MOSFET之间的效果提高。
图24是表示实施例4的半导体器件的其它例的剖面透视图。在图24的半导体器件中，半导体衬底1有作为配有BOX214的SOI(Silicon On Insulator)衬底的结构。作为元件隔离结构，形成底部不达到BOX214的STI的PTI(Partial Trench Isolation)213，以及达到BOX214的STI207。再有，BOX214也可以把一般的绝缘物作为材料来形成埋入绝缘层。
从STI207的上表面贯通至底面，并且在到达BOX214的沟中，通过阻挡层金属208来埋设导电层212。导电层212与虚设栓塞210连接。
在形成该特征结构中，首先，在半导体衬底1的主表面上形成的STI207和BOX层214中形成沟。然后，把阻挡金属208形成在沟的侧面和底面上。接着，通过用金属埋入沟，形成虚设导电层212。导电层212通过虚设布线和虚设栓塞被接地。通过随后的工序，金属层212通过虚设栓塞210与虚设布线9a和上层的虚设布线连接。由此，通过金属构成的虚设栓塞和虚设布线，导电层212最终与最上层位置的虚设布线25a连接。
由于图24的半导体衬底有以上那样的结构，所以STI207和BOX214中积蓄的热被高效率地散热。此外，由于导电层212通过虚设布线25a被接地，所以夹住STI207，屏蔽相互隔离的MOSFET之间的效果提高。
通过把相互隔离的MOSFET之间进行有效地屏蔽，可以抑制这些MOSFET之间的内部电场的相互干扰引起的短沟道特性、反向短沟道特性、窄短沟道特性和反向窄沟道特性。对此，图22和图23所示的结构相同。
图25和图26是表示屏蔽的STI207的应用例的平面图。屏蔽的STI207配有导电层209、211、212的其中一个，并且，意味着该导电层被接地(或被固定在稳定电位)的STI207。
在图25所示的半导体衬底1上，作为功能块，有配置存储器阵列的存储器阵列区域81和制作周边电路的周边区域82，它们之间由STI207来隔离。用屏蔽的STI207，通过从周边区域隔离对位线传送微小信号的存储器阵列区域81，可以抑制在与读出放大器连接的位线信号中重叠噪声。其结果，S/N比提高。此外，STI207或BOX214中积蓄的热按芯片尺寸被高效率地散热。
在图26所示的半导体衬底1上，制作存储器阵列91、超高速缓冲存储器92、CPU93、DPS94和输入输出接口95。就是说，图26表示系统LSI的一例。而且，这些功能块利用被屏蔽的STI207来相互隔离。由此，可以屏蔽各功能块，同时在SIT207或BOX214上积蓄的热按芯片尺寸被高效率地散热。
5．变形例
在以上的实施例1至实施例4中，假设硅衬底并进行了说明，但不仅仅限于硅衬底，对于以除硅以外的半导体作为主要成分的半导体衬底，  以及实施例4中例示的SOI(Silicon On Insulator)衬底来说，不言而喻，本发明都可以应用。
此外，可以应用本发明的半导体器件有DRAM(Dynamic RandomAccess Memory)、SRAM(Static Random Access Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)、逻辑电路等，不言而喻，对于混装这些器件的半导体器件来说，本发明也可以应用。
而且，在以上说明的各附图中，由于把布线、栓塞、虚设布线、虚设栓塞模式地描绘，所以按有矩形剖面形状那样来描绘，但利用包括变形照明、接近校正效果、透镜象差校正的复印工序或腐蚀工序特有的效果，精加工形状有锥形，并且特别在角部分上有圆角和凹陷等，不一定精加工为矩形的情况多。就具有锥形、圆角、凹陷等的虚设布线和虚设栓塞来说，各实施例中说明的效果仍有效，不言而喻，作为技术思想，仍属于本发明的范畴。
6．术语的意义
‘虚设布线’无需再定义，是本领域中被广泛使用的概念，对本领域人员来说是明确的概念。从上述说明中可明白那样，在本领域中使用的‘虚设布线’与半导体器件的电路动作不直接相关，不管在半导体器件的电路图上是否有所不同，但在与电路动作直接相关的布线存在的布线层中，如果有为提高该布线层的布线密度的均匀性而配置的布线，那么就可以表现出来。但是，虚设布线的形状不限于本说明书中展示的形状，还包括所有几何形状。此外，如果‘虚设栓塞’是与虚设布线连接的栓塞，那么就可以表现出来。即使虚设布线被固定在接地电位等上，本领域人员仍可以明确地识别出用于向MOSFET等半导体元件传送接地电位的布线和虚设布线。
在第1方案的器件中，由于在多个层中形成虚设布线，把它们之间用虚设栓塞来连接，而且，这些虚设导体被固定在稳定电位上，所以利用虚设导体的屏蔽效果，可以有效地降低布线上感应的噪声或串扰。此外，由于可以某种程度地除去宇宙射线引起的α射线或二次产生的电子-孔穴对，所以还可以降低宇宙射线造成的软误差。
在第2方案的器件中，由于在多个层中形成虚设布线，把它们之间用虚设栓塞来连接，而且，这些虚设导体通过其它虚设栓塞与在元件隔离结构的一部分上形成的导电层连接，所以可以有效地冷却元件隔离结构，可以有效地降低半导体衬底的温度上升。
在第3方案的器件中，由于在元件隔离结构的一部分上形成的导电层通过虚设导体与稳定电位线连接，所以可以有效地降低由元件隔离结构隔离的半导体元件之间的干扰。
在第4方案的器件中，由于多个功能块的各个块被元件隔离结构和导电层包围，所以可以有效地抑制功能块之间的干扰。
在第5方案的器件中，由于把导电层埋设在元件隔离结构中，所以元件隔离结构的冷却效果进一步提高。
在第6方案的器件中，由于导电层贯通所述元件隔离结构，达到埋入绝缘层，所以埋入绝缘层的冷却效果提高，半导体衬底的温度上升被进一步有效地降低。
在第7方案的器件中，由于把虚设布线按在同一层内中可夹住布线部分那样来形成，所以降低噪声或串扰的效果进一步提高。
在第8方案的器件中，由于把虚设布线按可覆盖布线部分上方那样来配置，所以降低噪声或串扰的效果进一步提高。
在第9方案的器件中，由于与虚设导体连接的稳定电位线是低电位侧电源线、高电位侧电位线、预充电线路或衬底电位线的其中之一，所以可实现对稳定的高电位的固定。而且，应该屏蔽的布线与传送的电位对应，通过选择稳定电位，可以进一步提高屏蔽效果。
在第10方案的器件中，由于在沿半导体衬底的主表面的剖面形状中，虚设布线在沿延长方向有凹凸重复的部分，所以虚设布线的表面积增加。因此，由于虚设布线的电容量增大，所以屏蔽的效果进一步提高。
在第11方案的器件中，由于在沿垂直于半导体衬底的主表面的面的剖面形状中，虚设布线在沿延长方向有凹凸重复的部分，所以散热层间绝缘膜中积蓄的热的效果提高。
在第12方案的器件中，由于重复凹凸部分中的突起部分与在下层配置的虚设布线部分连接，所以散热层间绝缘膜中积蓄的热的效果进一步提高。
在第13方案的器件中，由于覆盖最上层，并配有与层间绝缘膜相比热传导率大的钝化膜，所以层间绝缘膜中积蓄的热被更有效地散热。
在第14方案的器件中，由于配有与钝化膜接触的散热片，所以层间绝缘膜中积蓄的热被更有效地散热。
在第15方案的器件中，由于散热片和最上层的虚设布线用其它的虚设栓塞来连接，所以层间绝缘膜中积蓄的热被更有效地散热。

Claims (15)

1．一种半导体器件，包括：
具有主表面并沿该主表面制作半导体元件的半导体衬底；
形成在所述主表面上的层间绝缘膜；
用所述层间绝缘膜隔开的多层配置的导电性布线；
在包含所述多层的两层以上的层中，与所述布线同一层地配置的导电性的虚设布线；和
导电性的虚设栓塞，在所述层间绝缘膜中有选择地埋设，以便在所述两层以上的层之间相互连接所述虚设布线，而且，与保持以所述布线中包括的低电位侧电源线或高电位侧电源线传送的电位为基准的一定电位的稳定电位线连接，同时与所述虚设布线连接。
2．一种半导体器件，包括：
具有主表面，并把该主表面分离成多个区域的元件分离结构有选择地形成在所述主表面上，在所述多个区域的各个区域中，制作半导体元件的半导体衬底；
在所述主表面上形成的层间绝缘膜；
用所述层间绝缘膜隔开的多层配置的导电性布线；
在包含所述多层的两层以上的层中，与所述布线同一层地配置的导电性的虚设布线；和
为了在所述两层以上的层之间相互连接所述虚设布线，在所述层间绝缘膜中有选择地埋设的导电性的虚设栓塞；
在所述元件隔离结构的一部分上形成的导电层；和
为了连接所述导电层和所述虚设布线，在所述层间绝缘膜中有选择地埋设的其它导电性的栓塞。
3．如权利要求2所述的半导体器件，所述虚设布线和所述虚设栓塞与保持以所述布线包括的低电位侧电源线或高电位侧电源线传送的电位为基准的一定电位的稳定电位线连接。
4．如权利要求3所述的半导体器件，所述多个区域与集成电路的多个功能块对应；
所述多个功能块的各个块被所述元件隔离结构和所述导电层包围。
5．如权利要求2至权利要求4中任一项所述的半导体器件，在所述元件隔离结构的一部分中形成沟，把所述导电层埋设在所述沟中。
6．如权利要求2至权利要求4中任一项所述的半导体器件，所述半导体衬底还有埋入的绝缘层；
所述元件隔离结构包括与所述埋入的绝缘层连接的部分；
所述导电层有选择地贯通所述元件隔离结构的所述部分，达到所述埋入的绝缘层。
7．如权利要求1、权利要求3或权利要求4所述的半导体器件，在所述两层以上的层中的至少一层，配置所述虚设布线，以便夹置所述布线中包括的布线部分。
8．如权利要求7所述的半导体器件，所述虚设布线还配置在所述至少一层的上层上，以便覆盖所述布线部分的上方。
9．如权利要求1、权利要求3或权利要求4所述的半导体器件，所述稳定电位线是所述低电位侧电源线、所述高电位侧电源线、传送所述布线中包含的预充电电位的预充电线路或传送所述布线中包括的衬底电位的衬底电位线的其中之一。
10．如权利要求1至权利要求4中任一项所述的半导体器件，所述虚设布线在沿所述主表面的剖面形状中有沿延长方向重复凹凸的部分。
11．如权利要求1至权利要求4中任一项所述的半导体器件，所述虚设布线在沿垂直于所述主表面的面的剖面形状中有沿延长方向重复凹凸的部分。
12．如权利要求11所述的半导体器件，所述凹凸重复部分中的突起部分与配置在下层的虚设布线的部分连接。
13．如权利要求1至权利要求4中任一项所述的所述的半导体器件，还配有覆盖所述多层中的最上层并且与所述层间绝缘膜相比热传导率大的钝化膜。
14．如权利要求13所述的半导体器件，还配有与所述钝化膜接触的散热片。
15．如权利要求14所述的半导体器件，所述虚设布线被配置在所述最上层，
所述半导体器件还配有在所述钝化膜中有选择地埋设的导电性的不同虚设栓塞，以便所述散热片与所述虚设布线的所述最上层所属的部分连接。
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