CN1417852A - 半导体器件的制造方法和半导体器件 - Google Patents

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Abstract

制造半导体器件的方法具有包含铜的埋线结构，其中，通过形成布线覆盖的绝缘膜15b，第二膜埋线L2的导电阻挡膜17a被保护着，以免被氧化，绝缘膜15b有一层SiON膜，采用一种例如三甲基氧硅烷气和氮的氧化气的气体混合物，通过等离子体CVD方法形成，由此，半导体器件的包含铜作为主要导体膜的布线之间的电介质击穿强度可以得到提高。

Description

半导体器件的制造方法和半导体器件
技术领域
本发明涉及一种半导体器件的制造方法和一种半导体器件，以及，更特殊地，它涉及到一种技术和一种半导体器件，该技术可以有效的用于一种具有包括铜的掩埋布线作为主要导电膜的半导体器件的制造方法中。
背景技术
通过一种被称作镶嵌技术的(单镶嵌技术和双镶嵌技术)布线形成技术，将布线材料埋入形成在绝缘膜上的布线开口如布线沟槽或者孔来形成掩埋布线结构。
然而，当主布线材料由铜组成时，由于比起如铝的金属，铜更易于往绝缘膜中扩散，掩埋布线的表面(底面和侧面)被用一薄阻挡金属膜覆盖，这样，由铜组成的掩埋布线就没有直接与绝缘膜接触，由此，抑制或者阻止掩埋布线中的铜扩散进入绝缘膜。另外，包括例如氮化硅膜的用于布线覆盖的绝缘膜形成在绝缘膜的上表面以覆盖掩埋布线的上表面，在该绝缘膜上形成布线开口，因此，就可以抑制或者阻止掩埋布线中的铜从掩埋布线的上表面扩散进入绝缘膜。
镶嵌布线技术在例如Japanese Patent Lain-Open No.Hei11(1999)-233630中被描述，该专利公开了一种用SiON膜作为布线覆盖的绝缘膜的技术。另外，例如Japanese Patent Lain-Open No.2000-252286公开了一种用含氢原子的硅作为布线覆盖的绝缘膜(介电常数ε＝4)的技术。另外，Japanese Patent Lain-Open No.2000-332102公开了一种用BCB膜(ε＝2.7)作为布线覆盖的绝缘膜技术。另外，例如Japanese Patent Lain-Open No.Hei10(1998)-150105公开了一种用有机低介电膜(ε＝2.3-2.6)作为布线覆盖的绝缘膜的技术。另外，例如Japanese Patent Lain-Open No.Hei11(1999)-243147公开了一种用SiON膜作为镶嵌布线结构的层间绝缘膜的技术。
发明内容
顺便说一下，近年来，为了得到能够高速运行的高性能半导体器件，需要采用这样一种结构，该结构如上所述用铜作为主要布线材料，并且采用低介电常数的绝缘膜作为形成布线开口的绝缘膜。根据本发明的研究，有必要采用一种低介电常数的绝缘膜也作为如上所述的用于布线覆盖的绝缘膜，以得到更高的运行速度。
鉴于上述考虑，本发明检测了引入介电常数低于氮化硅膜的氮氧化硅膜(SiON)作为布线覆盖的绝缘膜材料。本发明第一次发现了采用SiON作为布线覆盖的绝缘膜的技术涉及到以下课题。
即，由于采用一种含氧的气体如N2O用于SiON膜的沉积，在沉积的开始阶段被激活的氧直接撞击在暴露在该膜沉积表面的阻挡金属膜，并且氧化该阻挡金属膜的露出部分，从而恶化了用于布线覆盖的绝缘膜和掩埋布线之间的界面附近的阻挡性能，并且缩短TDDB寿命。
本发明意图提供一种能够提高用铜作为主要导电膜的布线之间的电介质击穿强度。
上述的和其它目的，以及本发明的新特征将会通过阅读本发明详述和附图的描述而变得明了。
在本申请中公开的发明中，典型发明的观点将会在下面被简单的解释。
即，根据本发明，形成一用于布线覆盖的绝缘膜使得包括铜作为主要布线材料的布线的导电阻挡膜就不会被氧化。
附图说明
图1是用于本发明的一个实施例中TDDB寿命测量的样本的平面示意图。
图2是沿着图1中B-B’线取得的横截面示意图；
图3是沿着图1中C-C’线取得的横截面示意图；
图4是采用图1中的样本的情况中的测试略图的解释图；
图5是作为一个根据本发明的实施例的半导体器件的生产步骤中的主要部分的平面图；
图6是沿着图5中XI-XI’线取得的横截面示意图；
图7是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图6的横截面示意图；
图8是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图7的横截面示意图；
图9是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图8的横截面示意图；
图10是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图9的横截面示意图；
图11是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图10的横截面示意图；
图12是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图11的横截面示意图；
图13是图12中的半导体器件的主要部分的放大的横截面示意图；
图14是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图12和图13的横截面示意图；
图15是在根据本发明的一个实施例中的半导体器件生产步骤中用到的一种膜沉积装置的例子的解释图；
图16是在作为根据本发明的另一个实施例的半导体器件的制造步骤中，对应着图5中XI-XI线的部分的横截面示意图；
图17显示了两种情况下的电场强度和击穿时间之间的关系图，即在图16所示的膜沉积装置的较低的电极上施加高频电源的情况(虚线圆)和不加高频电源的情况(实心方块)。
图18是在作为根据本发明的另一个实施例的半导体器件的制造步骤中，对应着图5中XI-XI线的部分的横截面示意图；
图19是图18所显示的部分的放大的横截面示意图；
图20是根据本发明的另一个实施例的半导体器件的制造过程中的主要部分的横截面示意图；
图21是图20所显示的半导体器件的主要部分的放大的横截面示意图；
图22是根据本发明的另一个实施例的半导体器件的制造过程中的主要部分的横截面示意图；
图23是图22所显示的半导体器件的主要部分的放大的横截面示意图；
图24是根据本发明的另一个实施例的半导体器件的制造过程中的主要部分的横截面示意图；
图25是图22所显示的半导体器件的主要部分的放大的横截面示意图；
图26是根据本发明的另一个实施例的半导体器件的制造过程中的主要部分的横截面示意图；
图27是根据本发明的另一个实施例的半导体器件的制造过程中的主要部分的横截面示意图；
图28是由本发明者调查的掩埋布线结构例子的主要部分的横截面示意图；
图29是接着图28的，在半导体器件的制造步骤过程中的主要部分的横截面示意图；和
图30是接着图29的，在半导体器件的制造步骤过程中的主要部分的横截面示意图；
具体实施方式
在特殊解释本发明之前，本申请中的技术术语的意思将在下面被解释。
1.TDDB(电介质击穿的时间依赖)寿命是用来测量电介质击穿的时间依赖性的必须得到的测量，其中，在预先决定温度(例如，140℃)的测量条件下，在电极之间施加一个相对高的电压，画出相对于施加的电场的从施加电压到电介质击穿的时间的曲线图，并且在通过外推实际电场强度(例如，0.2MV/cm)的曲线的基础上，决定该时间(寿命)。
图1到图3显示了根据本发明的用于TDDB寿命测量的样本的一个例子，其中，图1是平面示意图，图2和图3分别是沿着B-B’线取得的横截面示意图和沿着C-C’线取得的横截面示意图。此样品实际上可以在一个晶片的TEG(测试设备组)区域内形成。作为解释，一对梳形布线L形成到第二布线层并且分别连接到最上层的压焊块P1，P2。在梳形布线L之间施加电场来测量电流。压焊块P1和P2是测试电极。梳形布线L的布线宽度，布线距离和布线厚度都是0.5μm。另外，相对的布线长度设置为1.58×105μm。
图4是显示此测量概况的解释图。样品被放在测试平台S上，电流/电压测试装置(I/V测试装置)被连接到压焊块P1和P2之间。用一个加热器H将测试平台S加热，以保持样品的温度在140℃。TDDB寿命测量包括恒压作用方法和恒流作用方法，本发明中采用恒压作用方法，其中，使施加到绝缘膜的平均电场恒定。施加电压之后，电流会随着时间的流失减小，并且随后观察到电流突然增加(电介质击穿)。此时，将漏电流密度达到1μA/cm2的时间定义为TDDB寿命(5MV/cm时的TDDB寿命)。在本发明中，除非其它特定的说明，TDDB时间意思是在0.2MV/cm时的击穿时间(寿命)，但是，在更一般的意思中，TDDB寿命有时被用作在一个特定的预先决定的电场强度下直到击穿的时间。另外，除非指定，TDDB寿命是在样品在140℃时的情况下决定的。另外，TDDB寿命意味着上述的梳形布线L测量的情况，很明显，它能用于实际布线之间的击穿寿命。
2.等离子体处理是指这样一种处理，其中，将衬底的表面，或者当在衬底上形成构件时，将此构件如绝缘膜或者金属膜的表面暴露在一个被置于等离子状态的环境中，将等离子体的化学或者机械(轰击)效果加在衬底上。一般来说，等离子体通过在一个反应腔内电离气体形成，当根据需要在RF电场的作用下补充一种处理气体时，反应腔中氛围被一种指定的气体(处理气体)取代，但是，实际上不可能用处理气体完全取代里面。于是，在本实施例中，当提到氨等离子体时没有意味着完全的氨等离子体，而并不能排除包含在等离子体中的杂质气体(氮气，氧气，二氧化碳，水蒸气，等)。同样，很明显，也不能排除其它稀释气体或者附加气体进入等离子体的污染。
3.减弱氛围的等离子体是指这样一种等离子体环境，其中反应粒子如原子团，例子，原子，和分子具有减弱效果，即，主要存在氧抽取效果，原子团和离子包括原子或者分子形式的原子团或者离子。另外，该环境不仅可以包含单个反应粒子，而且包含多种反应粒子环境。例如，一个其中同时存在氢原子团和NH3原子团的环境也可以被使用。
4.在本实施例中，表达“包含铜”意思是用铜作为主要成分。即，即使高纯度的铜也含有自然杂质，所以不能排除包含铜的部件的附加物或者杂质的污染。这不光对铜没有限制，而且对于其它金属(钛氮，等)的情况也是相同的。
5.化学机械抛光(CMP)一般是指抛光待抛光的表面，将表面与由相对软的纤维状板材料组成的抛光垫接触，在提供磨料的情况下在平面方向相对移动表面。在本实施例中，也包括实施抛光的CML(化学机械研磨)，即，相对于一个硬的研磨石表面移动待抛光表面，同时采用固定的磨料颗粒和CMP不用的无磨料颗粒。
6.无磨料的化学机械抛光一般指采用磨料颗粒的重量浓度小于以重量计0.5％的磨浆的化学机械抛光，然而磨料颗粒化学机械抛光指采用磨料颗粒的重量浓度大于以重量计0.5％或者更大的高浓度磨浆的化学机械抛光。然而，第一步的抛光是无磨料颗粒的化学机械抛光并且接着的第二步的抛光是磨料颗粒化学机械抛光，并且第一步中的抛光浓度高出第二步中的抛光浓度的一位数或者更多或者优选的为两位数或者更多，在这种情况下，第一步中的抛光有时称作为一种无磨料的化学机械抛光。在本详述中，当谈到无磨料的化学机械抛光时，它也包括一种通过无磨料化学机械抛光实施金属膜的整个单元平坦工艺的情况，也包括通过无磨料化学机械抛光实施主要工序和通过化学机械抛光实施分工序的情况。
7.抛光液(磨浆)一般是指一般由具有化学腐蚀性化学物质的混合抛光磨料颗粒形成的悬浊液，并且考虑到本发明的性质，本发明包括那些没有混合抛光磨料颗粒的化学物质。
8.磨料颗粒(磨浆颗粒)指含在磨浆中的一种粉末，一般如氧化铝和氧化硅。
9.腐蚀抑制剂是指一种用于抑制或者压制通过上述的CMP的抛光进程的化学物质，这种抑制是通过在金属表面形成一层具有抵抗腐蚀性质和/或疏水性的保护膜实现的，通常用苯并三唑(BTA)(细节参照Japanese Patent Lain-Open No.Hei8(1996)-64594)。
10.无划痕指在通过CMP方法被抛光的待抛光晶片整个表面或者表面预先决定的单元面积上没有探测到大于预先决定尺寸的缺陷。由于依赖半导体器件的代和种类变化，预先决定的尺寸一般不能决定。在本实施例中，它被定义为这样一种状态，其中没有在待抛光晶片表面内检测到0.3μm或更大的缺陷，例如，在线比较缺陷检测的200mm直径晶片上。
11.导电阻挡膜一般是具有扩散阻挡性质的导电膜，它相对薄地形成在掩埋布线的侧面或者底部，从而阻止铜扩散到中间层绝缘介质或者更低的层中。通常采用高熔点金属或者它们的氮化物，如氮化钛(TiN)，钽(Ta)，氮化钽(TaN)。
12.掩埋布线或者掩埋金属布线一般指通过布线形成技术如单镶嵌或者双镶嵌图形化的布线，单镶嵌或者双镶嵌是在形成在绝缘膜中的布线开口如沟槽或者孔中掩埋一导电膜，并且接着除去绝缘膜上的不必要的导电膜。另外，单镶嵌一般指在两个分开的步骤中掩埋插入金属和布线金属的掩埋布线工艺。同样，双镶嵌一般指同时掩埋插入金属和布线金属的掩埋布线工艺。一般来说，铜掩埋布线通常被用在多层结构中。
13.在本申请中，半导体器件不仅包括那些特别制造在单晶硅衬底上的，而且，除非另外指出，还包括那些制作在其它衬底如SOI(绝缘体上的硅)衬底或者用于TFT(薄膜晶体管)液晶生产的衬底。
14.晶片指用于半导体集成电路生产的硅或者其它半导体单晶衬底(通常来说，实质上是圆盘形的半导体晶片)，蓝宝石衬底，玻璃衬底和其它绝缘，半绝缘或者半导体衬底，以及它们的复合衬底。
15.半导体集成电路芯片或者半导体芯片(此后简单的称为芯片)指完成了将其分成一组单元电路的晶片加工(晶片加工或处理步骤)的晶片。
16.当谈到氮化硅，氮化硅或者氮化硅膜时，它们不仅包括Si3N4绝缘膜，而且包括类似的氮化硅复合物。
17.低介电常数绝缘膜(低-K绝缘膜)可以包括，例如，具有介电常数低于包含在一钝化膜中的氧化硅(例如，TEOS(四乙氯硅烷)的介电常数的绝缘膜。通常来说，具有特定介电常数ε＝约4.1-4.2或更小的那些TEOS氧化膜被看作是低介电常数的绝缘膜。
在下面描述的实施例中，如果为了便利的必要，描述将被分成许多部分或者实施例，但是，除非另外声明，它们彼此之间不相关，而是这样一种关系，即它们中的一个是它们中的其它或者全部的修改的例子，细节或者补充说明。
另外，在下面的实施例中，在谈到元件的数值(包括数目，数值，数量，范围，等等)时，例如，它们并不限于特定的数值，而是除了在原则上指出或者明确限制，它们可以多于或者少于特定的数值。
另外，在下面的实施例中，除非另外声明或者排除它们在原则上必要的情况，其组成因数(也包括组成步骤)通常不是基本的。
同样，在下面的实施例中，当谈到组成元件的形状和位置关系或者类似时，除了除非另外声明或者它们在原则上被认为明显不是这样的情况，它们也包括那些实质上近似于或者相似于该形状或类似的。
另外，在所有解释此实施例的附图中，那些具有相同功能的部件具有相同的参考数字，这样，重复的解释将被省略。
另外，在本实施例中，代表典型的场效应晶体管的MIS FET(金属绝缘体半导体场效应晶体管)被简单的写作MIS，p沟型MIS FET被简单的称为pMIS，n沟型MIS FET被简单的称为nMIS。
现在将参考附图特殊的解释本发明的优选实施例。
通过优选实施例结合附图的方法，本发明将被更具体的描述。
(实施例1)
首先，在说明优选的实施例1之前，由本发明者首先在实验中发明的用铜布线的掩埋布线结构中的问题将参照图28到图30被描述。
图28是由本发明者调查的掩埋布线结构例子的主要部分的横截面示意图。参考数字50-55指示绝缘膜，5指示掩埋布线。将在下面描述的此结构中由本发明者调查的材料没有特殊限制。绝缘膜51和54均包括介电常数低于氧化硅膜的介电常数的有机材料。分别在绝缘膜51和52上的绝缘膜52和55是用于绝缘覆盖的绝缘膜，并且包括，例如，氧化硅膜。掩埋布线57分别具有主导体膜57a和在其外围的导电阻挡膜57b。主导体膜57a包括铜，而导电阻挡膜57b包括，例如，氮化钛。
然后，图29显示了在形成用于覆盖绝缘膜52和掩埋布线57的上表面的绝缘膜形成的步骤中的主要部分的横截面示意图。本发明者认为，随着半导体器件的运行速度的需要的增长，形成也具有低电电常数的材料的用于布线覆盖的绝缘膜变得重要，因此，他们检测了SiON膜(ε＝大约3.9)的应用，该SiON膜的沉积是通过用例如三甲氧基硅烷(TMS)气体和氧化氮(N2O)的等离子CVD方法实现的。然而，本发明者第一次发现，由于含氧的气体如N2O被用于绝缘材料的薄膜沉积中，在薄膜沉积的起初阶段被激活的氧撞击在导电阻挡膜57b的露出部分58上，因此，导电阻挡膜57b的露出部分58被氧化了。因此，在如图30所示的用于布线覆盖的绝缘膜59和用于绝缘膜覆盖的绝缘膜55之间的接触界面部分，铜的扩散阻挡性能变坏，掩埋布线57中的铜就易于如箭头显示的那样，向外扩散，从而恶化TDDB寿命。于是，很难采用一种低介电常数的绝缘材料作为布线覆盖的绝缘膜。鉴于上述考虑，本发明者沉积的用于布线覆盖的绝缘材料包括一种低介电常数的绝缘材料，这样，掩埋布线的导电阻挡膜的露出部分不至于氧化掩埋布线的导电阻挡膜的露出部分。具体的方法将在下面说明。
在本实施例中，描述到一种利用本发明的技术想法的情况，例如，参照图5到图14，描述到一种CMIS(互补MIS)-LSI(大规模集成电路)的制造方法。
首先，图5是CMIS-LSI制造步骤中的主要部分的平面图，图6是沿着图5中的XI-XI线取得的横界面示意图。组成晶片1W的半导体衬底(以后，简称为衬底)包括例如，具有特定电阻率约为1到10Ωcm的p型单晶硅。例如，通过在形成在衬底1S的主表面上的沟槽内埋氧化硅膜，在衬底1S(器件形成表面)的主表面上形成沟槽型隔离(SGI(浅槽隔离))或者STI(浅沟隔离)2。另外，在衬底1S的主表面上形成p阱PWL和n阱(NWL)。例如，p阱PWL引入硼，而n阱NWL引入磷。在隔离部分2所包围的p阱PWL和n阱NWL的有源区内形成nMISQn和pMISQp。
用于nMISQn和pMISQp的栅绝缘膜包括，例如大约为6nm厚的氧化硅膜。栅绝缘膜3的厚度是转化为二氧化硅的那部分的厚度(以后，简称为转化膜厚度)，它有时与实际厚度不一致。栅绝缘膜3也可以由氮氧化硅膜代替氧化硅膜构成。即，这样的结构也可以被采纳，该结构中，氮离析到栅绝缘膜3和衬底1S之间的界面上。由于与氧化硅膜相比，氮氧化硅膜具有更强的抑制薄膜中界面能级产生和减少电子陷阱的效果，可以增强栅绝缘膜的热载流子电阻，从而提高介电强度。另外，由于比起氧化硅膜，氮氧化硅膜更少渗入杂质，通过使用氮氧化硅膜，由栅电极材料中的杂质向衬底1S扩散引起的阈值电压的波动可以得到抑制。氮氧化硅膜的形成可以通过，例如，将衬底1S在含氮的气氛如NO，NO2或者NH3中进行热处理来实现。另外，如上所述，也可以通过在p阱PWL和n阱NWL的表面上都形成包含氧化硅的栅绝缘膜，然后采取含氮气氛的热处理和将氮离析到栅绝缘膜3和衬底1S之间的界面上，来得到同样的效果。
另外，也可以通过例如氮化硅膜，或者氧化硅膜和氮化硅膜的复合绝缘膜来形成栅绝缘膜3。当包含氧化硅膜的栅绝缘膜的厚度减小到小于5nm时，特殊的，小于被转化作为二氧化硅的厚度3nm时，通过由直接隧穿电流或者压力导致的热载流子或者类似物引起的电介质击穿电压的降低就会变得显著。由于氮化硅膜具有高于氧化硅膜的介电常数，作为二氧化硅的转化厚度和实际的膜厚相比有所减少。即，在提供氮化硅膜的情况下，如果是物理上的厚度，就可以得到一个与相对薄的二氧化硅膜相等的值。因此，当栅绝缘膜3用单成分的氮化硅膜或者包括氮化硅膜和氧化硅膜的复合层组成时，由于有效膜厚可以做得大于由氧化硅膜组成的栅绝缘膜的有效膜厚，隧道漏电流的发生或者由于热载流子引起的电介质击穿电压的降低就可以得到改进。
用于nMISQn和pMISQp的栅电极通过在低电阻多晶硅膜上层压例如硅化钛(TiSix)或者硅化钴(CoSix)来形成。然而，栅电极的结构并不仅限于这些，它还可以是一种被称为多金属栅的结构，这种结构由例如低电阻多晶硅膜，WN(氮化钨)膜，和W(钨)膜组成的叠层组成。它可以是一种被称为多金属栅的结构。在栅电极4的侧面上形成例如包含氧化硅膜的侧壁5。
nMISQn的源和漏的半导体区域6包括一个靠近沟道的n--半导体区域和与n--半导体区域接触并且被布置在一个被n--半导体区域与沟道空间上分离的位置的n+-半导体区域。例如，n--半导体区域和n+-半导体区域采用磷或者砷。另一方面，pMISQp的源和漏的半导体区域7包括一个靠近沟道的p--半导体区域和与p--半导体区域接触并且被布置在一个被p--半导体区域与沟道空间上分离的位置的p+-半导体区域。例如，p--半导体区域和p+-半导体区域采用磷或者砷。硅化物层，例如钛硅化物层或者钴硅化物层被形成在半导体区域6或者7的上表面的部分。
绝缘膜8被沉积在上述的衬底S1上。绝缘膜8包括能够填满栅电极4，4的窄空间的高回流性能的膜，例如，BPSG(掺硼磷硅玻璃)膜。另外，它也可以通过由一种旋涂的方法形成的SOG(旋涂玻璃)组成。接触孔9形成在绝缘膜8中。半导体有源区6，7的上表面的部分在接触孔9的底部露出。插塞10形成在接触孔9中。通过例如在包括接触孔9的内部的绝缘膜8上通过CVD或者类似的方法沉积一氮化钛(TiN)膜和钨膜，用一种CMP方法或者返刻的方法，除去绝缘膜8上不必要的氮化钛膜和钨膜，以仅在接触孔9内保留该膜，从而形成插塞10。
包括例如钨的第一层布线L1形成在绝缘膜8上。第一层布线L1通过插塞10与用作源和漏的半导体有源区6，7和nMOSQn和pMOSQp的栅电极电学相连。用于第一层布线L1的材料不限于钨，而是可以改变成各种各样的。例如，它可以是单成分的金属膜如铝或者铝合金，或者叠层金属膜，其中金属膜如钛(Ti)或氮化钛(TiN)形成上述单成分金属膜的上层或者下层中的至少一层。
另外，在绝缘膜8上沉积一绝缘膜11a，以便覆盖第一层布线L1。绝缘膜11a包括一种低介电材料，例如，一种有机聚合物或者有机石英玻璃(所谓低-K材料)。有机聚合物包括，例如，SiLK(由The DowChemical Co.在美国生产，具体的介电常数＝2.7，热阻温度＝490℃或更高，电介质击穿电压＝4.0-5.0MV/Vm)或者聚乙烯醚(PAE)系列材料的FLARE(由Honeywell Electronic Materials Co.生产，具体介电常数＝2.8，热阻温度＝400℃或更高)。PAE系列材料具有高基本性能和优秀的机械强度，热稳定性和低价格的特点。有机石英玻璃(SiOC系列材料)包括，例如，HSG-R7(由Hitachi Kasei IndustryCo.生产，具体介电常数＝2.8，热阻温度＝650℃)，黑钻石(由美国的Applied Materials Inc.生产，具体介电常数＝3.2-2.4，热阻温度＝450℃)或p-MTES(由Hitachi Kaihatsu生产，具体介电常数＝3.2)。其它的SiOC系列材料可以包括，例如，CORAL(由美国的NovellusSystems Inc.生产，具体介电常数＝2.7-2.4，热阻温度＝500℃)和Aurora 2.7(由Nippon ASM Co.生产，具体介电常数＝2.7，热阻温度＝450℃)。
另外，作为用作绝缘膜11a的低具体介电常数材料，例如，FSG(SiOF系列材料)，HSQ(hydrogen silsesquioxane)系列材料，MSQ(methyl silsesquioxane)系列材料，多孔MSQ材料或多孔有机系列材料也可以被应用。
HSQ系列材料可以包括，例如，OCDT-12(由Tokyo Oka IndustryCo.生产，具体介电常数＝3.4-2.9，热阻温度＝450℃)，FOX(由美国Dow Corning Corp.生产，具体介电常数＝2.9)或OCL T-32(由TokyoOka Industry Co.生产，具体介电常数＝2.5，热阻温度＝450℃)。
MSQ系列材料可以包括，例如，OCD T-Q(由Tokyo Oka IndustryCo.生产，具体介电常数＝2.7，热阻温度＝600℃)，LKD-T-200(由JSR生产，具体介电常数＝2.7-2.5，热阻温度＝450℃)，HOSP(美国的Honeywell Electronic Materials Co.，具体介电常数＝2.5，热阻温度＝550℃)，HSG-RZ25(Hitachi Kasei Industry，具体介电常数＝2.5，热阻温度＝650℃)，OCS T-31(由Tokyo Oka Industry Co.生产，具体介电常数＝2.3，热阻温度＝550℃)，或LKD-T-400(由JSR生产，具体介电常数＝2.2-2，热阻温度＝450℃)。
多孔HSQ系列材料可以包括，例如，XLK(由美国的Dow CorningCorp.生产，具体介电常数＝2.5-2)，OCL-T-72(由Tokyo Oka IndustryCo.生产，具体介电常数＝0.2-1.9，热阻温度＝450℃)，纳米玻璃(由美国的Honeywell Electronic Materials Co.生产，具体介电常数＝2.2-1.8，热阻温度＝500℃或更高)或者Meso ELK(美国的AirProducts和Chemicals Ink，具体介电常数＝2或更低)。
多孔MSQ系列材料包括，例如，HSG-6211X(由Hitachi KaseiIndustry Co.生产，具体介电常数＝2.4，热阻温度＝650℃)，ALCAP-S(由Asahi Kasei Industry Co.生产，具体介电常数＝2.3-1.8，热阻温度＝450℃)，OCL T-77(由Tokyo Oka Industry生产，具体介电常数＝2.2-1.9，热阻温度＝600℃)，HSG-6210X(由Hitachi Kasei IndustryCo.生产，具体介电常数＝2.1，热阻温度＝650℃)或者石英气凝胶(由Kobe Seikosho生产，具体介电常数＝1.4-1.1)。
多孔有机材料包括，例如Poly Elk(美国的Air Products和Chemicals Inc，具体介电常数＝2或更低，热阻温度＝490℃)。
SiOC系列材料和SiOF系列材料通过例如CVD方法(化学汽相沉积)形成。例如，上述的黑钻石就是用一种三甲基硅烷和氧气的混合气体，由CVD的方法形成的。另外，上述的p-MTES就是用例如甲基三甲基氧硅烷和N2O的混合气体，由例如CVD的方法形成。其它的低介电绝缘材料通过例如涂层的方法形成。
在包含低K材料的绝缘膜11a上沉积一层低K覆盖绝缘膜12a。绝缘膜12a包括，例如，以二氧化硅(SiO2)作为典型代表的氧化硅(SiOx)膜，并且具有确保绝缘膜11在CMP(化学机械抛光)的机械强度和确保表面保护和水气耐性的功能。相对于绝缘膜11，绝缘膜12a的厚度薄，为，例如大约25nm到100nm，优选的为大约50nm。然而，绝缘膜12a并不限于氧化硅膜，而是可以多种多样改变。例如，氮化硅膜(SixNy)层，碳化硅(SiC)膜或者碳氮化硅膜(SiCN)层也可以被采用。氮化硅膜，碳化硅膜或者碳氮化硅膜可以通过例如等离子CVD的方法形成。由等离子CVD方法形成的碳化硅膜包括，例如，BLOK(由AMAT Co.生产，具体介电常数＝4.3)。它的形成采用例如三甲基硅烷和氦(或N2，NH3)的混合气体。
在绝缘膜11a，12a中，开通孔13，通过它，第一层布线L1的一部分暴露出来。包括例如钨的插塞14被埋在通孔13中。
首先，在本实施例中，通过等离子CVD方法或类似方法，在绝缘膜12a和插塞14上沉积绝缘膜(第一绝缘膜)15a。绝缘膜15a包含，例如，氮氧化硅(SiON)膜的单成分膜如PE-TMS(Canon生产，具体介电常数＝3.9)，其厚度为，例如，25nm到50nm，优选的为50nm。在绝缘膜15a的形成中，三甲基氧硅烷(TMS)气和氧化氮(N2O)气的混合气体被用作例子。通常来说，绝缘膜15a由氮化硅膜或类似的形成，但是在实施例1中采用氮氧化硅膜，并且，由于其具体介电常数可以大大降低，可以减小布线电容以提高半导体集成电路的运行速度。
随后，绝缘膜11b和12b被依次从下沉积在绝缘膜15a上。绝缘膜(第七绝缘膜)11b包含与绝缘膜11a相同的低介电常数的绝缘膜。此层之上的绝缘膜(第八绝缘膜)12b包含与绝缘膜12a相同的低介电常数的绝缘膜，它用作低K覆盖的相同绝缘膜。接着，用光刻胶膜作为掩膜，通过一种干法刻蚀方法，选择性的除去绝缘膜11b和12b，以形成布线沟槽(布线开口)16a。为了形成布线沟槽16a，通过设定更高的绝缘膜11b，12b与绝缘膜15a之间的刻蚀选择比，绝缘膜15a被用作为刻蚀终止膜。即，一旦刻蚀停止在绝缘膜15a的表面后，通过刻蚀，选择性的除去绝缘膜15a。这可以提高布线沟槽16a形成深度的精确性，以防止过度的挖掘布线沟槽16a。这种布线沟槽16a形成例如带形形状，其平面形状如图5所示。在布线沟槽16a的底部，露出插塞14的上表面。
然后，图7是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图6的横截面示意图。另外，图8是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图7的横截面示意图；
首先，如图7所示，厚约50nm的薄导电阻挡膜(第一导电膜)17a包含，例如，通过一种溅射方法在衬底1S的整个表面上沉积的氮化钛(TiN)。导电阻挡膜17a具有，例如，阻止形成主要导体的铜从以后将描述的地方扩散的功能，提高主要导体膜和绝缘膜11b，12a，12b，15a之间的粘附性的功能，和在主要导体膜回流中增强铜的湿润度的功能。对于导电阻挡膜17a，优选的是采用很难与铜反应的高熔点金属氮化物如氮化钨(WN)或氮化钽(TaN)取代上述的氮化钛。另外，也可以用一种材料取代氮化钛，这种材料中，把硅(Si)加入高熔点金属氮化物，或者更少与铜反应的高熔点金属如钽(Ta)，钛(Ti)，钨(W)和钛钨(TiW)合金中。另外，根据实施例1，即使当导电阻挡膜17a的厚度减小到例如10nm，或更小，进一步，6到7nm或5nm或更少时，也可以得到满意的TDDB特性。
接着，在导电阻挡膜17a上沉积主要导体膜(第二导体膜)18a，该膜包含厚度相对比较厚的铜，例如，大约800到1600nm的铜。在实施例1中，通过例如电镀的方法，形成主要导电膜18a。这可以形成有高的膜质量的主要导电膜18a，和好的掩埋性能，并且成本低。在这种情况下，主要导电膜18a的形成首先通过用一种溅射的方法在导电阻挡膜17a上沉积包含铜的薄导体膜，然后通过例如一种电解质电镀或者化学镀的方法，在上面生长一层由相对较厚的铜组成的导体膜。在这种镀膜处理中，采用一种例如基于铜的硫酸盐的镀膜方法。然而，主要导体膜18a也可以通过一种溅射的方法形成。对于形成导电阻挡膜17a和主要导体膜18a的溅射方法，可以采用一般的溅射方法，但是，具有高定向性的溅射方法例如长发射溅射或准直溅射方法有助于提高掩埋性能和膜质量。另外，主要导体膜18a也可以由一种CVD的方法形成。然后，通过在一个非氧化的气氛里(如，氢气氛)，在，例如大约475℃，对衬底1S采取热处理引起主要导体膜18a回流，从而使掩埋的铜无间隙的埋入布线沟槽16a内。
然后，通过一种CMP方法抛光主要导体膜18a和导电阻挡膜17a。在实施例1中，两步CMP方法包括，例如，无磨料CMP(第一部)和磨料颗粒CMP(第二部)，作为CMP方法被采用。即，作为例子，这将在下面被描述。
首先，在第一步中，意图选择性的抛光包含铜的主要导体膜18a。抛光液(磨浆)包含用于形成保护膜的防腐蚀剂，铜氧化剂和用于腐蚀铜的氧化膜的成分，但是不包括磨料颗粒。抛光液中的磨料颗粒的含量为，优选的，0.5wt％或更少，更优选的，0.1wt％，具体的，优选的为0.05或更少，更优选的，0.1wt％或更少。然而，在全部抛光剂中，包含的磨料颗粒大约为3到4％。采用的抛光液的PH值被控制到使用铜的腐蚀范围，并且进一步控制抛光液的组分，使得主要导体膜18a对导电阻挡膜17a的抛光选择比至少为5或更大。上述的抛光液可以包括，例如，一种包含氧化物和有机酸的磨浆。氧化物可以包括，例如，过氧化氢(H2O2)，氢氧化氨，硝酸氨和氯化氨。有机酸可以包括，例如，柠檬酸，丙二酸，反丁烯二酸，顺丁烯二酸，己二酸，苯甲酸，邻苯二甲酸，酒石酸，乳酸，丁二酸和乙二酸。其中，由于过氧化氢不含金属成分并且不是强酸，所以它是一种适合用于抛光液中的氧化剂。另外，由于柠檬酸毒性较小，作为液态源较少污染，没有气味并具有高的水溶解度，因此它是一种适合用于抛光液中的有机酸。在本实施例中，所用抛光液的制备是通过加入5％体积的过氧化氢和0.03％重量的柠檬酸到纯水中，并且控制磨料颗粒的含量小于0.01％重量。对于防腐蚀剂，作为例子BTA被使用。
在第一步的无磨料颗粒CMP中，主要导体膜18a主要通过化学的方法被抛光，该方法同时引起对主要导体膜18a的保护作用和腐蚀作用。即，当化学机械抛光通过抛光液进行时，铜的表面首先被氧化剂氧化从而在表面形成一薄氧化层。然后，当用于使氧化晶片溶解的物质被提供时，氧化层被作为一种水溶液被漂去，从而减小氧化层的厚度。减少了氧化层厚度的部分又暴露在氧化物质下，从而增加氧化层的厚度。重复上述反应，化学机械抛光会进行下去。
抛光条件被设置为，例如，负载＝250g/cm2，晶片托架转数＝30rpm，圆盘的转数＝25rpm和磨浆流速＝150cc/min。采用例如由美国Rodel Co.生产的硬垫片(IC1400)作为抛光垫。考虑到提高平坦度时，采用硬垫片作为抛光垫，也可以采用软的垫片。用主要导体膜16被去掉的暴露出下面的导体阻挡膜17a时的情况来决定抛光的终止点。终点的检测是通过检测圆盘或者晶片托架的旋转动力矩信号来进行的，当待抛光的目标从主要导体膜18a变化到导电阻挡膜17a时，该信号会变化。另外，终止点的检测也可以通过在抛光垫的一部分上穿通一个孔，并且在衬底表面的光反射谱变化的基础上检测终止点或者在磨浆光谱变化的基础上检测终止点。
在上述的抛光处理中，包含铜的主要导体膜18a的抛光速率为，例如，大约500nm/min，导电阻挡膜18a的抛光速率为，例如，大约3nm/min。抛光时间依赖主导体膜18a的厚度而表化，一般不能决定，但是对于上述的膜厚，大约是2到4分钟。如上所述的采用无磨料颗粒的抛光液的化学机械抛光在由本发明者申请的日本专利申请No.Hei 9(1997)-299937和日本专利申请No.Hei 10(1998)-317233中被具体描述。
接下来的第二步的目的就是选择性的抛光导电阻挡膜17a。在第二步中，导电阻挡膜17a通过与抛光垫接触，被一种机械的方法抛光。在这步中，抛光液包含磨料颗粒，还有防腐蚀剂，氧化剂和用于腐蚀氧化膜的成分。在实施例1中，采用通过例如混合5％体积的过氧化氢，0.03％重量的柠檬酸和0.5到0.8％重量的磨料颗粒与纯水形成的抛光液，对抛光液没有具体的限制。加入的磨料颗粒的数量被设定为这样一个数量，此时，下面的绝缘膜12b不被划伤，这样，该数量被设置为，例如，1％重量或更少。对于磨料颗粒，作为例子，采用胶体二氧化硅(SiO2)。通过采用胶体二氧化硅作为磨料颗粒，可以大大减小由CMP处理导致的绝缘膜12b的抛光面上的损伤，以达到无划痕的状态。另外，在第二步中，氧化剂的量被减小到小于第一步中的氧化剂的量。即，抛光液中的防腐蚀剂的量相对增加。然后，在主要导体膜18a对导电阻挡膜17a的抛光选择比低于无磨料颗粒化学机械抛光的情况下，例如在选择比为3或更小的情况下，进行抛光。通过在这种条件下的抛光，由于在第二步中，可以增强对含铜的主要导体膜18a的保护，并且压制了该膜的氧化，可以阻止主要导体膜18a被过抛光，因此具有了抑制或阻止下凹或者腐蚀的能力。由于这能抑制或阻止布线电阻的增加或者耗散，半导体集成电路器件的性能可以得到提高。
第二步的抛光条件被设置为，例如，负载＝120g/cm2，晶片托架转数＝30rpm，圆盘的转数＝25rpm和磨浆流速＝150cc/min。采用例如由Rodel Co.生产的IC1400作为抛光垫。  抛光厚度规定为相当于导电阻挡膜17a的厚度，并且抛光终止点通过时间控制，该时间通过导电阻挡膜17a的厚度和抛光速率计算得到。
在上述的抛光处理中，导电阻挡膜17a的抛光速率为，例如，大约80nm/min，包含铜的主要导体膜18a的抛光速率为，例如，大约7nm/min，抛光下面的绝缘膜12b的抛光速率为，例如，大约3nm/min。由于抛光时间依赖导电阻挡膜17a的厚度而表化，所以它一般不能决定，但是对于上述的膜厚，是例如大约一分钟。另外，对于磨料颗粒，铝氧粉(Al2O3)可以被用来代替胶体二氧化硅。
通过进行磨料颗粒化学机械抛光，布线沟槽16a外面的导电阻挡膜17a被差不多除去，以暴露出作为下层的绝缘膜12b。然而，不能通过抛光被完全除去的导电阻挡膜17a有时可能会残留在，例如，由下面部分的步骤引起的绝缘膜12b的上表面上的小洞穴里。在这种情况下，采用下面的CMP处理是优选的。
即，实行选择性CMP，除去在布线沟槽16a外面的绝缘膜12b剩余的导电阻挡膜17a，而尽可能大的抑制抛光布线沟槽16a里面的主要导体膜18a。选择性CMP在导电阻挡膜17a对主要导体膜18a的抛光选择比为至少5或更大的情况下进行。另外，CMP在绝缘膜12b对主要导体膜18a的抛光选择比为1或更大的情况下进行。
实行上述的选择性CMP通常采用抛光液，此抛光液是通过向用于上述磨料颗粒CMP的包含磨料颗粒量大于0.5％重量的抛光液中加入防腐蚀剂形成的。该防腐蚀剂是一种化学试剂，它能在主要导体膜18a的表面上形成一腐蚀抵抗保护膜，以防止或抑制抛光的进行，为了达到此目的，可以采用BTA的衍生物，如，苯并三唑(BTA)和BTA羧化物，十二烷硫醇，三唑和tollyltriazole。特别地，在使用BTA的情况下，可以形成稳定的保护膜。
当采用BTA作为防腐蚀剂时，其浓度根据磨浆的种类而变化，通过加入通常为0.001到1％重量，优选的，0.01到1％重量，并且更优选的，0.1到1％重量(三个步骤)的量可以得到充分的效果。在实施例1中，用于上述磨料颗粒CMP的进一步混合了0.1％重量的BTA的抛光液被用作为没有特别限制的抛光液。另外，为了避免加入防腐蚀剂导致的抛光速率降低，可以同时选择的加入聚丙烯酸，聚甲基丙烯酸，它们的氨盐或者四醋酸乙二胺酸(EDTA)。采用包含这种防腐蚀剂的CMP在由本发明者申请的日本专利申请No.Hei 10(1998)-209857，日本专利申请No.Hei 9(1997)-299937和日本专利申请No.Hei 10(1998)-317233中被具体描述。
在完成磨料颗粒CMP后，接着在CMP装置的圆盘上进行选择性的CMP。加入防腐蚀剂的抛光液通过一根磨浆供应管道被供应到抛光垫的表面。抛光条件为，例如，负载＝120g/cm2，晶片托架转数＝30rpm，圆盘的转数＝25rpm和磨浆流速＝190cc/min。通过进行上述选择性CMP，布线沟槽16a外的所有导电阻挡膜17a都被除去。
通过上述的CMP处理，在布线沟槽16a中形成了第二层埋线L2，如图18所示。第二层埋线L2具有相对较薄的导电膜17a和相对较厚的主要导体膜18a，它通过插塞14与第一层布线L1电学相连。根据实施例1，通过在形成第二层埋线L2的抛光处理中采用上述的CMP方法，绝缘膜12b的表面上由CMP处理引起的损伤可以大大减少，以允许上述的无划痕抛光。在上述的例子中，用作绝缘覆盖的绝缘膜12b被沉积在由一种低K材料组成的绝缘膜11b上。然而，由于通过实施例1中的CMP方法，无划痕抛光是可能的，它也可以是一种没有提供用于绝缘覆盖的绝缘膜12b的结构。即，它可以是这样一种结构，其中，绝缘膜11b暴露在CMP表面。
在完成抛光后，腐蚀防止处理被用于衬底1S的表面。腐蚀防止处理部分具有抛光处理部分构成相同的结构。在这种情况下，首先驱使衬底S1的主表面到抛光垫上，该抛光垫由一个抛光圆盘(平台)紧贴着该便面，为了机械的除去抛光磨浆，一种包含防腐蚀剂的化学溶液，例如苯并三唑，被提供到衬底1S的主表面，以在形成在衬底1S的主表面的铜布线的表面部分上形成疏水性保护膜。
在完成腐蚀防止处理后，衬底1S被暂时存放在浸渍处理部分，以防止表面变干。浸渍处理部分被用于从完成腐蚀防止处理之后到后清洗之间阶段的防止变干，它具有一种例如在具有纯净水流动的浸渍容器(储料器)中浸渍和存放预定数目的衬底1S的结构。在这种情况下，通过向浸渍容器中供应冷却到一个很低的温度的纯净水，在这个温度下，第二层埋线L2的电化学腐蚀反应实质上不能进行，第二层埋线L2的腐蚀可以被更可靠的阻止。除了存放在浸渍容器中，阻止衬底1S变干还可以通过其它方法实行，只要至少能在衬底1S的表面保持潮湿的状态，如供应纯净水淋浴。浸渍处理部分(衬底存储部分)可以做成一种屏蔽光的结构，这样在存储期间就不会有照明光线或者类似物发射到衬底1S的表面。这就可以防止由光电效应引起的短路电流的发生。为了给浸渍处理部分提供光屏蔽结构，具体的，在浸渍容器(储料器)的周围覆盖光线屏蔽板，以将浸渍容器(储料器)内的亮度减小到至少500lux或更少，优选的，300lux或更少，更优选的，100lux或更少。上述的CMP方法和CMP设备在例如由本发明者申请的日本专利申请No.Hei 11(1999)-226876和日本专利申请No.2000-300853中被描述。
随后，在一种衬底1S被保持在潮湿状态的状态下，立即进行后CMP清洗处理。首先，对衬底1S进行一种碱性的处理。该处理是为了除去障碍物如用于CMP处理中的磨浆，在该处理中，对衬底1S的表面进行擦洗清洗(刷洗清洗)，而提供例如PH值约为8或者更高的弱酸化学溶液来中和由CMP处理沉淀在衬底1S上的酸性磨浆，由此，对准衬底1S，障碍物和清洗刷的每一个之间的zeta势的方向，以消除它们每一个之间的吸引力。作为碱性化学溶液，可以使用例如氨基乙烯醇(组分为：2-氨基乙烯醇，H2NCH2CH2OH浓度为约0.001-0.1％，优选的为0.01％的DAE(稀释的氨基乙烯醇))。该化学溶液对铜有更小的腐蚀效果，并具有与NH4OH相同的清洗效果。在此清洗处理中，采用一种滚轮型的清洗系统。然而，这并没有限制，而是可以有多种多样的变化。例如，一种圆盘型清洗系统可以被用于碱性清洗。另外，一种圆盘型清洗系统或者圈型(pen type)清洗系统可以被用于酸性清洗。
然后，图9是半导体器件的生产步骤中，对应着图5中XI-XI’线的部分的接着图8的横截面示意图。
在这种情况下，一种还原处理首先被用于衬底1S(具体的，用于CMP抛光过的表面，在那里第二层埋线L2露出)。即，热处理被施加在衬底1S(具体的，CMP抛光过的表面)，该热处理例如，在一个氢气气氛中，例如，在200-474℃，优选的，300℃中0.5到5分钟，优选的，约2分钟(氢气(H2)退火处理)。这能够还原在CMP过程中形成的第二层埋线L2表面上的氧化铜为铜，而且能够抑制或者防止随后的酸性清洗对第二层埋线L2的腐蚀。因此，布线电阻的增加，布线电阻的分散和台阶的形成可以被同时抑制或者防止，并且，另外，刻蚀腐蚀的发生也可以被抑制或者防止。另外，当还原处理没有实行时，由于在CMP处理过程中沉淀在衬底1S表面的有机材料如BTA在清洗处理中作为掩摸，绝缘膜12b的表面有时不能被更好的刷洗。由于通过实行如本实例中的还原处理可以除去在CMP过程中沉淀的有机材料如BTA，绝缘膜12b的表面膜可以被充分的并且均匀的除去。于是，半导体集成电路器件的TDDB寿命可以得到极大的提高。根据这种情况，上述的氢气退火可以被节省了。
接着，酸性清洗处理被施加到衬底1S上。该处理的目的是提高TDDB特性，除去残余金属，减少绝缘膜12b表面的悬挂键，并且，消除绝缘膜12b表面的不均匀性，除去由通过在衬底1S表面供应氢氟酸的水溶液的刻蚀引起的障碍物颗粒。通过单纯的增加氢氟酸清洗，TDDB特性就能得到提高。这被认为是表面上的损伤膜被酸处理除去从而增加了界面的粘附性。在氟酸(HF)清洗中，一种冲刷清洗作为例子被应用，并且可以选择的条件是HF浓度为0.5％，清洗时间20秒。然后，通过一个旋转干燥器对衬底1S进行干燥处理，工艺进行到下一步。
根据本发明者所做的实验，发现比起连续依次通过碱性清洗和酸性清洗的TDDB特性，依次通过碱性清洗，氢气处理和酸性清洗的TDDB特性提高大约两个数位。考虑到利用低介电常数的绝缘膜作为中间层绝缘膜的掩埋铜布线结构的可靠性，提高TDDB寿命两个位数是一种非常有效的处理。可以认为，TDDB寿命的提高是通过在碱性清洗和酸性清洗之间插入氢气退火得到了，这是因为CMP过程中沉淀的有机材料如BTA被除去。可以认为，当酸性清洗在这样一种状态下进行时，此时，有机材料像它们一样被沉积，决定TDDB寿命的邻近的绝缘膜表面(卸下)的清洗不能够被充分实行。另一方面，在实施例1中，由于清洗处理的进行是在氢气退火之后，绝缘膜的表面可以被充分的并且均匀的卸下，以提高TDDB寿命。
对于上述例子描述了一种情况，即进行碱性清洗处理，然而实行还原处理，进一步，进行酸性清洗，但是这并没有限制，并且各种改变都是可能的。例如，在CMP处理之后，可以进行还原处理，并且随后，以碱性清洗处理和酸性清洗处理的次序进行后清洗处理。另外，只有酸性清洗而没有碱性清洗时可以被使用。即，可以是这样一种次序：CMP处理，还原处理和酸性处理。通过单纯应用酸性处理，TDDB特性得到提高。这可以认为是通过清除损伤膜，界面的性能可以得到提高。另外，先于或者并行于后CMP的清洗处理，可以对衬底1S的表面进行纯净水擦洗清洗，纯净水超声清洗，流动纯净水清洗或者旋转纯净水清洗，或者衬底1S的背面可以用纯净水进行擦洗清洗。
然后，图10是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图9的横截面示意图；另外，图11是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图10的横截面示意图。
在这种情况下，在如上述的后CMP清洗处理(包括最后的通过旋转干燥器或类似的干燥处理)后，随后的还原等离子体处理被作为例子实施到衬底1S上。即，一种氢等离子体过程被实施到衬底1S上(具体的，第二层埋线L2露出的CMP表面)。衬底1S的直径为例如8英寸(＝约200mm)的情况下，此氢等离子体处理：5.0Torr(＝6.6661×102Pa)的处理气压，600W的射频(RF)功率，400℃的衬底温度，500cm3/min的氢气流速和10到30秒的处理时间。内电极距离是600密尔(15.42mm)。作为处理气体，单质氢(H)气体或者氢(H)和氮(N)的气体混合物被用作例子。
通过利用上述的氢等离子体，也如在日本专利No.Hei 11(1999)-226876和日本专利No.2000-300853中描述的，由于除去有机材料的性能极其高(比起后面将要描述的氨等离子体处理)，在CMP过程中含在磨浆中的BTA和磨浆成分，在后CMP清洗中的有机酸和在此工序中形成的残余的有机材料基本上可以被完全清除，从而减少了界面处的漏电电流。因此，TDDB寿命进一步得到提高。
接着，在图11中，在上述氢等离子体处理后，例如对没有对空气敞开的衬底1S进行随后的还原处理。即，对衬低1S(具体的，第二层埋线露出的CMP表面)进行氨等离子体处理。衬底1S的直径为例如8英寸(＝约200mm)的情况下，氨等离子体处理的条件是：约0.5-1.0Torr(＝66.6612-133.332Pa)的处理气压，约500到1000W电压施加到等离子装置的上电极，约0到1000W(优选为0)电压施加到等离子装置的下电极，约300℃到400℃的衬底温度，约500到1500cm3/min的氨气流速和5到60秒的处理时间。内电极距离设置为300-600密尔(7.62-15.42mm)。
在上述氨等离子体处理中，由CMP氧化的铜布线表面的氧化铜(CuO，CuO2)被还原至铜。另外，一层用于阻止铜的硅化物下沉的氮化铜(CuN)膜形成在第二层埋线L2的表面(极薄的区域)。在布线层之间的绝缘膜12的上表面(极薄的区域)，形成的SiN或SiH进而去补偿绝缘膜12b表面的悬挂键，后面将要描述的用于覆盖的绝缘膜与第二层埋线L2和绝缘膜12b之间的粘附性可以得到增加，从而减小界面的漏电。通过这些效应，TDDB寿命可以得到增加。
于是，通过连续的进行氢等离子体处理和氨等离子体处理，可能还原有铜作为主要成分的第二层埋线L2的表面，形成硅化物阻挡电阻层，并且实现绝缘膜12b的界面的清洁和SiH效应和SiN效应，通过这些可以进一步提高可靠性。在这样一种情况下，其中，层间绝缘膜通过沉积氮化硅膜组成的，氮化膜通过一种等离子CVD的方法在氧化硅膜上形成，二氧化硅膜通过采用例如TEOS(四乙氯硅烷)气体由一种等离子CVD方法形成，本发明者发现比起只用氨等离子体处理的情况，用氢等离子和氨等离子体处理结合的样品的TDDB提高了大约两个数位。另外，也在用SiLK作为层间绝缘膜的情况中，本发明者的实验发现，在用氢等离子和氨等离子体处理的情况中，即使在工作环境为大约0.13到0.17MV/cm时，在10年的时间，可以取得充分的可靠性。
明显的，上述还原等离子体处理条件并不仅限于举例的条件。根据本发明者的研究发现，当压强越高，等离子体损伤减少得越多，并且，当衬底温度越高，衬底内TDDB寿命的耗散减小得越多，寿命越长。另外，也可以得到这样一个知识，即，当衬底温度越高，RF功率越大和处理时间越长，异常析出就越容易发生在铜表面。由于上述发现和考虑的条件根据装置的结构而变化，条件可以设定在一个范围内，例如，0.5到6Torr(＝0.66661×102到7.99932×102Pa)的处理气压，300到600W的RF功率，350到450℃的衬底温度，50到1000cm3/min的氢气流速，20到500cm3/min的氨气流速，5到180秒的处理时间，内电极距离是150到1000密尔(3.81到25.4mm)。
另外，在上述例子中，当描述在氢等离子体处理后利用氨等离子体处理的情况中，它并没有限制，而是可以有多种多样的变化。例如，在氨等离子体处理后，工序可以继续转到氢等离子体处理，而保持一样的真空状态。另外，作为还原处理，可以只进行氨等离子体处理。在这些情况中，TDDB寿命也可以得到提高。
接着，图12是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图11的横截面示意图。而图13是图12中的半导体器件的主要部分的放大的横截面示意图。
在这种情况下，在上述的氨等离子体处理之后，在没有对空气开放的掩埋的第二布线层L2的上表面和绝缘膜12b上，通过例如CVD方法，连续沉积用于布线覆盖的绝缘膜(第二绝缘膜和第三绝缘膜，第四绝缘膜)15b。在这种情况下，在实施例1中，沉积绝缘膜15b以至第二层布线L2的导电阻挡膜7a的暴露部分不被氧化。因此，在实施例1中，首先在绝缘膜12b和第二层埋线L2上沉积一绝缘膜(第二绝缘膜，第五绝缘膜)15b1，用于抑制或防止导电阻挡膜17a氧化，即，用以保护导电阻挡膜17a不被氧化，之后，通过一种等离子CVD或类似的方法沉积包括如PE-TMS(Canon生产，介电常数＝3.9)的氮氧化硅(SiON)膜的绝缘膜(第三绝缘膜，第六绝缘膜)15b2，采用的是例如三甲氧基硅烷(TMS，化学方程式：SiH(OCH3)3)气体和氧化氮(N2O)气体的气体混合物，保持它那样的真空状态，不对空气开放。于是，由于通过氮氧化硅(SiON)膜如PE-TMS的沉积处理，导电阻挡膜17a的氧化可以被抑制或者防止，这可以抑制或防止这样的缺点，即，由于导电阻挡膜17a的氧化，主要导体膜18a中的铜发生扩散。因此，TDDB寿命可以得到提高。另外，由于通过用比氮化硅膜介电常数低的材料形成用于布线覆盖的绝缘膜15b的大多数或整个部分，降低了布线电容，所以半导体器件的运行速度可以得到提高。另外，由于采用具有优秀的防潮能力的PE-TMS等作为绝缘膜，用作第二层埋线L2的布线覆盖，半导体器件的可靠性得到提高。具体的，此工艺在后面作为例子描述。
第一种方法是这样一种方法，即，用一种如氮化硅膜，碳化硅(SiC)膜和碳氮化硅(SiCN)膜的绝缘膜形成用作氧化阻挡膜的绝缘膜15b1，该绝缘膜具有抑制或者防止铜扩散的功能。
用作氧化阻挡膜的绝缘膜15b1的厚度为，例如，1nm或更大，并且它的厚度要小于绝缘膜15b2的厚度，这是由于需要将整个布线结构的介电常数限制得尽可能小。绝缘膜15b2的厚度为，例如，50nm或更大。绝缘膜15b2中氧的含量为，例如，约1到8％。沉积绝缘膜15b2的处理腔的气压为，例如，大约0.5到1.0Torr(66.6612到133.332Pa)，三甲氧基硅烷气体流速为，例如，约100到150cm3/min，N2O气体流速为，例如，约4000cm3/min或者更少，施加到等离子CVD装置的上电极和下电极的电压是，例如，约500到1000W。
在第一种方法中，当利用例如碳化硅膜或者碳氮化硅膜形成用于氧化阻挡的绝缘膜15b1时，由于比起利用氮化硅膜形成用于氧化阻挡的绝缘膜15b1的情况，其介电常数可以得到降低并且布线电容可以得到降低，因此，半导体器件的运行速度可以得到提高。
第二方法是这样一种方法，即，在一个不采用氧，特别是高氧化性的N2O的气体的条件下，用通过等离子CVD方法或类似方法沉积的一种如PE-TMS(Canon生产，具体介电常数＝3.9)的氮氧化硅(SiON)膜或类似膜，来形成用作氧化阻挡的绝缘膜15b1。在这种情况下绝缘膜15b1也具有抑制或者防止铜扩散的功能。
不采用氧气的气体条件可以包括，例如，采用三甲氧基硅烷(TMS)气体和氨(NH3)气的气体混合物，或者例如，三甲氧基硅烷(TMS)气体和氮(N2)气的气体混合物。用作氧化阻挡的绝缘膜15b1的厚度为，例如，约1到10nm。另外，上层的绝缘膜15b2的厚度和在第一种方法中说明的相等。绝缘膜15b1，15b2中氮的含量为，例如，约1到8％。沉积绝缘膜15b1的处理腔的气压为，例如，大约0.5到1.0Torr(66.6612到133.332Pa)，三甲氧基硅烷气体流速为，例如，约100到150cm3/min，N2O气体流速为，例如，0cm3/min，N2气体流速为，例如，约4000cm3/min或者更少，采用NH3气体的情况下的气体流速为，例如，约1500cm3/min或者更少，施加到等离子CVD装置的上电极和下电极的电压与上述的第一种方法中相等。此外，绝缘膜16b的膜沉积条件与第一种方法中相同。
在第二种方法中，由于绝缘膜15b1和15b2都是用低介电常数得氮氧化硅(SiON)膜例如PE-TMS形成的，比起用第一种方法的情况，布线电容可以得到降低，并且半导体器件的运行速度可以得到提高。另外，当绝缘膜15b(绝缘膜15b1和15b2)完全由具有优秀防潮性能的氮氧化硅(SiON)膜例如PE-TMS形成时，半导体器件的可靠性得到提高。
第三方法是这样一种方法，即，在一个采用较低氧化性的N2/O2由此减少膜沉积处理中的氧(具体的，具有较高氧化性的N2O)的气体条件下，用通过等离子CVD方法或类似方法沉积的一种如PE-TMS(Canon生产，具体介电常数＝3.9)的氮氧化硅(SiON)膜或类似膜，来形成用作氧化阻挡膜的绝缘膜15b1。在这种情况下绝缘膜15b1也具有抑制或者防止铜扩散的功能。
减少氧的气体条件可以包括，例如，采用三甲氧基硅烷(TMS)气体、N2气和O2气的气体混合物，三甲氧基硅烷(TMS)气体、NH3气和O2气的气体混合物，三甲氧基硅烷(TMS)气体、NH3气，N2气和O2气的气体混合物，或三甲氧基硅烷(TMS)气体、N2O气和NH3气的气体混合物。在这种情况下，N2气或NH3气在气体混合物中作为稀释气体的角色。
这种情况下绝缘膜15b1和15b2的厚度和氮含量和上述第二种方法中说明的一样。绝缘膜15b1沉积中处理腔的气压和施加到等离子CVD装置得上电极和下电极的电源和上述第二种方法中说明的一样。在采用例如三甲氧基硅烷(TMS)气体，N2气和O2气作为膜沉积处理气体的情况下，三甲氧基硅烷气体流速为，例如，约70到150cm3/min，N2气体流速为，例如，约4000cm3/min或者更少，O2气体流速为，例如，约4000cm3/min或者更少。另外，在采用例如三甲氧基硅烷(TMS)气体，NH3气和O2气混合气体的情况下，三甲氧基硅烷气体流速为，例如，约75到150cm3/min，NH3气体流速为，例如，约1500cm3/min，O2气体流速为，例如，约4000cm3/min。在采用例如三甲氧基硅烷(TMS)气体，NH3气，N2气和O2气作混合气体的情况下，三甲氧基硅烷(TMS)气体流速为，例如，约75到150cm3/min，NH3气体流速为，例如，约1500cm3/min或更少，N2气体流速为，例如，约4000cm3/min。另外，在采用例如三甲氧基硅烷(TMS)气体，N2O气和NH3气混合气体的情况下，三甲氧基硅烷气体流速为，例如，约75到150cm3/min，N2气体流速为，例如，约4000cm3/min，NH3气体流速为，例如，约1500cm3/min。另外，绝缘膜15b2的沉积条件与上述的第一种和第二种方法中相同。
当采用第三种方法时，绝缘膜15b可以完全由第三种方法形成。即，在上述的氧减少的气体条件下，通过等离子CVD方法，用一氮氧化硅(SiON)膜如PE-TMS得单成分膜形成绝缘膜15b。在这种情况下，在用于布线覆盖的绝缘膜沉积处理中，气体的改变或控制由此可以节省。因此，膜沉积可以容易控制。另外，膜沉积处理时间可以缩短。
当说明在氮氧化硅(SiON，大约含1到8％的N含量)膜沉积过程中采用三甲基氧硅烷气体的情况时，这里并没有限制，而是可以有多种多样的变化。例如，对于第一种方法中的绝缘膜15b2和15d2，或者第二种方法中的绝缘膜15b1，15b2，15d1和15d2，包括从甲硅烷，乙硅烷或TEOS(四乙氯硅烷)，氨气，和氧(或者N2O或臭氧(O3))中选取的一种的气体混合物，或者通过向上述气体混合物中加入氮形成的气体混合物，可以被作为例子用于膜沉积处理中。另外，包括从三甲基硅烷(3MS)气体或者四甲基硅烷(4MS)气体，和氧化氮(N2O)气体(或氧化氮气体和氨气(NH3))中选取的一种的气体混合物，或者通过向上述气体混合物中加入氮(N2)气，氮(N2)气和氧(O2)气的气体混合物，或者氮气，氧气和氨气的气体混合物形成的气体混合物也可以被采用。
在这些情况下，由于通过沉积用作绝缘膜15b2的下层的氧化阻挡的绝缘膜15b1，导电阻挡膜17a的露出部分的氧化可以被抑制或者防止，因此，铜扩散可以被抑制或者防止，以提高TDDB寿命。
如图13所示，第二层埋线L2的侧面是楔形的，以至布线宽度向上逐渐增大。第二层埋线L2的侧面和绝缘膜11a的上表面之间形成的角度α为，例如，在从80°到90°的范围内，具体的，例如约88.7°。第二层埋线L2的上部的宽度(布线沟槽16a的上部宽度)或者相互靠近的第二层埋线L2之间的距离(掩埋得相互靠近的第二层埋线L2的上角之间的距离)为，例如，0.25μm或更小或者0.2μm或更小。另外，相互靠近的第二层埋线L2之间最小相连间距为，例如0.5μm或更小。布线沟槽16a的高宽比为，例如，1。
图14是半导体器件的生产步骤中，对应着图5中XI-XI线的部分的接着图12和图13的横截面示意图。在这种情况下，阐述第三层埋线L3。
在绝缘膜15b上沉积绝缘膜(第七绝缘膜)11c用作布线覆盖。形成绝缘膜11c的材料和方法与上述的由低K材料组成的绝缘膜11a和11b相同。绝缘膜(第八绝缘膜)12c沉积在绝缘膜11c上。绝缘膜12c的材料，形成方法和功能与绝缘膜12a和12b相同。绝缘膜(第一绝缘膜)15c沉积在绝缘膜12c上。绝缘膜15c的材料，形成方法和功能与绝缘膜15a相同。绝缘膜(第七绝缘膜)11d绝缘膜15c上。形成绝缘膜11d的材料和方法与上述的由低K材料组成的绝缘膜11a到11c相同。绝缘膜(第八绝缘膜)12d沉积在绝缘膜11d上。绝缘膜12d的材料，形成方法和功能与绝缘膜12a到12c相同。
平面条形形状的布线沟槽(布线开口)16a形成在绝缘膜15c，11d和12d中。导电阻挡膜17b和主要导体膜18b被埋入布线沟槽16a内以完成第三层埋线L3。另外，在绝缘膜(第一绝缘膜)15b，11c和12c内形成基本上是圆的平面形状的通孔(布线开口)19，通孔19从布线沟槽16b的底部扩展到第二层埋线L2的上表面。第三层埋线L3通过被埋进通孔19中的导电阻挡膜17b和主要导体膜18b与第二层埋线L2电学连接。第三层埋线L3通过双镶嵌方法形成。即，在绝缘膜15c，11d和12d中形成布线沟槽16b，和在绝缘膜15b，11c和12c内形成通孔19后，连续沉积上述的导电阻挡膜(第一导体膜)17b和主要导体膜(第二导体膜)18b。即，布线沟槽16b和通孔19同时被导电阻挡膜17b和主要导体膜18b填满。用于沉积导电阻挡膜17b和主要导体膜18b的方法与用于第二层埋线的导电阻挡膜17a和主要导体膜18a的相同。另外，用作导电阻挡膜17b和主要导体膜18b的材料与用于第二层埋线的导电阻挡膜17a和主要导体膜18a的相同。接着，通过采用与用于形成第二层埋线相同的方法的CMP，同时抛光导电阻挡膜17b和主要导体膜18b，这样，就形成了第三层埋线L3。
在绝缘膜12d和第三层埋线L3形成用于布线覆盖的绝缘膜(第二绝缘膜，第三绝缘膜和第四绝缘膜)15d。绝缘膜15d具有和绝缘膜15b相同的结构。即，绝缘膜15d具有包含绝缘膜15d1和15d2的叠层结构。绝缘膜12d和与第三层埋线L3接触的绝缘膜(第二绝缘膜，第五绝缘膜)15d1与绝缘膜15b1相同。另外，在绝缘膜15d1上的绝缘膜(第三绝缘膜和第六绝缘膜)15d2与绝缘膜15b2等同。因此，由于在氮氧化硅(SiON)膜如PE-TMS的沉积处理中，第三层埋线L3的导电阻挡膜17b的氧化可以被抑制或者防止，这就可以抑制或防止由于导线膜17b的氧化引起的主导体膜18b中的铜扩散的缺陷，从而提高TDDB寿命。另外，当大多数或全部用作布线覆盖的绝缘膜15d是由介电常数比氮化硅膜低的材料形成的时，布线电容可以得到减小，并且半导体器件的运行速度可以得到增加。另外，由于具有优秀防潮性能的PE-TMS或类似材料被用作第三层埋线L3的布线覆盖绝缘膜，半导体器件的可靠性得到提高。
如上所述，根据实施例1，由于布线的绝缘膜可以全部由低介电常数的材料形成，整体布线电容可以得到减小，并且具有包含铜的掩埋布线结构的半导体器件的运行速度可以得到增加。
当描述后CMP清洗处理过程中的使用氢气退火的情况时，并没有限制。例如，在后CMP清洗处理之后的干燥处理后，处理也可以按此顺序进行：氢气退火处理，氢等离子体处理，氨等离子体处理和布线覆盖膜形成处理。在这种情况下，氨等离子体处理和氢等离子体处理的次序可以颠倒。另外，可以只使用氨等离子体处理。在这些情况的任何一种中，氢气退火处理的条件包括处理温度，例如，200到475℃，优选的300℃，和处理时间，例如，0.5到5分钟，优选的2分钟。通过一种电镀的方法形成用作掩埋布线的包含铜的主要导体膜，这种方法得到具体的优化。而且，它适合这样一种情况，即在为这之前的还原处理的后清洗处理过程中，不采用氢退火。由于，通过氢退火处理，由电镀方法形成的铜会再结晶，这可能降低布线电阻。而且，当沉积的覆盖膜没有进行氢退火处理时，覆盖膜有时会被热应力撕裂。这可以通过采用氢退火处理加以抑制或防止。
(实施例2)
在实施例2中，描述另外一种沉积绝缘膜的方法，该绝缘膜用作布线覆盖膜以使埋线的导电阻挡膜的暴露部分不会在沉积中被氧化。在这种情况下，将说明一种沉积用于布线覆盖的绝缘膜的方法，通过提高该方法对还原等离子体处理的控制。
图15显示了本发明者用于还原等离子体处理和布线覆盖绝缘膜沉积的CVD装置的例子。CVD装置20是一种平板型等离子CVD装置，包括一个下电极(第一电极)LF和一个上电极(第二电极)HF，两个电极彼此平行放置。RF电源RFL和RFR分别电学连接到下电极LF和上电极HF上，因此就可以施加RF功率。晶片1W被放置在下电极LF上，其主表面对着上电极HF。采用的处理气体(例如，H2或NH3用于还原等离子体或者三甲基氧硅烷气体，N2O或NH3气用于膜沉积处理)通过上电极HF背面的一根气体导管，从上电极HF的下表面(对着晶片1W的面)被供应。
顺便说一下，第一次发现，根据本发明者的研究，在上述结构的CVD装置中沉积布线覆盖绝缘膜的情况中，当膜沉积处理在同时在上电极HF和下电极LF上施加RF功率的状态下进行时，即，在沉积布线覆盖绝缘膜时，给下电极LF也施加功率，这样，被激活的N2O或类似物质就被吸向下电极LF，并且直接撞击在埋线的导电阻挡膜的露出部分上，所以，导电阻挡膜有可能被更多的氧化。这样，就产生了铜易于报废的问题。
接着，在实施例2中，用于布线覆盖的绝缘膜如图5中所示的绝缘膜15b和15d按照如下所述的被沉积。
即，在还原等离子体处理(例如，氨等离子体处理)时，在这样一种状态下利用等离子体处理：在还原等离子体处理中将CVD装置20的下电极LF上施加的功率降到低于通常施加到下电极LF上功率(即，约750W的功率被加到上电极HF上)或者，优选的为零。于是，有利的氮化处理被利用到第二层埋线L2的上表面，第三层埋线L3和绝缘膜12b，12d(露出的表面，CMP表面)，结果，形成在这些表面的氮化膜的一致性可以得到提高。另外，导电阻挡膜17a，17b的上表面(露出的表面，CMP表面)上的氮化也可以被增强。
接着，采用例如三甲氧基硅烷(TMS，化学方程式：SiH(OCH3)3)气体和氧化氮(N2O)气体的气体混合物的等离子CVD处理被用在这样一种状态，即当保持与用CVD装置20沉积包含氮氧化硅(SiON)膜如PE-TEM(Canon生产，介电常数＝3.9)的布线覆盖绝缘膜15b，15d的单成分膜时相同的真空状态时，连续的在CVD装置20的上电极HF和下电极LF上都施加RF功率。在这种情况下，在实施例2中，由于在如上所述的第二层埋线L2，第三层埋线L3和绝缘膜12b和12d的上表面上形成一致性好的氮化膜，并且导电阻挡膜17a，17b的上表面也被氮化和保护，导电阻挡膜17a，17b的上表面也可以得到保护，因此，在布线覆盖绝缘膜的沉积中导电阻挡膜17a，17b的露出部分的氧化可能被抑制或者防止。
在还原等离子体处理和膜沉积处理中，施加到上电极HF的RF功率的频率为，例如，13.56MHz。另外，在还原处理和膜沉积处理中，施加到上电极HF的功率为，例如，从500到1000W，和例如约750W。而且，在膜沉积处理处理中，施加到下电极LF的RF功率的频率为，例如，380KHz。另外，在膜沉积处理中，施加到下LF的功率为，例如，1000W或更小，例如，在大约750W。
有了上述的程序，绝缘耐压和TDDB寿命可以得到提高。图17显示了两种情况下的电场强度和击穿时间之间的关系图，即在图16所示的膜沉积装置的下电极上施加高频电源的情况(虚线圆)和不加高频电源的情况(实心方块)。膜沉积处理温度为，例如，约140℃，线和空间L/S为，例如约0.25μm/0.25μm，梳型布线的线长L为，例如大约40cm。在膜沉积过程中，下电极LF上没有施加射频功率的情况下，彼此相邻的埋线之间的电介质击穿电压可以被提高到约+1VMV/cm。而且，TDDB寿命可以被提高+两个数位。
另外，在实施例2中，当描述利用单一成分膜作为布线覆盖的电介质膜的情况时，没有具体的限制。例如，布线覆盖的绝缘膜也可以通过实施例1描述的第一和第二种方法(采用多层结构作为布线覆盖的绝缘膜)来形成。由于这可以进一步的抑制或者阻止导电阻挡膜17a，17b的氧化，TDDB寿命可以得到进一步的提高。因为处理腔中的处理气体流速和气压也与实施例1中描述的一样，对它们的说明就可以省略了。
(实施例3)
在实施例3中，描述这样一种结构，其中埋线的上表面从埋线形成的绝缘膜的上表面突出。
图18是根据实施例3的半导体器件的主要部分的横截面示意图，图19是图18所显示的主要部分的放大的横截面示意图。此时，只显示了布线层。该器件与例如在用于实施例1的图14中显示的器件是相同的。
在实施例3中，第二层埋线L2和第三层埋线L3的上表面完全突出在绝缘膜12b和12d的上表面(CMP表面，绝缘膜12b和绝缘膜15b之间接触界面以及绝缘膜12d和绝缘膜15d之间接触界面)之上。此时，组成第二层埋线L2和第三层埋线L3的导电阻挡膜17a，17b和主要导体膜18a和18b的上表面，具体地，上拐角，分别向上超出与它们邻近的绝缘膜12b，12d的上表面一个长度d1。即，在第二层埋线L2和第三层埋线L3的上表面和绝缘膜12b，12d的上表面之间形成一个小的台阶，以至包含高扩散常数的铜的主要导体膜18a和18b不和绝缘膜12b和12d的上表面(CMP表面)接触。长度d1为，例如，50nm或更小，在实施例3中，例如，约为10nm。
在后CMP清洗处理之后和用于布线覆盖的绝缘膜15b，15d的膜沉积处理(还原等离子体处理)之前，在能够选择性刻蚀的条件下，通过对衬底1S采用一种刻蚀处理以除去绝缘膜12b，12d的上层部分，也可以形成这样一种结构。这种情况下，由于被CMP处理损伤并且变得化学不稳定的绝缘膜12b，12d的上层部分被通过刻蚀除去，刻蚀处理后的绝缘膜12b，12d的表面可以达到一种化学稳定和高度清洁的状态。因此，这可以进一步抑制或阻止彼此相邻的第二层埋线L2，L2和第三层埋线L3，L3之间的漏电通道的形成。
另外，第二层埋线L2和第三层埋线L3的上表面弄得突出也可以通过刻蚀除去绝缘膜12b，12d的上层部分形成，刻蚀是通过在酸清洗处理中设定，例如PH值，化学溶解浓度，处理时间和类似参数到一个预定的值来完成的。作为用于酸性清洗的化学溶剂，氢氟酸(HF)，反丁烯二酸或者有机酸可以被作为例子使用。这种情况下，由于额外的刻蚀步骤是不必要的，可以简化生产步骤，缩短生产时间。
在上述描述的实施例3中，除了实施例1和2中的效果，还可得到以下效果。即，在实施例3中的结构中，由于包含铜的主要导体膜18a，18b的上表面位于第二层埋线L2和第三层埋线L3的上拐角的电场聚集区域E1，可以使电场聚集区域E1保持与漏电通道易于在里面形成的绝缘膜17b，17d的上表面(CMP表面)分开。因此，即使当主要导体膜18a，18b中的铜被聚集到第二层埋线L2和第三层埋线L3的上拐角的电场聚集电离时，电离的铜通过绝缘膜12b，12d的上表面扩散的现象可以得到进一步的抑制或阻止。即，由电场的聚集引起的铜扩散可以得到抑制或阻止，并且第二层埋线L2和邻近的L2之间，以及第三层埋线L3和邻近的L3之间的漏电通道的形成可以得到抑制或阻止。因此，TDDB寿命可以得到进一步的提高。
在埋线的上表面和围绕它的绝缘膜的上表面之间形成台阶的技术在由本发明者申请的日本专利申请No.2001-131941(申请于2001年4月27日)中被详细描述。
(实施例4)
在实施例4中，描述这样一种结构，其中，在实施例3的结构中，用于绝缘覆盖的绝缘膜没有被布置在包含低K材料的绝缘膜上。
图20是实施例4中的半导体器件的主要部分的横截面示意图，图21是图20的主要部分的方法的横截面示意图。只显示了布线层。该器件与例如在上述用于实施例1的图14中显示的器件是相同的。
在实施例4中，第二层埋线L2和第三层埋线L3的上表面完全突出在绝缘膜11b和11d的上表面(CMP表面，绝缘膜11b和绝缘膜15b之间接触界面以及绝缘膜11d和绝缘膜15d之间接触界面)之上。在包含低K材料的绝缘膜11b，11c，11d和相应的绝缘膜15b，15c，15d之间没有插入用于绝缘膜覆盖的绝缘膜。即，绝缘膜15b，15c，15d被布置成一种直接分别与包含低K材料的绝缘膜11b，11c，11d接触的状态。然而在这样一种没有布置用于绝缘膜覆盖的绝缘膜的结构中，不采用例如FSG(SiOF系列材料)，HSQ(HydrogenSilsequioxane)系列材料和多孔HSQ系列材料作为绝缘膜11b和11d的材料是优选的。不同于上述的其它结构基本与实施例3中的相同。采用这样一种结构，除了在实施例3中得到的效果，实施例4可以提供以下的效果。即，由于不提供用于绝缘覆盖的绝缘膜，布线电容可以得到进一步减小，因此半导体器件的运行速度得到了进一步的提高。
另外，在实施例4中，通过上述的氢等离子体处理和氨等离子体处理，绝缘膜11b，11d的上层被少量的腐蚀掉。由于形成实施例4中的结构不需要额外的步骤，并且步骤之间的传递没有必要了，所以半导体器件的生产步骤得到了简化。另外，由于障碍物和类似物体的沉积减少了，半导体器件的可靠性和成品率可以得到提高。然而，在采取上述刻蚀手段时采用MSQ作为绝缘膜11b和11d的材料的情况下，氟化碳系列气体(含氟(F)气体)如C4F8被加入到氢等离子体处理或氨等离子体处理的处理气体的至少一种中。这是因为没有这种组分，绝缘膜11b，11d的上层就不能被腐蚀掉。考虑到这样一种台阶结构的使用，与没有采用台阶形状的情况相比，布线沟槽16a，16b的深度(绝缘膜15a，11b和12b的总厚度和绝缘膜15c，11d和12d的总厚度)预先做得多少深(厚)一些。
为什么不采用用于绝缘覆盖的绝缘膜，在还原等离子体处理过程中包含低K材料的绝缘膜的上层多少被腐蚀掉一些，和突出埋线的上层部分和绝缘覆盖的绝缘膜可以节省的技术的原因在由本发明者申请的日本专利申请No.2001-316557(2001年10月15号申请)中得到描述。
(实施例5)
在实施例5中，描述这样一种结构，其中，相对于里面形成埋线的绝缘膜的上表面，埋线的上表面下凹。
图22是实施例5中的半导体器件的主要部分的横截面示意图，图23是图20的主要部分的方法的横截面示意图。这里只显示了布线层。该器件与例如在用于实施例1的图14中显示的器件是相同的。
在实施例5中，第二层埋线L2和第三层埋线L3的上表面完全下凹在绝缘膜12b和12d的上表面(CMP表面，绝缘膜12b和绝缘膜15b之间接触界面以及绝缘膜12d和绝缘膜15d之间接触界面)之下。在本实施例中，组成第二层埋线L2和第三层埋线L3的导电阻挡膜17a，17b和主要导体膜18a和18b的上表面，具体的，上拐角，分别向下与它们邻近的绝缘膜12b，12d的上表面分开一个长度d1。即，在第二层埋线L2和第三层埋线L3的上表面和绝缘膜12b，12d的上表面之间的形成一个小的台阶，以至包含高扩散常数的铜的主要导体膜18a和18b不和绝缘膜12b和12d的上表面(CMP表面)接触。
在后CMP清洗处理之后和用于布线覆盖的绝缘膜15b，15d的膜沉积处理(还原处理)之前，在导电阻挡膜17a，17b和主要导体膜18a和18b被选择性刻蚀的条件下，通过对衬底1S采用一种刻蚀处理，也可以形成实施例5中所示结构。其它程序与实施例1和2中的相同。
根据实施例5，可以得到实施例1和2中的效果，也可以得到和实施例3中相同的功能和效果。
(实施例6)
在实施例6中，描述这样一种结构，其中，在实施例5的结构中，用于绝缘覆盖的绝缘膜没有被布置在包含低K材料的绝缘膜上。
图24是实施例6中的半导体器件的主要部分的横截面示意图，图25是图24的主要部分的方法的横截面示意图。只显示了布线层。该器件与例如在上述用于实施例1的图14中显示的器件是相同的。
在实施例6中，结合了实施例5中的布线结构和实施例4中的绝缘膜结构。即，在绝缘膜11b，11c，11d和相应的绝缘膜15b，15c，15d之间没有插入用于绝缘膜覆盖的绝缘膜。即，相对于绝缘膜11b，11d的上表面(CMP表面)，第二层埋线L2和第三层埋线L3的上表面完全下凹，并且绝缘膜15b，15c，15d被沉积成一种直接分别与包含低K材料的绝缘膜11b，11c，11d接触的状态。在这种结构中，绝缘膜11b，11d的材料与实施例4中说明的相同。具有这种结构，实施例6能够提供实施例5的效果，以能够提供实施例4中同样的效果。
另外，也在实施例6中，和上述的实施例4相似，通过上述的氢等离子体处理和氨等离子体处理，绝缘膜11b，11d的上层被多少腐蚀掉一些。在采用MSQ作为绝缘膜11b和11d所用的材料的情况下，用于氢等离子体处理或氨等离子体处理的至少一种中的处理气体也和实施例4中的相同。因此，可以得到和实施例4相同的生产步骤方面的效果。
(实施例7)
在实施例7中，描述了另外一种结构的例子，在这种结构中，相对于里面形成埋线的绝缘膜的上表面，埋线的上表面下凹。
图26是实施例7中的半导体器件的主要部分的放大横截面示意图。只显示布线层上主要部分的放大示意图。该器件与例如在上述用于实施例1的图14中显示的器件是相同的。
在实施例7中，只有第二层埋线L2和第三层埋线L3中主要导电膜18a，18b的上表面完全下凹在绝缘膜12b和12d的上表面(CMP表面，绝缘膜12b和绝缘膜15b之间接触界面以及绝缘膜12d和绝缘膜15d之间接触界面)之下，而保留导电阻挡膜17a，17b的上表面与绝缘膜12b和12d的上表面相同。即，在第二层埋线L2和第三层埋线L3的主要导电膜18a，18b的上表面和绝缘膜12b，12d的上表面之间的形成一个小的台阶，以至包含高扩散系数的铜的主要导体膜18a和18b不和绝缘膜12b和12d的上表面(CMP表面)接触。
在上述实施例7中，由于第二层埋线L2和第三层埋线L3的包含铜的主要导体膜18a，18b的上拐角与区域E1空间上分离，电场在第二层埋线L2和第三层埋线L3的上拐角处聚集在区域E1，由电场的聚集引起的铜扩散可以得到抑制或阻止，因此，在邻近的布线之间引起的漏电电流得到抑制或阻止，从而进一步的提高TDDB寿命。
在后CMP清洗处理之后和用于布线覆盖的绝缘膜15b，15d的膜沉积处理(还原处理)之前，在主要导体膜18a和18b被选择性刻蚀的条件下，通过对衬底1S采用一种刻蚀处理，可以形成实施例7的结构。其它组成与实施例1和2中的相同。
实施例7可以提供上述实施例1和2的效果，也可以提供和实施例3中相同的效果。
(实施例8)
在实施例8中，描述这样一种结构，其中，在实施例7的结构中，用于绝缘覆盖的绝缘膜没有被布置在包含低K材料的绝缘膜上。
图27是实施例8中的半导体器件的主要部分的放大横截面示意图。实施例8中除特征部分外的其它布线结构与图20种的相同。另外，该器件与例如用于实施例1的图14中的相同。
在实施例8中，结合了实施例7中的布线结构和实施例4中的绝缘膜结构。即，只有第二层埋线L2和第三层埋线L3中主要导电膜18a，18b的上表面完全下凹在绝缘膜11b和11d的上表面(CMP表面)之下，并且绝缘膜15b，15c，15d被沉积成一种直接分别与包含低K材料的绝缘膜11b，11c，11d接触的状态。在这种结构中，绝缘膜11b，11d的材料与实施例4中说明的相同。具有这种结构，实施例8能够提供实施例7的效果，以能够提供实施例4中同样的效果。
另外，也在实施例8中，通过氢等离子体处理和氨等离子体处理，绝缘膜11b，11d的上表面被多少腐蚀掉一些。在采用MSQ作为绝缘膜11b和11d所用的材料的情况下，处理气体也和实施例4中的相同。
因此，可以得到和实施例4相同的生产步骤方面的效果。
参照优选实施例，本发明者取得的发明得到具体的说明，但是，很明显，本发明并不限于上述的实施例，而是可以在一个没有脱离本发明要旨的范围内有多种变化。
尽管对于实施例1到8描述一种连续形成覆盖膜而在随后的处理(等离子体处理)之后不间断真空的情况，在一旦随后的处理之后间断真空后，覆盖膜也可以形成。通过不间断真空，本发明的效果可以得到更有效的增强。然而，在随后的处理中，由于薄氮化膜通过氨等离子体处理形成，即使由于间断真空，它被暴露在空气中，也可以抑制氧化膜的形成。因此，即使在真空破坏的情况下，本发明的效果可以在一定程度上被提供。
另外，尽管对于实施例1到8描述一种采用低K材料作为层间绝缘膜材料的情况时，但这没有限制，本发明的技术思想也适合于采用氧化硅膜作为层间绝缘膜的一般埋层布线结构。
在前面的描述中，本发明者得到的发明在这样一种情况下被解释，即它被用于具有CMIS电路作为本发明背景的申请应用领域的半导体器件技术，但是它并不仅限于此。例如，本发明也适用于，例如，具有存储电路的半导体器件，如，DRAM(动态随机访问存储器)，SRAM(静态随机访问存储器)，flush存储器(EEPROM：电可擦除可编程只读存储器)或者FRAM(铁电随机访问存储器)，或者具有逻辑电路的半导体器件，如微处理器，或者混合型半导体器件，其中，存储电路和逻辑电路被放置在一个相同的半导体衬底上。本发明至少适用于半导体器件，半导体集成电路器件，电子电路器件，电子器件或者具有掩埋铜布线结构的微机械。
在本申请中公开的发明中，由典型的发明取得的有利的效果将在下面被简短的描述。
即，由于通过形成用于布线覆盖的绝缘膜，使得用铜作为主要布线材料的布线的导电阻挡膜没有被氧化，因此，由导电阻挡膜氧化导致的铜的扩散阻挡性能的变坏得到抑制或阻止，采用铜作为主要布线材料的布线之间的电介质击穿强度可以得到增加，并且，布线结构的TDDB寿命可以得到提高。

Claims (45)

1.一种用于制造半导体器件的方法，包括以下步骤：
(a)在沉积在晶片上的第一绝缘膜上形成布线开口；
(b)在布线开口中形成布线，布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；和
(c)在第一绝缘膜和布线上沉积第二绝缘膜用于保护第一导体膜不被氧化，接着通过用一种含氧气体的化学汽相沉积方法，在第二绝缘膜上沉积第三绝缘膜。
2.根据权利要求1的用于制造半导体器件的方法，其中，第二绝缘膜包含氮化硅膜。
3.根据权利要求1的用于制造半导体器件的方法，其中，第二绝缘膜包含碳化硅膜或者碳氮化硅膜。
4.根据权利要求1的用于制造半导体器件的方法，其中，第三绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氧化氮气体的气体混合物的化学汽相沉淀方法形成。
5.根据权利要求1的用于制造半导体器件的方法，其中，第二绝缘膜厚度小于第三绝缘膜厚度。
6.一种用于制造半导体器件的方法，包括以下步骤：
(a)在沉积在晶片上的第一绝缘膜上形成布线开口；
(b)在布线开口中形成布线，布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；和
(c)在第一导体膜不被氧化的条件下，在第一绝缘膜和布线上沉积第二绝缘膜，接着通过用一种含氧气体的化学汽相沉积方法，在第二绝缘膜上沉积第三绝缘膜。
7.根据权利要求6的用于制造半导体器件的方法，其中，第二绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氮气或者氨气的气体混合物的化学汽相沉淀方法形成。
8.根据权利要求6的用于制造半导体器件的方法，其中，第三绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氧化氮气体的气体混合物的化学汽相沉淀方法形成。
9.根据权利要求6的用于制造半导体器件的方法，
其中，第二绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氮气或者氨气的气体混合物的化学汽相沉淀方法形成，并且
其中，第三绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氧化氮气体的气体混合物的化学汽相沉淀方法形成。
10.根据权利要求6的用于制造半导体器件的方法，其中，第二绝缘膜厚度小于第三绝缘膜厚度。
11.一种用于制造半导体器件的方法，包括以下步骤：
(a)在沉积在晶片上的第一绝缘膜上形成布线开口；
(b)在布线开口中形成布线，布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；和
(c)通过用一种包含含氧气体和稀释气体的气体混合物的化学汽相沉淀方法在第一绝缘膜和布线上沉积第二绝缘膜，接着通过用一种含氧气体的化学汽相沉积方法，在第二绝缘膜上沉积第三绝缘膜。
12.根据权利要求11的用于制造半导体器件的方法，其中，第二绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体，含氧气体和稀释气体的气体混合物的化学汽相沉淀方法形成。
13.根据权利要求12的用于制造半导体器件的方法，其中，稀释气体是氮气或者氨气。
14.根据权利要求12的用于制造半导体器件的方法，其中，用于第二绝缘膜沉积的含氧气体是氧气或者氧化氮。
15.根据权利要求11的用于制造半导体器件的方法，其中，第三绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氧化氮气体的气体混合物的化学汽相沉淀方法形成。
16.根据权利要求11的用于制造半导体器件的方法，
其中，第二绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体，含氧气体和稀释气体的气体混合物的化学汽相沉淀方法形成，并且
其中，第三绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氧化氮气体的气体混合物的化学汽相沉淀方法形成。
17.根据权利要求11的用于制造半导体器件的方法，其中，第二绝缘膜厚度小于第三绝缘膜厚度。
18.一种用于制造半导体器件的方法，包括以下步骤：
(a)在沉积在晶片上的第一绝缘膜上形成布线开口；
(b)在布线开口中形成布线，布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；
(c)对布线采用还原等离子体处理；和
(d)在第一绝缘膜和布线上沉积第四绝缘膜，
其中，在还原等离子体处理中，施加到保持晶片的第一电极上的第一电源小于施加到对着晶片的第二电极上的第二电源，或者为零。
19.根据权利要求18的用于制造半导体器件的方法，其中，第四绝缘膜包含氮氧化硅膜的单一成分膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氧化氮气体的气体混合物的等离子体汽相沉淀方法形成。
20.根据权利要求18的用于制造半导体器件的方法，其中，第四绝缘膜具有沉积在布线和第一绝缘膜上的第五绝缘膜和沉积在其上的第六绝缘膜，并且，第五绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氮气或者氨气的气体混合物的化学汽相沉淀方法形成。
21.根据权利要求20的用于制造半导体器件的方法，其中，第六绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氧化氮气体的气体混合物的化学汽相沉淀方法形成。
22.根据权利要求20的用于制造半导体器件的方法，其中，第五绝缘膜厚度小于第六绝缘膜厚度。
23.根据权利要求18的用于制造半导体器件的方法，其中，第四绝缘膜具有沉积在布线和第一绝缘膜上的第五绝缘膜和沉积在其上的第六绝缘膜，并且，第五绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体，含氧气体和稀释气体的气体混合物的化学汽相沉淀方法形成。
24.根据权利要求23的用于制造半导体器件的方法，其中，稀释气体是氮气或者氨气。
25.根据权利要求23的用于制造半导体器件的方法，其中，用于第五绝缘膜沉积的含氧气体是氧气或者氧化氮。
26.根据权利要求23的用于制造半导体器件的方法，其中
第六绝缘膜包含氮氧化硅膜，该氮氧化硅膜通过用一种包含三甲基氧硅烷气体和氧化氮气体的气体混合物的化学汽相沉淀方法形成。
27.根据权利要求23的用于制造半导体器件的方法，其中，第五绝缘膜厚度小于第六绝缘膜厚度。
28.一种用于制造半导体器件的方法，包括以下步骤：
(a)在沉积在晶片上的第一绝缘膜上形成布线开口；
(b)在布线开口中形成布线，布线具有这样一种高度，即布线的上表面相对于第一绝缘膜的上表面有一个台阶，而且该布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；和
(c)在第一绝缘膜和布线上沉积第二绝缘膜用于保护第一导体膜不被氧化，接着通过用一种含氧气体的化学汽相沉积方法，在第二绝缘膜上沉积第三绝缘膜。
29.根据权利要求28的用于制造半导体器件的方法，其中步骤(b)包括：
在第一绝缘膜上，包括布线开口的里面，依次沉积第一导体膜和第二导体膜；
抛光第一导体膜和第二导体膜从而在布线开口内形成布线；并且
选择性刻蚀以除去布线的较上部分，使得布线的上表面低于第一绝缘膜的上表面。
30.根据权利要求28的用于制造半导体器件的方法，其中步骤(b)包括：
在第一绝缘膜上，包括布线开口的里面，依次沉积第一导体膜和第二导体膜；
抛光在布线开口里形成布线的第一导体膜和第二导体膜；并且
选择性刻蚀以除去布线的较上部分，使得布线的上表面高于第一绝缘膜的上表面。
31.一种用于制造半导体器件的方法，包括以下步骤：
(a)在沉积在晶片上的第一绝缘膜上形成布线开口；
(b)在布线开口中形成布线，布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；
(c)对布线采用还原等离子体处理；和
(d)步骤(c)之后，在第一绝缘膜和布线上沉积第二绝缘膜用于保护第一导体膜不被氧化，接着通过用一种含氧气体的化学汽相沉积方法，在第二绝缘膜上沉积第三绝缘膜。
32.根据权利要求31的用于制造半导体器件的方法，其中，还原等离子体处理是一种在氨气气氛中的等离子体处理。
33.根据权利要求31的用于制造半导体器件的方法，其中，还原等离子体处理是一种在氢气气氛中的等离子体处理。
34.根据权利要求31的用于制造半导体器件的方法，其中，还原等离子体处理具有一个采用在氢气气氛中的等离子体处理的步骤和一个采用在氨气气氛中的等离子体处理的步骤。
35.根据权利要求31的用于制造半导体器件的方法，其中，还原等离子体处理后，在第一绝缘膜和布线上连续沉积第二绝缘膜和第三绝缘膜，这些过程不开放到大气中。
36.一种用于制造半导体器件的方法，包括以下步骤：
(a)在沉积在晶片上的第一绝缘膜上形成布线开口；
(b)在布线开口中形成布线，布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；和
(c)在第一绝缘膜和布线上沉积第二绝缘膜用于保护第一导体膜不被氧化，接着通过用一种含氧气体的化学汽相沉积方法，在第二绝缘膜上沉积第三绝缘膜。
其中，形成第一绝缘膜的步骤具有一个沉积具有第一介电常数的第七绝缘膜的步骤和一个在第七绝缘膜上沉积第二介电常数的第八绝缘膜的步骤，第二介电常数高于第一介电常数，并且
其中，第二绝缘膜沉积在第八绝缘膜上。
37.根据权利要求36的用于制造半导体器件的方法，其中，第七绝缘膜包含一介电常数低于氧化硅膜的有机绝缘膜，并且，第八绝缘膜包含一氧化硅膜。
38.一种用于制造半导体器件的方法，包括以下步骤：
(a)在沉积在晶片上的第一绝缘膜上形成布线开口；
(b)在布线开口中形成布线，布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；和
(c)在第一绝缘膜和布线上沉积第二绝缘膜用于保护第一导体膜不被氧化，接着通过用一种含氧气体的化学汽相沉积方法，在第二绝缘膜上沉积第三绝缘膜。
其中，形成第一绝缘膜的步骤具有一个沉积介电常数低于氧化硅膜的有机绝缘膜的步骤；并且
其中，第二绝缘膜沉积在有机绝缘膜上。
39.一种半导体器件，包括：
(a)在第一绝缘膜上形成的布线开口；
(b)设置布线以掩埋布线开口的内侧，并且该布线包括对铜扩散具有阻挡性能的第一导体膜和包含铜作为主要成分的第二导体膜；
(c)在第一绝缘膜和布线上沉积的第二绝缘膜，用于保护第一导体膜不被氧化；和
(d)堆叠在第二绝缘膜上的包含氮氧化硅膜的第三绝缘膜。
40.根据权利要求39的半导体器件，其中，第二绝缘膜包括一氮化硅膜。
41.根据权利要求39的半导体器件，其中，第二绝缘膜包括碳化硅膜或者碳氮化硅膜。
42.根据权利要求39的半导体器件，其中，第二绝缘膜厚度小于第三绝缘膜厚度。
43.根据权利要求39的半导体器件，其中，在布线的上表面高度和第一绝缘膜上表面高度之间形成一个台阶。
44.根据权利要求39的半导体器件，其中，布线的上表面高度高于第一绝缘膜上表面高度。
45.根据权利要求39的半导体器件，其中，布线的上表面高度低于第一绝缘膜上表面高度。
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