CN1314116C - 半导体器件用的绝缘薄膜 - Google Patents

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Abstract

在采用包含具有Si-H结合体的气体作为材料气体制作CVD薄膜(层间绝缘薄膜或钝化薄膜)时，CVD薄膜(12、31、32、33、34、47、48、49、57、59)中的Si-H结合体的数量设定为0.6×1021cm-3或更少，从而抑制栅极氧化物薄膜或隧道氧化物薄膜中的电子陷阱的形成并防止晶体管阈值的变化。此外，通过将CVD薄膜的折射率设定为1.65或更大或将CVD薄膜中的氮浓度设定为3×1021cm-3或更高可以提高抗湿性。

Description

半导体器件用的绝缘薄膜
技术领域
本发明涉及淀积于半导体衬底上的绝缘薄膜，此种绝缘薄膜是采用由含有Si(硅)-H(氢)结合体的气体构成的材料气体进行化学反应而生成的。
背景技术
CVD(化学汽相淀积)法是LSI(大规模集成电路)生产工艺过程中生成绝缘薄膜的方法之一。按照CVD法，通过改变材料气体的种类可以在半导体衬底上生成各种不同的绝缘薄膜。
表1示出借助CVD法使用不同材料气体时材料气体和所生成的绝缘薄膜(下称CVD薄膜)之间的关系。
对于LSI，经常采用SiO2、PSG、ASG、BPSG、GSG、Si3N4和SiOxNy作为层间绝缘薄膜和钝化薄膜。
当将具有Si-H结合体的气体(比如SiH4、SiH2Cl2等等)用作材料气体来生成上述薄膜之一时，在生成的CVD薄膜(SiO2、SiOxNy等等)中会部分形成Si-H结合体。
在CVD薄膜中所包含的H(氢)被俘获到晶体管的栅极氧化物、栅极氧化物薄膜和半导体衬底间的界面等处，从而造成晶体管阈值变化并使热载流子寿命缩短。
因此要求CVD薄膜中包含的氢要尽量地少。
作为CVD法现在有常压CVD、低压CVD、等离子体CVD等等。
在常压CVD和低压CVD中，由于是热能使化学反应发生，所以CVD薄膜的淀积通常是在700℃或更高的温度下完成。与此不同，在等离子体CVD中CVD薄膜淀积是通过在等离子体中产生粒子基(原子、分子)而使活性粒子之间产生化学反应，从而可使CVD淀积在250-400℃的低温下进行。
也就是说，等离子体CVD法所生成的绝缘薄膜(以下称P-CVD薄膜)通常用作由铝等生成的金属互连层上面的绝缘薄膜(层间绝缘薄膜和钝化薄膜)。
                         表1
                CVD薄膜和材料气体的关系
但是，CVD薄膜(特别是P-CVD薄膜)具有如下缺点：
a.电子陷阱
一般认为CVD薄膜在其生成时或在薄膜生成以后的过程中其中的H可到达晶体管的栅极氧化物薄膜和隧道氧化物薄膜(SiO2)并且切断栅极氧化物薄膜和隧道氧化物薄膜中Si和O之间的结合。
因此一般设想电子是在结合切断处被俘获，并且陷阱电子对形成半导体存储器(DRAM、SRAM、非易失性存储器或其他类似的器件)的存储单元的晶体管和构成逻辑(元件)的晶体管的影响很坏，比如会造成阈值起伏。
b.抗湿性
用于LSI的绝缘薄膜(尤其是钝化薄膜)要具有隔湿的性能。这是因为当湿气碰到由金属，比如铝，制作的金属互连线时会腐蚀互连线。
在采用如SiH4、N2O、N2作为材料气体进行等离子体CVD时可生成SiO2薄膜。但是已知SiO2薄膜的抗湿性不如SiN薄膜。
另一方面，在采用如SiH4、NH3、N2作为材料气体进行等离子体CVD时可生成SiN薄膜。SiN薄膜的抗湿性很好。可是由于SiN薄膜包含大量的H(Si-H结合体)，已知在栅极绝缘薄膜等处会产生大量的电子陷阱。
发明内容
本发明力图消除这些缺点，并且其目的首先是要寻找一种在采用由包含具有Si-H结合体的气体作为材料气体制作的CVD薄膜中的Si-H结合体的数量，以使由栅极氧化物薄膜(或隧道氧化物薄膜)中的电子陷阱所引起的晶体管阈值的变化与不存在采用由包含具有Si-H结合体的气体作为材料气体制作的CVD薄膜的情况相比保持不变，并将该结果应用于半导体器件，并且，其次是要消除由于采用由包含一种具有Si-H结合体的气体作为材料气体制作的CVD薄膜中的电子陷阱所引起的阈值变化并提高其抗湿性。
为了达到这一目的，本发明的半导体器件具有采用材料气体通过CVD所生成的绝缘薄膜，所述材料气体包含具有Si-H结合体的气体，其特征在于所述绝缘薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度大于等于3×1021cm-3。
绝缘层是层间绝缘薄膜或钝化薄膜。绝缘薄膜至少要在金属互连线上设置。绝缘薄膜是借助等离子体CVD生成的薄膜。
绝缘薄膜是从SiO2薄膜、PSG薄膜、BSG薄膜、ASG薄膜、BPSG薄膜、GSG薄膜、Si3N4和SiOxNy薄膜中选择的一种。
绝缘层的折射率最好是1.65或更大或其氮浓度为3×1021cm-3或更高。
本发明的一种半导体器件具有钝化薄膜和由该钝化薄膜所覆盖的晶片，所述钝化薄膜是采用材料气体通过CVD所生成的，所述材料气体包含具有Si-H结合体的气体，并且所述钝化薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述钝化薄膜中的氮的浓度大于等于3×1021cm-3。
本发明的一种半导体器件具有钝化薄膜和由该钝化薄膜所覆盖的半导体芯片，所述钝化薄膜是采用材料气体通过CVD所生成的，所述材料气体包含具有Si-H结合体的气体，并且所述钝化薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述钝化薄膜中的氮的浓度大于等于3×1021cm-3。
此钝化薄膜的折射率最好是1.65或更大或其氮浓度为3×1021cm-3或更高。
存储器器件，具有半导体衬底、在此半导体衬底上形成的存储器单元和在此存储器单元上面生成的绝缘薄膜，所述绝缘薄膜是采用材料气体通过CVD所生成的，所述材料气体包含具有Si-H结合体的气体，并且所述绝缘薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度大于等于3×1021cm-3。
绝缘层是层间绝缘薄膜或钝化薄膜。绝缘薄膜至少要在金属互连线上设置。绝缘薄膜是借助等离子体CVD生成的薄膜。
绝缘薄膜是从SiO2薄膜、PSG薄膜、BSG薄膜、ASG薄膜、BPSG薄膜、GSG薄膜、Si3N4和SiOxNy薄膜中选择的一种。
存储器单元是DRAM或EEPROM的存储器单元。
绝缘薄膜的折射率最好是1.65或更大或其氮浓度为3×1021cm-3或更高。
本发明的一种存储器器件，具有半导体衬底、在此半导体衬底上形成的MOS晶体管和在此MOS晶体管上生成的绝缘薄膜，所述绝缘薄膜是采用材料气体通过CVD所生成的，所述材料气体包含具有Si-H结合体的气体，并且所述绝缘薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度大于等于3×1021cm-3。
绝缘层是层间绝缘薄膜或钝化薄膜。绝缘薄膜至少要在金属互连线上设置。绝缘薄膜是借助等离子体CVD生成的薄膜。
绝缘薄膜是从SiO2薄膜、PSG薄膜、BSG薄膜、ASG薄膜、BPSG薄膜、GSG薄膜、Si3N4和SiOxNy薄膜中选择的一种。
绝缘层的折射率最好是1.65或更大或其氮浓度为3×1021cm-3或更高。
本发明的采用材料气体通过CVD生成绝缘薄膜的方法，所述材料气体包含具有Si-H结合体的气体，在该方法中，对所述具有Si-H结合体的气体的流量进行调节而使所述绝缘薄膜中的Si-H结合体的数量成为小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度成为大于等于3×1021cm-3。
本发明的采用材料气体通过CVD生成绝缘薄膜的方法，所述材料气体包含具有Si-H结合体的气体，在该方法中，对所述具有Si-H结合体的气体以外的气体的流量进行调节而使所述绝缘薄膜中的Si-H结合体的数量成为小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度成为大于等于3×1021cm-3。
绝缘薄膜是借助等离子体CVD生成的。
附图说明
图1是覆盖有本发明的钝化薄膜的晶片平面图；
图2是沿图1中的线II-II所取的剖视图；
图3是覆盖有本发明的钝化薄膜的芯片平面图；
图4是沿图3中的线IV-IV所取的剖视图；
图5是具有本发明的绝缘薄膜的DRAM样例的剖视图；
图6是具有本发明的绝缘薄膜的DRAM样例的剖视图；
图7是具有本发明的绝缘薄膜的EEROM样例的透视图；
图8是沿图7中的线VIII-VIII所取的剖视图；
图9是沿图7中的线IX-IX所取的剖视图；
图10是表示图7至图9中的EEPROM的生产方法的一个步骤的剖视图；
图11是表示图7至图9中的EEPROM的生产方法的一个步骤的剖视图；
图12是表示图7至图9中的EEPROM的生产方法的一个步骤的剖视图；
图13是表示图7至图9中的EEPROM的生产方法的一个步骤的剖视图；
图14是表示图7至图9中的EEPROM的生产方法的一个步骤的剖视图；
图15是表示图7至图9中的EEPROM的生产方法的一个步骤的剖视图；
图16是表示图7至图9中的EEPROM的生产方法的一个步骤的剖视图；
图17是表示图7至图9中的EEPROM的生产方法的一个步骤的剖视图；
图18示出Si-H结合体的数量和栅极氧化物薄膜中电子陷阱的数量之间的关系；
图19示出绝缘薄膜的FT-IR谱；
图20示出电子在EEPROM中的运动方式；
图21示出形成写擦操作的次数和晶体管阈值变化的关系；
图22示出等离子体CVD装置的示例；
图23示出SiH4气体流速和CVD薄膜中的Si-H结合体的数量之间的关系；
图24示出N2O气体流速和CVD薄膜中的Si-H结合体的数量之间的关系；
图25示出CVD薄膜的折射率和抗湿性之间的关系；而
图26示出CVD薄膜的氮浓度和抗湿性之间的关系。
具体实施方式
下面参考附图介绍根据本发明的绝缘薄膜及其生产方法。
图1示出按照使用本发明的绝缘薄膜的第一实施例所制造的半导体器件。图2是沿图1中的线II-II所取的剖视图。
在晶片11上形成元件，如半导体存储器、逻辑元件等等。生成的钝化薄膜12用来覆盖晶片11的主表面。
此钝化薄膜12是借助采用包含具有Si-H结合体的气体(比如SiH4、S2Cl2等等；见表1)作为材料气体通过CVD而生成的。
在此场合钝化薄膜12中的Si-H结合体的数量设置为0.6×1021cm-3或低于此值。
按照这种配置，一般设想到达在晶片11上生成的晶体管的栅极氧化物薄膜(或隧道氧化物薄膜)的H的数量可以减少。由于电子陷阱而引起的晶体管阈值的变化与钝化薄膜是借助采用没有Si-H结合体的材料气体的CVD生成的情况相比也没有改变。
采用没有Si-H结合体的材料气体的CVD薄膜包括采用包含Si(OC2H5)4气体(见表1)的材料气体制造的TEOS薄膜，等等。
钝化薄膜12通常是采用可以在低温下淀积薄膜的等离子体CVD方法生成。其原因是由于形成的金属线如铝就位于紧挨着钝化薄膜12的下面，淀积钝化薄膜时的温度不能高于铝的熔点。
借助等离子体CVD生成的P-CVD薄膜尤其包含多的Si-H结合体。所以，本发明对于借助采用包含Si-H结合体的气体通过等离子体CVD生成的钝化薄膜12特别有效。
抗湿性可通过将钝化薄膜12的折射率设置为1.65或更大并将钝化薄膜12中的氮浓度设置为3×1021cm-3或更高而得到提高。
也即当钝化薄膜12的折射率和其中的氮浓度满足这些条件时其抗湿性试验的废品率为0％。
图3示出按照使用本发明的绝缘薄膜的第二实施例而制造的半导体器件。图4是沿图2中的线IV-IV所取的剖视图。
在芯片11a上形成元件，如半导体存储器、逻辑元件等等。芯片11a是通过划片工艺从晶片上切下的。生成的钝化薄膜112用来覆盖芯片11a的主表面。
此钝化薄膜12是借助采用包含具有Si-H结合体的气体(比如SiH4、S2Cl2等等；见表1)的材料气体通过CVD而生成的。
在此场合钝化薄膜12中的Si-H结合体的数量设置为0.6×1021cm-3或低于此值。
按照这种配置，一般设想到达在芯片11a上生成的晶体管的栅极氧化物薄膜(或隧道氧化物薄膜)的H的数量可以减少。由于电子陷阱而引起的晶体管阈值的变化与钝化薄膜是借助采用没有Si-H结合体的材料气体的CVD生成的情况相比也没有改变。
采用没有Si-H结合体的材料气体形成的CVD薄膜包括采用包含Si(OC2H5)4气体(见表1)的材料气体制造的TEOS薄膜等。
钝化薄膜12通常采用可以在低温下淀积薄膜的等离子体CVD方法生成。其原因是由于形成的金属线如铝就位于紧挨着钝化薄膜12的下面，淀积钝化薄膜时的温度不能高于铝的熔点。
借助等离子体CVD生成的P-CVD薄膜尤其包含多的Si-H结合体。所以，本发明对于借助采用包含Si-H结合体的气体的等离子体CVD生成的钝化薄膜12特别有效。
抗湿性可通过将钝化薄膜12的折射率设置为1.65或更大并将钝化薄膜12中的氮浓度设置为3×1021cm-3或更高而得到提高。在钝化薄膜12的折射率和其中的氮浓度满足这些条件时其抗湿性试验的废品率为0％。
图5示出按照使用本发明的绝缘薄膜的第三实施例而制造的半导体器件。在此实施例中，本发明的绝缘薄膜被用于动态随机存取存储器(DRAM)。
在半导体衬底21上生成一个场氧化物薄膜22。在由此场氧化物薄膜22包围的器件区中形成存储器单元，其中的每一个都由栅电极23、漏区25和源区26组成。
位线27与漏区25连接。电容器一电极(存储节点)28与源区26连接。电容器另一电极(极板电极)29置于电容器电极28之上，两者之间夹有电容器绝缘薄膜。
由铝或类似材料制作的金属线30在此结构的顶层上形成。
此处，用于覆盖金属线30的钝化薄膜31是借助采用包含具有Si-H结合体的气体(比如SiH4、SiH2Cl2等等；见表1)作为材料气体通过CVD而生成的。
在此场合钝化薄膜31中的Si-H结合体的数量设置为0.6×1021cm-3或更低。
对于层间绝缘薄膜32、33、以及34，如果是借助采用包含具有Si-H结合体的气体作为材料气体通过CVD而生成的，则其中的Si-H结合体的数量设置为0.6×1021cm-3或更少。
钝化薄膜31通常是采用可以在低温下淀积薄膜的等离子体CVD方法生成。层间绝缘薄膜32、33和34借助常压CVD、低压CVD或等离子体CVD生成。
按照这种配置，一般设想钝化薄膜31中的H到达存储器单元晶体管的栅极氧化物薄膜(SiO2)24上的数量减少了。预期栅极氧化物薄膜24中的Si和O的结合被切断的频率也会减少。
由于栅极氧化物薄膜24中的Si和O的结合被切断的频率减少，则由于栅极氧化物薄膜24中的电子陷阱而引起的晶体管阈值的变化与钝化薄膜或层间绝缘层是借助采用没有Si-H结合体作为材料气体通过CVD生成的情况相比也没有改变。
钝化薄膜31的抗湿性可通过将钝化薄膜31的折射率设置为1.65或更大或将钝化薄膜31中的氮浓度设置为3×1021cm-3或更高而得到提高。
也即在钝化薄膜31的折射率和其中的氮浓度满足这些条件时其抗湿性试验的废品率为0％。
图6示出按照使用本发明的绝缘薄膜的第四实施例而制造的半导体器件。在此实施例中，本发明的绝缘层被用于动态随机存取存储器(DRAM)。
在半导体衬底41上形成存储器单元42并且在存储器单元42的外围处设置外围电路43。
第一层金属线(比如铝线)44连接于组成外围电路43的各MOS晶体管的源区和漏区。为覆盖第一层金属线44而生成一个层间绝缘层49。
第二层金属线(比如铝线)45在层间绝缘薄膜49上形成。为覆盖第二层金属线45而生成一个层间绝缘层48。
第三层金属线(比如铝线)46在层间绝缘薄膜48上形成。为覆盖第三层金属线46而生成一个钝化薄膜47。
钝化薄膜47和层间绝缘薄膜48和49是借助采用包含具有Si-H结合体的气体(比如SiH4、SiH2Cl2等等；见表1)作为材料气体通过CVD而生成的。
在此场合钝化薄膜47和层间绝缘膜48与49中的Si-H结合体的数量设置为0.6×1021cm-3或更少。
钝化薄膜31和层间绝缘薄膜48和49通常是采用可以在低温下淀积薄膜的等离子体CVD方法生成，因为金属线就紧挨着它们在下面形成。
按照这种配置，一般设想钝化薄膜47和层间绝缘薄膜48和49中的H到达各存储器单元晶体管的栅极氧化物薄膜(SiO2)24和组成外围电路的各晶体管的栅极氧化物薄膜上的数量可以减少。栅极氧化物薄膜中的Si和O的结合被切断的频率也会减少。
由于栅极氧化物薄膜中的Si和O的结合被切断的频率减少，则由于栅极氧化物薄膜中的电子陷阱而引起的晶体管阈值的变化与钝化薄膜或层间绝缘层是借助采用没有Si-H结合体作为材料气体通过CVD生成的情况相比也没有改变。
钝化薄膜47和层间绝缘薄膜48和49的抗湿性可通过将钝化薄膜47和层间绝缘薄膜48和49的折射率设置为1.65或更大或将钝化薄膜47和层间绝缘薄膜48和49中的氮浓度设置为3×1021cm-3或更高而得到提高。
也即在钝化薄膜31的折射率和其中的氮浓度满足这些条件时其抗湿性试验的废品率为0％。
图7示出按照使用本发明的绝缘薄膜的第四实施例而制造的半导体器件。图8是沿图7中的线VIII-VIII所取的剖视图，而图9是沿图7中的线IX-IX所取的剖视图。
在此实施例中，本发明的绝缘薄膜被用于EEPROM。
在半导体衬底50上生成一个场氧化物薄膜51。在由此场氧化物薄膜51包围的器件区中形成一个存储器单元，它由一个浮栅电极52、一个控制栅电极53、一个漏区55和一个源区56组成。
生成的BPSG薄膜57是用来覆盖存储器单元的。如果BPSG薄膜是借助采用包含具有Si-H结合体的气体的材料气体(比如SiH4、SiH2Cl2等等；见表1)的CVD而生成的，则其中的Si-H结合体的数量设置为0.6×1021cm-3或更少。
一根位线58与存储器单元的漏区55连接。生成SiON薄膜(钝化薄膜)59用来覆盖位线58。如果SiON薄膜是借助采用包含具有Si-H结合体的气体的材料气体的CVD而生成的，则其中的Si-H结合体的数量设置为0.6×1021cm-3或更少。
按照这种配置，一般设想BPSG薄膜57和SiON薄膜59中的H到达存储器单元晶体管的栅极氧化物薄膜(SiO2)54上的数量可以减少。栅极氧化物薄膜54中的Si和O的结合被切断的频率也会减少。
由于栅极氧化物薄膜54中的Si和O的结合被切断的频率减少，则由于栅极氧化物薄膜54中的电子陷阱而引起的晶体管阈值的变化与BPSG薄膜或SiON薄膜是借助采用没有Si-H结合体的材料气体的CVD生成的情况相比也没有改变。
BPSG薄膜57和SiON薄膜59的抗湿性可通过将BPSG薄膜57和SiON薄膜59的折射率设置为1.65而得到提高。另外，SiON薄膜59的抗湿性还可通过将SiON薄膜59的氮浓度设置为3×1021cm-3或更高而得到提高。
也即在BPSG薄膜57和SiON薄膜59的折射率或其中的氮浓度满足这些条件时其抗湿性试验的废品率为0％。
下面描述图7至9中的半导体器件的制造方法。
首先，如图10和14所示，对P型单晶硅衬底50的表面进行选择氧化以生成厚度比如大约为500nm的由氧化硅构成的场氧化物薄膜51。之后，进行热氧化以便在由场氧化物薄膜51包围的器件区域上生成厚度比如大约为10nm的由硅氧化物构成的栅极氧化物薄膜54。
借助CVD在硅衬底50的整个表面上生成一个厚度比如大约为200nm的第一多晶硅薄膜。硅衬底50在POCl3气氛中加热以便将杂质(磷)引入第一多晶硅薄膜。
通过光刻步骤生成抗蚀图形，并且利用抗蚀图形作为掩模采用RIE(反应离子腐蚀)方法对第一多晶硅薄膜进行局部腐蚀以形成开孔。形成开孔的目的是为了在其后的生成浮栅电极图形的步骤中分隔相邻存储器单元的浮栅电极。
进行热氧化的目的是为了在第一多晶硅薄膜的表面上生成厚度比如大约为30nm的氧化硅薄膜60。之后，借助CVD在硅衬底50的整个表面上生成一个第二多晶硅薄膜。硅衬底50在POCl3气氛中加热从而将杂质(磷)引入第二多晶硅薄膜。
在第二多晶硅薄膜上面生成硅化物薄膜。第二多晶硅薄膜和硅化物薄膜的总厚度可设定为比如大约500nm。
之后，通过光刻步骤生成抗蚀图形，并利用此抗蚀图形作为掩模采用RIE法对硅化物薄膜、第二多晶硅薄膜和第一多晶硅薄膜进行刻蚀。结果形成浮栅电极和控制栅电极52和53。
利用浮栅电极和控制栅电极52和53作为掩模，可将N型杂质，如磷，通过离子注入方式引入硅衬底50中。进行热氧化以便在浮栅电极和控制栅电极52和53上生成氧化硅薄膜61并激活硅衬底50中的N型杂质以形成漏区和源区55和56。
其次，如图11和15所示，生成BPSG薄膜57以覆盖由浮栅电极52、控制栅电极53、漏区55和源区56构成的存储器单元。进行热处理以使BPSG薄膜57的表面平坦化。
当BPSG薄膜57通过采用包含具有Si-H结合体的气体(比如SiH4、SiH2Cl2等等；见表1)作为材料气体通过CVD而生成时，其生成是在如下条件下进行的，即可使BPSG薄膜中的Si-H结合体的数量变成0.6×1021cm-3或更少。
其次，如图12和16所示，通过光刻步骤生成抗蚀图形，并利用此抗蚀图形作为掩模采用RIE法对BPSG薄膜57进行刻蚀以便形成达到漏区55的接触孔。
其后，借助溅射在BPSG薄膜57上生成厚度为比如大约800nm的金属薄膜，比如铝合金薄膜。通过光刻步骤生成抗蚀图形，并利用此抗蚀图形作为掩模采用RIE法对金属薄膜进行刻蚀以形成位线58。
其次，如图13和17所示，在等离子体气氛下，在衬底温度设置为约400℃和频率设置为大约是13.56MHz的示例条件下，利用SiH4、N2O、NH3、N2生成SiON薄膜(钝化薄膜)59。
此处的SiON薄膜生成时通过控制SiH4或N2O的流量使其中的Si-H结合体的数量成为0.6×1021cm-3或更少。
在上述各步骤中，通过将BPSG薄膜57或SiON薄膜59的折射率设置为1.65或更大或将SiON薄膜59中的氮浓度设置为3×1021cm-3或更高，可使BPSG薄膜57或SiON薄膜59的抗湿性得到提高。
按照上述的步骤，利用只由SiON薄膜59构成的钝化薄膜就可以提高抗湿性和减少电子陷阱。这样一来，与采用比如由具有良好抗湿性的等离子体SiN薄膜(上层)和具有很少Si-H结合体的等离子体TEOS薄膜(下层)组成的叠层的情况相比较，所要求的步骤数可以减少，并且生产成本可以降低。
其中的等离子体SiN薄膜指的是借助等离子体CVD使用具有Si-H结合体的气体而生成的SiN薄膜。等离子体TEOS薄膜指的是借助等离子体CVD使用一种气体，气体O2，而生成的氧化硅薄膜。
借助等离子体CVD生成的SiON薄膜对铝或铝合金的金属化图形的台阶覆盖性较之利用等离子体CVD生成的TEOS薄膜和SiN薄膜的叠层为佳。
对于使用借助CVD(常压、低压、等离子体)并采用包含具有Si-H结合体的气体的材料气体而生成的绝缘薄膜的半导体器件(LSI)，图18上示出了在该绝缘薄膜中的Si-H结合体的数量和在半导体器件中形成的MOS晶体管的棚极氧化物薄膜中的电子陷阱的数量之间的关系。
根据这一实验的结果，当绝缘薄膜中的Si-H结合体的数量为0.6×1021cm-3时，在MOS晶体管中的电子陷阱的数量基本上与只具有借助采用无Si-H结合体的气体通过CVD所生成的绝缘薄膜的半导体器件中的情况相同(相对比值为1)。
根据FT-IR可以计算Si-H结合体的数量。
图19示出借助FT-IR对等离子体SiON薄膜进行测量的结果。Si-H结合体的峰吸收区在2400-2100cm-1范围。为了从峰吸收区换算为密度值，可以采用比如在J.Appl.Phys.49，p2473(1978)中描述的方法。
此处的等离子体SiON薄膜指的是借助等离子体CVD采用SiH4气体、N2气体、NH3气体、N2气体所生成的氮氧化硅。
借助CVD(常压、低压、等离子体)并采用包含具有Si-H结合体的气体的材料气体而生成的绝缘薄膜的折射率可以使用以He-Ne激光(632.8nm)作为光源的方法进行测量。
氧化物的折射率的测量方法可参阅VLSI Technology(第二版)(1988)一书，见p260的6.4.5 Properties of Silicon Dioxide一节中的Refractive index and stress(折射率和应力)。
在图20和21中举例示出在NAND型EEPROM中形成存储器单元的晶体管栅极氧化物薄膜(隧道氧化物薄膜)中产生的电子陷阱的机制。
也即如图20所示，在NAND型EEPROM中数据的写入和擦除是由在衬底(阱)和浮栅之间运动的电子完成的。这就是说电子陷阱易于在用作电子通道的隧道氧化物薄膜中形成，尤其是当作为钝化薄膜而使用的绝缘薄膜中的Si-H结合体的数量超过0.6×1021cm-3时，更会促进电子陷阱的形成。如图21所示，当擦写操作次数增加时，阈值的变化似乎表现得很明显。
下面描述一种根据本发明制作绝缘薄膜(层间绝缘薄膜、钝化薄膜)的方法。
图22举例示出根据本发明制作绝缘薄膜的方法中所使用的CVD设备。
此CVD设备是一平行平板型等离子体CVD设备。
在反应室71的内部有一个下电极72，其上放置晶片。在下电极72上放置多枚晶片73。在下电极72的下方安装有加热装置74用来在CVD过程中使晶片73保持规定的温度。下电极72与地电位连接。
在下电极的上方对着下电极72安置有一上电极75。上电极75与射频功率源76连接。
反应室71有一气体入口，用于引入材料气体；还有一气体出口78用于排出反应后的气体。
图23示出在采用SiH3、N2O、NH3、N2作为材料气体时SiH4气体的流量和P-CVD薄膜中的Si-H结合体的数量之间的关系。
在此实验中，使用如图22所示的等离子体CVD设备，生成P-CVD薄膜时的晶片温度设定为400℃，射频功率源的频率设定为13.56MHz。N2O气体、NH3气体和N2气体的流量都保持不变。
从此图可以看出P-CVD薄膜中的Si-H结合体的数量可以通过改变SiH4气体的流量进行调节。
因此，可以在N2O气体、NH3气体和N2气体的流量保持不变时通过改变SiH4气体的流量而生成Si-H结合体的数量为0.6×1021cm-3的P-CVD薄膜。
图24示出在采用SiH3、N2O、NH3和N2作为材料气体时N2O气体流量和P-CVD薄膜中的Si-H结合体的数量之间的关系。
在此实验中，使用如图22所示的等离子体CVD设备，生成P-CVD薄膜时的晶片温度设定为400℃，射频功率源的频率设定为13.56MHz。SiH4气体、NH3气体和N2气体的流量都保持不变。
从此图可以看出P-CVD薄膜中的Si-H结合体的数量可以通过改变N2O气体的流量进行调节。
因此，可以在SiH4气体、NH3气体和N2气体的流量保持不变时通过改变N2O气体的流量而生成Si-H结合体的数量为0.6×1021cm-3的P-CVD薄膜。
图25示出P-CVD薄膜的折射率和抗温性试验中的废品率之间的关系。
图26示出P-CVD薄膜中的氮浓度和抗湿性试验中的废品率之间的关系。
根据此图，通过设定P-CVD薄膜的折射率为1.65或更大可使抗湿性试验中的废品率成为0％。通过设定P-CVD薄膜中的氮浓度为3×1021m-3或更高也可使抗湿性试验中的废品率成为0％。
因此，当采用Si-H结合体的数量为0.6×1021cm-3或更少的P-CVD薄膜时，通过进一步设定P-CVD薄膜的折射率为1.65或更大或设定P-CVD薄膜中的氮浓度为3×1021cm-3或更高可以提供栅极氧化物薄膜中的电子陷阱数量少而抗湿性佳的半导体器件。
如上所述，采用根据本发明的绝缘薄膜的半导体器件具有下列优点。
在采用包含具有Si-H结合体的气体作为材料气体生成CVD薄膜时，通过将CVD薄膜(层间绝缘薄膜或钝化薄膜)中的Si-H结合体的数量设置为0.6×1021cm-3或更少，就可防止在CVD薄膜生成中间或生成之后有氢(H)到达栅极氧化物薄膜或隧道氧化物薄膜。
这样一来，棚极氧化物薄膜或隧道氧化物薄膜中的原子结合被切断的频率就可降低而抑制棚极氧化物薄膜或隧道氧化物薄膜中形成的电子陷阱的数量。
当采用一种具有Si-H结合体的气体作为材料气体制作CVD薄膜时，通过将CVD薄膜中的折射率设定为1.65或更大或将CVD薄膜中的氮浓度设定为3×1021cm-3或更高可以提高抗湿性。
这样一来，在半导体器件制作完成后湿气就不会到达金属线，比如铝线，从而可以提高半导体器件的可靠性。
如上所述，本发明的绝缘薄膜可应用于需要提高器件性能和抗湿性的半导体器件，如MOS晶体管。

Claims (28)

1.一种半导体器件，所述半导体器件具有采用材料气体通过CVD所生成的绝缘薄膜，所述材料气体包含具有Si-H结合体的气体，其特征在于所述绝缘薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度大于等于3×1021cm-3。
2.如权利要求1中的器件，其中的绝缘层是层间绝缘薄膜或钝化薄膜。
3.如权利要求1中的器件，其中的绝缘薄膜至少设置于金属互连线上面。
4.如权利要求1中的器件，其中的绝缘薄膜是借助等离子体CVD生成的。
5.如权利要求1中的器件，其中的绝缘薄膜是从SiO2薄膜、PSG薄膜、BSG薄膜、ASG薄膜、BPSG薄膜、GSG薄膜、Si3N4和SiOxNy薄膜中选择的一种。
6.如权利要求1中的器件，其中的绝缘薄膜的折射率大于等于1.65。
7.一种半导体器件，所述半导体器件具有钝化薄膜和由该钝化薄膜所覆盖的晶片，所述钝化薄膜是采用材料气体通过CVD所生成的，所述材料气体包含具有Si-H结合体的气体，并且所述钝化薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述钝化薄膜中的氮的浓度大于等于3×1021cm-3。
8.如权利要求7中的器件，其中的钝化薄膜的折射率大于等于1.65。
9.一种半导体器件，所述半导体器件具有钝化薄膜和由该钝化薄膜所覆盖的半导体芯片，所述钝化薄膜是采用材料气体通过CVD所生成的，所述材料气体包含具有Si-H结合体的气体，并且所述钝化薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述钝化薄膜中的氮的浓度大于等于3×1021cm-3。
10.如权利要求9中的器件，其中的钝化薄膜的折射率小于等于1.65或更大。
11.一种存储器器件，所述存储器器件具有半导体衬底、在此半导体衬底上形成的存储器单元和在此存储器单元上面生成的绝缘薄膜，所述绝缘薄膜是采用材料气体通过CVD所生成的，所述材料气体包含具有Si-H结合体的气体，并且所述绝缘薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度大于等于3×1021cm-3。
12.如权利要求11中的器件，其中的绝缘层是层间绝缘薄膜或钝化薄膜。
13.如权利要求11中的器件，其中的绝缘薄膜至少设置于金属互连线上面。
14.如权利要求11中的器件，其中的绝缘薄膜是借助等离子体CVD生成的。
15.如权利要求11中的器件，其中的绝缘薄膜是从SiO2薄膜、PSG薄膜、BSG薄膜、ASG薄膜、BPSG薄膜、GSG薄膜、Si3N4和SiOxNy薄膜中选择的一种。
16.如权利要求11中的器件，其中的存储器单元是DRAM。
17.如权利要求11中的器件，其中的存储器单元是EEPROM。
18.如权利要求11中的器件，其中的绝缘薄膜的折射率大于等于1.65。
19.一种存储器器件，所述存储器器件具有半导体衬底、在此半导体衬底上形成的MOS晶体管和在此MOS晶体管上生成的绝缘薄膜，所述绝缘薄膜是采用材料气体通过CVD所生成的，所述材料气体包含具有Si-H结合体的气体，并且所述绝缘薄膜中的Si-H结合体的数量小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度大于等于3×1021cm-3。
20.如权利要求19中的器件，其中的绝缘层是层间绝缘薄膜或钝化薄膜。
21.如权利要求19中的器件，其中的绝缘薄膜至少设置于金属互连线上面。
22.如权利要求19中的器件，其中的绝缘薄膜是借助等离子体CVD生成的。
23.如权利要求19中的器件，其中的绝缘薄膜是从SiO2薄膜、PSG薄膜、BSG薄膜、ASG薄膜、BPSG薄膜、GSG薄膜、Si3N4和SiOxNy薄膜中选择的一种。
24.如权利要求19中的器件，其中的绝缘薄膜的折射率大于等于1.65。
25.一种采用材料气体通过CVD生成绝缘薄膜的方法，所述材料气体包含具有Si-H结合体的气体，在该方法中，对所述具有Si-H结合体的气体的流量进行调节而使所述绝缘薄膜中的Si-H结合体的数量成为小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度成为大于等于3×1021cm-3。
26.如权利要求25中的方法，其中的绝缘薄膜是借助等离子体CVD生成的。
27.一种采用材料气体通过CVD生成绝缘薄膜的方法，所述材料气体包含具有Si-H结合体的气体，在该方法中，对所述具有Si-H结合体的气体以外的气体的流量进行调节而使所述绝缘薄膜中的Si-H结合体的数量成为小于等于0.6×1021cm-3，所述绝缘薄膜中的氮的浓度成为大于等于3×1021cm-3。
28.如权利要求27中的方法，其中的绝缘薄膜是借助等离子体CVD生成的。
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