KR100791197B1 - 유전체막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

유전체막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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Abstract

본 발명의 기판 표면에 대한 유전체막의 형성 방법은, 상기 기판 표면에 상기 고K 유전체막을 복수회로 나누어 형성하는 공정을 포함하고, 상기 복수회로 나누어 행하는 각각의 고K 유전체막의 형성 공정은, 형성된 고K 유전체막을 질소가 주가 되는 분위기 중에서 개질시키는 처리 공정을 포함한다.
고유전체 절연막, 반도체 장치

Description

유전체막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치{DIELECTRIC FILM FORMING METHOD, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 특히 금속 산화물 또는 금속 실리케이트로 형성된 고유전체 절연막(이른바, 고K 유전체막)을 갖는 반도체 장치 및 그의 제조 방법에 관한 것이다.
초고속 작동이 요구되는 CMOS-LSI 등의 반도체 집적 회로 장치에서는 반도체 집적 회로 장치를 구성하는 전계 효과형 트랜지스터(MOSFET)가 매우 짧은 게이트 길이를 갖는 것이 요구되고 있으며, 따라서 MOSFET의 미세화에 대하여 많은 노력이 이루어지고 있다.
이와 같이 미세화된 MOSFET에서는 스케일링 법칙으로부터 게이트 절연막의 막두께에 대해서도 제한이 가해지며, 예를 들면 게이트 절연막의 막두께를 산화막 두께로 환산하여 2.5 nm 정도 이하로 감소시키는 것이 요구되고 있다.
종래부터 게이트 절연막으로서 일반적으로 누설 전류 특성이 양호하고, 계면 준위 밀도가 낮은 실리콘 산화막이 사용되고 있다. 그러나, 실리콘 산화막을 포함하는 종래의 게이트 절연막에서는 게이트 절연막의 물리적 막두께의 감소에 따라 직접 터널 전류가 증가하고, 이로 인해 게이트 절연막의 막두께가 상기한 값보다 더 감소되면 터널 전류에 의한 게이트 누설 전류가 큰 문제가 되었다. 게이트 누 설 전류가 증대되면, 예를 들면 게이트 오프시에 실질적인 누설 전류가 발생하여 반도체 장치의 회로가 정상적으로 작동하지 않거나, 또는 소비 전력이 증가하는 등의 문제가 발생한다.
따라서, 상기한 문제를 해소하기 위해, 게이트 절연막의 재료로서 높은 유전율을 갖는 금속 산화물이나 금속 실리케이트 등의 고유전체막(이하, 고K 유전체막이라고 함)을 사용하는 것이 검토되고 있다.
종래부터 이러한 고K 유전체막은 200 내지 600 ℃의 기판 온도에서 MOCVD법 또는 원자층 CVD(ALD)법에 의해 형성되고 있다. ALD법에서는 고K막을 구성하는 금속 원소를 포함하는 원료 화합물을 원료 가스 형태로 공급하여 피처리 기판 표면에 원료 화합물 분자를 흡착시키고, 추가로 이것을 H2O 등의 산화 가스에 의해 산화시킴으로써 고K 유전체막을 1 원자층씩 성장시킬 수 있다. 이러한 저온에서의 막형성 기술에 의해 동일한 막두께의 우수한 모폴로지(morphology)를 갖는 고K 유전체막의 성장이 가능해진다. 또한, MOCVD법에 의해서도 마찬가지로 동일한 막두께의 고K 유전체막을 얻을 수 있다.
한편, 반도체 장치의 제조 공정에는 이러한 고K 유전체막의 막형성 공정 뿐만 아니라, 복수회에 걸쳐 행해지는 이온 주입 공정이 포함되어 있으며, 이러한 이온 주입 공정에 있어서는 반도체 기판 중의 소자 영역에 도입된 불순물 원소를 활성화시키기 위해 1000 ℃ 전후, 전형적으로는 1050 ℃ 온도에서의 급속 열처리 공정을 불가피하게 수행해야 한다.
따라서, 고K 유전체막을 포함하는 게이트 절연막을 갖는 반도체 장치에 있어서, 고K 유전체 게이트 절연막은 이러한 고온 열처리가 실시된 후의 상태에서도 우수한 전기적 특성을 유지할 필요가 있다.
또한, 게이트 절연막 중에 고정 전하 또는 계면 준위 등의 결함이 포함되어 있는 경우, 캐리어가 이들 고정 전하 또는 계면 준위에 포획되어 플래트 밴드(flat-band) 전압의 변이, 또는 임계치 특성의 변화 등의 문제가 발생한다. 또한, 이들 결함을 통한 누설 전류도 커져 반도체 장치의 신뢰성이 저하된다. 따라서, 고K 유전체 게이트 절연막에 있어서도, 종래의 열산화막과 마찬가지로 막 중에 고정 전하나 계면 준위가 포함되지 않는 것이 요구된다.
그러나, 저온의 MOCVD법 또는 ALD법으로 형성된 고K 유전체막은 비정질막이며, 언뜻 보면 우수한 모폴로지를 갖고 있어도 막 중에는 실제적으로 여러가지 결함이 포함되어 있다. 특히, 산화제로서 H2O를 사용한 ALD법에 의해 형성했을 경우, 막은 다량의 OH기를 포함하는 경우가 많다.
따라서, 본 발명의 발명자는 본 발명의 기초가 되는 연구에 있어서, 이와 같이 막 중에 다량의 결함을 포함하는 비정질 상태의 고K 유전체막에 대하여, 실제 반도체 장치의 제조 공정에서 불순물 원소의 활성화에 사용되는 조건으로 열처리를 행하여 특성 변화를 조사하였다.
도 1A는 본 발명의 발명자가 상기 본 발명의 기초가 되는 연구에 있어서, ALD법에 의해 형성한 HfO2막의 단면 TEM상을 나타낸다.
도 1A를 참조하면, HfO2막은, 두께가 1 nm인 계면 산화막(열산화막)이 형성된 실리콘 기판 상에 도 2에 나타낸 바와 같이 질소 가스에 의한 퍼징 공정을 중간에 설치하여 300 ℃의 기판 온도에서 HfCl4 가스와 H2O 가스를 반복적으로 공급함으로써 3.0 nm의 막두께로 형성되어 있으며, 평탄한 표면의 특징을 갖는 동일한 막두께를 갖는다는 것을 알 수 있다.
한편, 도 1B는 도 1A의 HfO2막을 일단 질소 분위기 중에 700 ℃에서 열처리하고, 추가로 여기에 1050 ℃에서 10 초간 열처리를 행한 경우의 막 단면의 TEM상을 나타낸다.
도 1B를 참조하면, 이러한 고온에서의 열처리 결과, 실리콘 기판 상에 있어서 HfO2막에는 현저한 응집이 발생하며, 도 1A에서 보여진 동일한 막두께로 연속적으로 연장되는 HfO2막의 모폴로지는 상실된다는 것을 알 수 있다. 또한, 이에 따라, 후술하는 바와 같이 도 1B의 구조에서는 누설 전류가 대폭적으로 증대된다. 이것은 앞서 설명한 바와 같이, 도 1A의 HfO2막이 언뜻 보면 우수한 모폴로지를 갖고 있어도 실제적으로는 막 중에 다량의 결함을 포함하고 있기 때문에, 열처리가 행해지면 이러한 결함을 통한 원자의 대규모 이동이 발생한다는 것을 나타낸다. 이러한 막은 고속 반도체 장치의 게이트 절연막으로서 사용할 수 없다.
또한, 도 1A, 1B의 TEM상에 있어서, 상기 실리콘 기판은 격자상이 보여진다는 점에 주의해야 한다.
일본 특허 공개 (평)11-177057호 공보
일본 특허 공개 제2001-152339호 공보
따라서, 본 발명은 상기한 과제를 해결한 신규하고 유용한 유전체막의 형성 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, 기판 표면에 고온에서의 열처리에 대하여 안정된 고K 유전체막을 형성하는 방법을 제공하는 데 있다.
본 발명의 하나의 관점에 따르면,
상기 기판 표면에 유전체막을 복수회로 나누어 형성하는 공정, 및
상기 복수회로 나누어 행하는 각각의 유전체막 형성 공정에 있어서, 형성된 유전체막을 질소가 주가 되는 분위기 중에서 개질시키는 처리 공정
을 포함하는, 기판 표면에 유전체막을 형성하는 유전체막의 형성 방법이 제공된다.
본 발명의 다른 관점에 따르면,
기판,
이 기판 상에 형성된 고K 유전체 게이트 절연막,
이 고K 유전체 게이트 절연막 상에 형성된 게이트 전극,
상기 기판 중 상기 게이트 전극의 양측에 형성된 한쌍의 확산 영역을 구비하며,
상기 고K 유전체 게이트 절연막은 고K 유전체 분자층과 SiON 분자층을 반복적으로 적층한 구조를 갖는 반도체 장치가 제공된다.
본 발명에 따르면, 고K 유전체막을 게이트 절연막으로서 사용하는 반도체 장치의 제조 공정에 있어서, 상기 고K 유전체막의 형성을 복수회로 나누어 행하고, 상기 복수회의 형성 공정 각각에 있어서 질소 분위기 중에서 개질 처리를 행함으로써 고K 유전체막 중에 고K막을 구성하는 원자가 평형 위치로 이동하여 막 중의 결함이 해소된다. 그 결과, 이러한 고K 유전체막을 게이트 전극에 사용한 반도체 장치의 제조 공정에 있어서, 고K 유전체막의 형성 후 이온 주입 공정을 행하고, 이온 주입 공정에 의해 기판 중에 도입된 불순물 원소를 고온으로 활성화하는 활성화 열처리 공정을 행한 경우에도, 활성화 열처리에 대하여 안정된 고K 유전체막을 얻을 수 있다. 특히 상기 개질 처리 공정을 산소를 첨가한 질소 분위기 중에서의 열처리 공정에 의해 행함으로써, 반도체 기판과 고K 유전체막과의 계면을 안정화시킬 수 있고, 고K 유전체막 중의 산소 결손의 발생을 억제할 수 있다. 또한, 고K 유전체막 중에 Si, O 및 N을 반복적으로 도입함으로써, 고온 열처리에 대한 안정성이 더욱 향상됨과 동시에 누설 전류가 감소된다. 또한, 이와 같이 막 중에 Si, O 및 N이 도입된 고K 유전체막은, 게이트 전극 중에 포함되는 B(붕소) 등의 불순물 원소의 확산을 효과적으로 제어할 수 있다. 또한, 상기 개질 처리 공정을 플라즈마 처리에 의해 행할 수도 있다.
본 발명의 그 밖의 과제 및 특징은, 이하에 도면을 참조하면서 행하는 바람직한 실시예의 상세한 설명으로부터 명확해질 것이다.
도 1A 및 1B는 종래의 방법으로 형성된 고K 유전체막 및 그의 문제점을 설명하는 도면이다.
도 2는 종래의 ALD 공정 순서를 나타내는 도면이다.
도 3A 내지 3D는 본 발명의 제1 실시예에 의한 유전체막의 형성 방법을 설명하는 도면이다.
도 4는 본 발명의 제1 실시예에서 사용되는 ALD 공정 순서를 나타내는 도면이다.
도 5는 본 발명의 제1 실시예에 의해 형성된 고K 유전체막을 나타내는 도면이다.
도 6은 도 5의 고K 유전체막의 고온 열처리 후의 상태를 나타내는 도면이다.
도 7은 본 발명의 제1 실시예에서 사용되는 매엽형 처리 장치의 구성을 나타내는 도면이다.
도 8은 본 발명의 제2 실시예에 의해 형성된 고K 유전체막의 고온 열처리 후의 상태를 나타내는 도면이다.
도 9는 본 발명의 제2 실시예에서 사용되는 막 개질 장치의 구성을 나타내는 도면이다.
도 10은 본 발명의 제3 실시예에 의한 MOS 다이오드의 구성을 나타내는 도면이다.
도 11은 도 10의 MOS 다이오드의 누설 전류 특성을 나타내는 도면이다.
도 12A 및 12B는 도 10의 MOS 다이오드의 C-V 특성을, 고온 열처리의 각각 전후의 상태로 나타내는 도면이다.
도 13은 개질 처리시의 온도와 얻어지는 고K 유전체막의 평균 막두께와의 관계를 나타내는 도면이다.
도 14는 본 발명의 제4 실시예에서 사용되는 막 개질 처리 장치의 구성을 나타내는 도면이다.
도 15 및 16은 본 발명의 제4 실시예에서 얻어지는 고K 유전체막의 개략적인 구조를 나타내는 도면이다.
도 17은 도 10의 MOS 다이오드에 있어서 고K 유전체막을 본 발명의 제4 실시예에 따라 형성한 경우의 C-V 특성을 나타내는 도면이다.
도 18은 도 10의 MOS 다이오드에 있어서 고K 유전체막을 본 발명의 제4 실시예에 따라 형성한 경우의 누설 전류 특성을 나타내는 도면이다.
도 19A 내지 19F는 본 발명의 제5 실시예에 의한 반도체 장치의 제조 공정을 나타내는 도면이다.
<제1 실시예>
도 3A 내지 3D는 본 발명의 제1 실시예에 의한 유전체막의 형성 방법을 나타낸다.
도 3A를 참조하면, 실리콘 기판 (11)의 표면에는 두께가 1 nm 정도인 계면 산화막 (12)를 통해 HfO2막 등의 고K 유전체막 (13)이 ALD법 또는 MOCVD법에 의해 2 내지 3 원자층의 막두께에 대응하는 약 0.6 nm의 막두께로 형성된다.
예를 들면, 상기 고K 유전체막 (13)을 ALD법에 의해 형성하는 경우, 도 3A의 공정에 있어서 기판 온도를 300 ℃로 설정하고, 도 4의 「단계 1」에 나타낸 바와 같이 중간에 질소 가스에 의한 퍼징 공정을 설치하고 HfCl4 등의 기상 원료와 H2O 등의 반응제를 교대로 기상 반응 장치로 공급한다. 이러한 공정에 의해, 상기 실리콘 기판 (11)의 표면, 보다 정확하게는 상기 계면 산화막 (12)의 표면에는 최초로 HfCl4 분자가 화학 흡착되고, 이 화학 흡착된 HfCl4 분자를 H2O 가스에 의해 산화함으로써 상기 2 내지 3 원자층 분량의 막두께를 가진 HfO2막 (13)이 형성된다. 단, 도 4는 본 실시예에서 사용되는 공정 순서를 나타내는 도면이다. 도 3A의 공정, 즉 도 4의 단계 1의 공정에서는 이러한 HfCl4 분자의 화학 흡착과 산화 처리를 11회 정도 반복함으로써, 앞서 설명한 바와 같이 상기 HfO2막이 2 내지 3 원자층의 막두께에 대응하는 약 0.6 nm의 막두께로 형성된다.
이와 같이 하여 도 3A의 공정에서 형성된 고K 유전체막 (13)은, 도 4의 공정 순서에서의「단계 2」에 대응하는 도 3B의 공정에 있어서 질소 분위기 중에 600 내지 700 ℃의 온도로 15 초간 열처리되고, 그 결과 상기 HfO2막 (13) 중의 결함이 해소되고 응력이 완화된다. 또한, 이러한 열처리에 의해 비정질 상태의 HfO2막이 결정화된다. 이러한 도 3B 공정의 열처리는, 예를 들면 도 3A 공정 후, 피처리 기판을 ALD 장치로부터 취출하고, 진공 분위기의 기판 반송실을 통해 별도의 처리실로 이동시킴으로써 쉽게 실행할 수 있다.
이어서, 본 실시예에서는 이와 같이 하여 결정화된 HfO2막 상에, 도 4의 공정 순서에서의 「단계 3」에 대응하는 도 3C의 공정에 있어서 다시 HfO2막을 퇴적시키는 ALD 처리 공정을 행하여 상기 HfO2막 (13)을 성장시키고, 도 4의 공정 순서에서의 「단계 4」에 대응하는 도 3D의 공정에 있어서 먼저 퇴적되어 있는 HfO2막 (13)을 다시 600 내지 700 ℃의 온도에서 15 초간 열처리하여 상기 HfO2막 (13)의 개질 처리를 행한다.
또한, 도 3C 및 도 3D의 공정을 도면 중에 화살표로 나타낸 바와 같이 필요한 회수만을 반복함으로써, 도 5에 나타낸 바와 같이 상기 실리콘 기판 (11) 상에 SiO2 계면 산화막 (12)를 통해 막두께가 약 3.0 nm인 HfO2막이 형성된 구조를 얻을 수 있다.
도 6은, 종래부터 실리콘 기판 중에 이온 주입 공정에 의해 도입된 불순물 원소를 활성화하는 데 사용되고 있는 바와 같이, 상기와 같이 하여 얻어진 도 5의 구조를 1050 ℃의 온도에서 10 초간 열처리한 후의 상태를 나타내는 TEM상이다.
도 6으로부터 알 수 있는 바와 같이, HfO2막 (13)은 이러한 고온 열처리 후에도 평탄한 모폴로지를 유지하고 있으며, 도 1B에 나타난 응집은 발생하지 않는다는 것을 알 수 있다. 도 6의 TEM상에 있어서도, 실리콘 기판 (11)의 격자상이 해상되어 있는 점에 주의해야 한다.
도 7은 본 실시예에서 고K 유전체막의 형성에 사용되는 막형성 장치의 개략적인 구성을 나타낸다.
도 7을 참조하면, 막형성 장치는 로보트 반송 기구(도시하지 않음)를 구비한 진공 반송실 (21)에 의해 서로 결합된 로드 락 챔버(load lock chamber) (21), 도 3A 또는 3C의 공정을 실행하는 ALD 장치를 구비한 퇴적실 (22), 및 도 3B 또는 3D의 공정을 실행하는 개질 처리실 (23)을 구비하고 있으며, 로드 락 챔버 (21)을 통해 도입된 피처리 기판은 상기 퇴적실 (22)로 이송된 후, 상기 퇴적실 (22)와 개질 처리실 (23) 사이를 필요에 따라 왕복하여 최종적으로 상기 로드 락 챔버 (21)로 복귀된다.
이러한 구성의 막형성 장치를 이용함으로써, 피처리 기판을 대기에 노출시키지 않고, 도 2A 내지 2D에 나타낸 공정을 연속적으로 필요한 회수만큼 반복할 수 있다.
본 실시예에 있어서는 상기 개질 처리실 (23)으로서 500 내지 800 ℃, 바람직하게는 600 내지 700 ℃의 온도로 유지되고, 질소 가스가 공급되어 질소 분위기 중에서 기판을 열처리하는 열처리로가 이용된다. 이러한 열처리로에서는 분위기 중의 산소 농도를 억제할 수 있으며, 실질적으로 무산소 분위기 중에서의 열처리가 가능해진다. 또한, 필요에 따라 도면 중에 점선으로 나타낸 바와 같이, 산소 가스를 공급하여 분위기 중의 산소 분압을 제어할 수도 있다.
<제2 실시예>
그런데, 도 6의 TEM상에서는 SiO2 계면 산화막 (12)의 일부에 결함이 발생하고, 이 결함에 대응하여 실리콘 기판 (11) 중에 반응층 내지 전이층이 형성되어 있는 것이 관찰된다.
상기 전이층의 조성은 현시점에서는 불명확하지만, 이것은 도 3B 또는 도 3D에서의 실질적으로 산소를 포함하지 않는 질소 분위기 중에서의 열처리시, 매우 얇은 계면 산화막 (12)의 일부가 환원되어, 그 결과 형성된 Si와 HfO2막 (13) 중의 Hf가 반응하여 실리사이드가 형성되어 있을 가능성이 있다.
이에 대하여, 도 8은, 도 7의 개질 처리실 (23)에 있어서 도 3B 또는 도 3D의 개질 처리를 도 9에 나타낸 플라즈마 질화 처리 장치 (30) 중에서 650 ℃의 온도로 행하고, 이 때 처리 분위기 중에 소량의 산소 가스를 첨가했을 경우 얻어진 시료의 TEM상을 나타낸다. 단, 도시한 구조는 얻어진 시료를 추가로 1050 ℃에서 10 초간 고온 열처리한 후의 상태이다.
도 9를 참조하면, 플라즈마 질화 처리 장치 (30)은 배기 포트 (31A)와 피처리 기판 (W)를 유지하는 기판 유지대 (31B)를 구비한 처리 용기 (31)을 가지며, 상기 처리 용기 (31)에는 질소 가스와 산소 가스가 공급되고, 이것을 13.56 MHz의 RF파로 여기하여 질소 라디칼 및 산소 라디칼을 형성하는 원격 플라즈마원 (32)가 설치되어 있다. 또한, 상기 원격 플라즈마원 (32)에 있어서는, He 가스 또는 Ar 가스 등의 희석 가스를 플라즈마 가스로서 공급할 수도 있다. 이러한 원격 플라즈마 처리 장치를 이용함으로써, 플라즈마에 따른 하전 입자가 고K 유전체막 중에 삽입 되는 것을 효과적으로 억제할 수 있다.
도 9의 장치에서는, 피처리 기판 (W) 상의 HfO2막 등의 고K 유전체막이 상기 원격 플라즈마원 (32)에 의해 형성된 질소 라디칼 또는 산소 라디칼에 노출되어, 그 결과 상기 HfO2막의 표면에 질소 원자 또는 산소 원자가 도입된다.
다시 도 8을 참조하면, 본 실시예에 있어서는 도 3B 또는 도 3D의 개질 처리시의 분위기 중에 산소를 첨가함으로써, 실리콘 기판 (11)과 계면 산화막 (12)의 계면이 안정화되고, 앞서 도 6에서 보여졌던 결함이 발생되지 않는다는 것을 알 수 있다.
도 8의 구조에서는, 이와 같이 개질 처리시의 분위기 중에 산소가 포함되기 때문에, 상기 고온 열처리 후에 상기 SiO2 계면 산화막 (12)의 막두께가 1.75 nm까지 증대된다. 그러나, 이러한 계면 산화막 (12)의 막 증대는, 도 9의 장치를 이용한 개질 처리시에 산소 분압을 적절하게 제어함으로써 최소한으로, 즉 상기 SiO2 계면 산화막 (12)의 막 증대가 발생하지 않도록 억제하는 것이 가능하다.
본 실시예에서는 이와 같이 플라즈마 질화 처리 장치 (30)에 의해 활성 라디칼을 발생시키고, 이러한 라디칼을 사용하여 개질 처리를 행하기 때문에, 650 ℃ 이하의 저온에서의 개질 처리가 가능해진다. 이와 같이 저온에서 개질 처리를 행하는 경우에는, 개질 처리에 따른 고K 유전체막 (13)의 빈자리 댕글링 본드(vacancy dangling bond)를 없애 결정화 막 중에서의 결정 입계의 형성을 억제할 수 있다.
<제3 실시예>
도 10은, 이와 같이 하여 실리콘 기판 상에 형성된 고K 유전체막을 캐패시터 절연막으로 사용한 MOS 다이오드 (10)의 구성을 나타낸다. 단, 도 10 중 앞서 설명한 부분에는 동일 참조 부호를 붙이고 설명을 생략한다.
도 10을 참조하면, 본 실시예에서는 상기 실리콘 기판 (11)로서 n형 실리콘 기판을 사용하고, 추가로 상기 HfO2막 (13) 상에 직경이 200 ㎛인 백금 전극 (14)를 형성하고 있다.
도 10 중, 상기 MOS 다이오드 (10)을 구성하는 SiO2 계면 산화막 (12) 및 HfO2막 (13)은, 도 1A에 대응하는 퇴적 직후의 상태에 있어서 각각 1 nm 및 3 nm의 막두께를 갖는다.
도 11은, 이와 같이 하여 형성된 MOS 다이오드 (10)의 누설 전류 특성을 나타낸다. 단, 도 11 중, ①은 상기 HfO2막 (13)을 2회의 ALCVD 퇴적 공정으로 나누어 형성하고, 각각의 퇴적 공정에 있어서 질소 분위기 중에 700 ℃에서 열처리를 행한 구조에 대한 누설 전류 특성을 나타내고, ②는 상기 ①의 구조를 1050 ℃에서 10 초간 고온 열처리한 후의 누설 전류 특성을 나타낸다. 또한, ③은 상기 HfO2막 (13)을 ALD법에 의해 11 사이클로 나누어 형성하고, 각각의 퇴적 사이클에 있어서 질소 분위기 중에 700 ℃에서 열처리를 행한 경우의 누설 전류 특성을 나타낸다. 단, 도 11 중 종축은 누설 전류를, 횡축은 상기 전극 (14)에 대한 인가 전압을 나 타낸다.
도 11을 참조하면, 상기 HfO2막 (13)을 2회로 나누어 형성한 시료에서는, 상기 고온 열처리 결과, 누설 전류는 ①에서부터 ②로 크게 증대된다는 것을 알 수 있다. 이에 대하여, 상기 HfO2막 (13)을 11회로 나누어 형성한 시료에서는, 상기 고온 열처리를 행해도 누설 전류는 그다지 변화하지 않으며, 오히려 ③에서부터 ④로 다소 감소한다는 것을 알 수 있다.
이와 같이, 도 11은 HfO2 등의 고K 유전체막 (13)을 형성할 때, 반드시 ALD법으로 한정되는 것은 아니지만, 막형성을 복수회로 나누어 행하고, 그 때마다 상기 개질 처리를 행함으로써 고K 유전체막 (13)의 누설 전류 특성을 향상시킬 수 있고, 막형성시의 반복 사이클을 증대시킴으로써 한층 더 막질의 향상을 얻을 수 있다는 것을 나타낸다.
도 12A 및 12B는 도 10의 MOS 다이오드의 제조시, 상기 개질 처리의 분위기를 여러가지로 변화시켰을 경우, 얻어진 MOS 다이오드의 용량 특성(C-V 특성)을 나타낸다. 단, 도 12A는 이러한 MOS 다이오드에 대하여 1050 ℃에서 10 초간 고온 열처리를 행하기 전의 특성을 나타내고, 도 12B는 상기 고온 열처리를 행한 후의 특성을 나타낸다.
도 12A, 12B를 참조하면, ①은 앞선 도 1A의 예에 대응하여 상기 HfO2막 (13)을 도 2의 ALD법에 의해 약 3 nm의 두께로 형성하고, 이에 대하여 막형성 후 1050 ℃에서 10 초간의 고온 열처리를 행한 후에는 누설 전류 측정이 불가능해진다 는 것을 알 수 있다. 이것은 HfO2막 중에 도 1B에서 보여지는 응집이 발생한다는 것을 나타낸다.
또한, 도 12A, 12B에 있어서, ②는 상기 HfO2막 (13)을 도 4에 나타낸 바와 같이 0.6 nm씩 3회로 나누어 형성하고, 이 때 상기 개질 처리를 NH3 분위기 중에서 행한 예를 나타내는데, 이 경우에도 1050 ℃에서 10 초간의 고온 열처리 후에 측정되는 캐패시턴스는 제로이며, 강환원성 NH3 분위기에 의해 HfO2막 (13) 중에 산소 결손이 발생하였다.
이에 대하여, ③은 상기 HfO2막 (13)을 도 4의 공정 순서에 따라 0.6 nm씩 3회로 나누어 형성하고, 이 때 상기 개질 처리를 NO 분위기 중에서 행한 경우를 나타낸다. 이 경우, MOS 다이오드는 1050 ℃에서 10 초간의 열처리 후에도, 열처리 전과 거의 다름없는 캐패시턴스를 갖는다는 것을 알 수 있다.
또한, 도 12A, 12B에 있어서, ④는 상기 HfO2막 (13)을 도 4의 공정 순서에 따라 0.6 nm씩 3회로 나누어 형성하고, 이 때 상기 개질 처리를 앞선 도 9에서 설명한 원격 플라즈마 질화 처리 장치에 의해 실행한 경우를 나타낸다. 이 경우에는 MOS 다이오드의 캐패시턴스가 개질 처리 후 더욱 증대되는 것을 알 수 있다.
또한, 도 12B 중, ⑤는 상기 HfO2막 (13)을 도 4의 공정 순서에 따라 0.6 nm씩 3회로 나누어 형성하고, 상기 개질 처리를 질소 분위기 중에서 행한 경우의 결과를 나타낸다.
앞서도 설명한 바와 같이, 본 발명에 따르면 고K 유전체막의 형성을 가능한 한 다수회로 나누어 행하고, 그 때마다 개질 처리를 행함으로써 고온에서의 안정성이 우수하고, 전기적 특성이 우수한 고K 유전체막을 얻을 수 있으며, 도 12A, 12B의 결과는 이러한 고K 유전체막의 형성을 복수회로 나누어 행할 때, 회수를 3회 이상으로 하면 실질적으로 충분한 막질의 고K 유전체막이 얻어지는 경우가 있다는 것을 나타내는 것이다.
도 13은, 도 3A 내지 3D의 공정에 있어서 상기 HfO2막 (13)의 개질 처리를 질소 분위기 중의 열처리에 의해 행하는 경우의 열처리 온도와, 얻어진 HfO2막 (13)의 평균 막두께와의 관계를 1050 ℃에서 10 초간의 고온 열처리 전후로 비교하여 나타낸 것이다.
도 13을 참조하면, 개질 처리 온도가 800 ℃를 초과하면 상기 고온 열처리 전의 평균 막두께가 약간 증대되고, 개질 처리시 앞서 도 1B에서 설명한 HfO2막의 응집이 발생한다는 것이 시사된다. 한편, 상기 개질 처리를 열처리에 의해 행하는 경우, 처리 온도가 500 ℃ 미만인 경우에는 개질 처리 후의 평균 막두께가 크게 증대되어 효과적인 개질 처리를 행할 수 없다는 것을 알 수 있다.
이에 대하여, 상기 개질 처리의 온도를 500 ℃ 이상 800 ℃ 미만으로 하면, 상기 고온 열처리 전후의 평균 막두께의 변화가 거의 없고, 당초의 평탄한 모폴로지가 유지된다는 것을 알 수 있다. 이 중, 특히 600 내지 700 ℃의 범위가 평균 막두께 변화의 관점에서는 바람직하다는 결론이다.
<제4 실시예>
도 14는, 본 발명의 제4 실시예에서 사용되는 개질 처리 장치 (40)의 구성을 나타낸다. 단, 도 14 중, 먼저 설명한 부분에는 동일 참조 부호를 붙여 설명을 생략한다.
도 14를 참조하면, 개질 처리 장치 (40)에서는, 처리 용기 (31) 중에 상기 원격 플라즈마 질화 처리 장치 (32)로부터 질소 라디칼 또는 산소 라디칼이 도입되는 것 이외에, 라인 (33)으로부터 SiH4 등의 실리콘 화합물 가스가 도입되어, 상기 피처리 기판 (W) 표면에 형성된 고K 유전체막 등의 표면을 개질시킨다.
도 14의 개질 처리 장치 (40)을 도 7의 처리실 (23)에 사용하면, 예를 들면 도 3B 또는 도 3D의 공정에 있어서 상기 HfO2막 (13)의 표면에 Si-O-N 결합을 갖는 층이 형성되고, 막 (13)의 고온 열처리에 대한 안정성이 현저하게 개선된다.
도 15, 16은 이러한 개질 처리를 650 ℃의 온도에서 행함으로써 형성된 HfO2막의 구조를 개략적으로 나타낸다.
도 15를 참조하면, 이와 같이 하여 얻어진 HfO2막 중에는, 도 2A 내지 2D의 공정에 대응하여 도 16에 나타낸 HfO2층과 SiON층이 반복적으로 형성되어 있으며, 도시한 예에서는 HfO2의 2 분자층의 상하에 한쌍의 SiON 분자층이 형성되어 있다.
이러한 구조를 도 15에 나타낸 바와 같이 반복적으로 형성함으로써, 막 중에 N-Si-O 결합을 포함한 고K 유전체막을 형성하는 것이 가능하다. 이러한 막 중에 N-Si-O 결합을 포함한 고K 유전체막에서는, 막 중의 원자 이동이 SiON층에 의해 차단되기 때문에 고온 열처리에 대하여 특히 안정하고, 게이트 전극으로부터의 B(붕소) 등의 확산에 대하여 우수한 내성을 얻을 수 있다.
도 17은, 도 10의 MOS 다이오드에 있어서, 원격 플라즈마 처리에 의해 막 중에 Si-N 결합이 도입된 두께가 3 nm인 HfO2막을 사용했을 경우의 용량(C-V) 특성을 100 MHz 및 1 GHz의 주파수에서 측정한 결과를 나타낸다.
도 17을 참조하면, ①, ③은 비교예이며, ①은 도 2에 나타낸 ALD법에 의해 3 nm의 막두께로 형성된 HfO2막 (13)을 막형성 후 질소 분위기 중에서 700 ℃로 열처리한 경우의 주파수 100 kHz에서의 C-V 특성을 나타내고, ③은 동일한 HfO2막 (13)을 갖는 MOS 다이오드의 주파수 1 MHz에서의 C-V 특성을 나타낸다. 즉, ① 및 ③에서는 1050 ℃에서의 10 초간의 고온 열처리는 행하지 않는다.
이에 대하여, ②는 3 nm의 HfO2막 (13)을 도 4의 공정 순서에 따라 0.6 nm씩 3회로 나누어 형성하고, 각각의 막형성마다 상기 개질 처리를 원격 플라즈마질화 처리에 의해 Si, O 및 N을 막에 도입함으로써 행하고, 얻어진 HfO2막을 1050 ℃에서 10 초간 고온 열처리한 경우의 주파수 100 kHz에서의 C-V 특성을 나타낸다. 또한, ④는 동일한 HfO2막 (13)을 갖는 MOS 다이오드의 주파수 1 MHz에서의 C-V 특성을 나타낸다.
도 17로부터 알 수 있는 바와 같이, 주파수가 100 kHz인 경우에는 ②의 특성 이 ①의 특성과 대략 동일한 데 비하여, 주파수가 1 MHz인 경우에는 1050 ℃에서의 고온 열처리를 행한 ④의 특성이, 이를 행하지 않은 ③의 특성보다 우수하다는 것을 알 수 있다. 이것은 ②, ④의 경우, 막에 HfO2막 (13)의 비유전율을 저하시킬 가능성이 있는 SiON층을 포함하고 있음에도 불구하고, 이러한 구성에서는 막의 결함이 해소되기 때문에, 특히 고온 열처리가 실시되었을 경우 결함이 많은 ① 또는 ③의 HfO2막을 능가하는 전기적 특성을 얻을 수 있다는 것을 나타낸다.
도 18은, 도 17의 ① 또는 ③의 MOS 다이오드와 ② 또는 ④의 MOS 다이오드에서의 누설 전류를 비교하여 나타낸다. 단, 도 18 중 ◆는 도 10의 MOS 다이오드에 있어서, 도 2의 ALD법에 의해 두께가 3 nm로 형성된 HfO2막을 질소 분위기 중에서 700 ℃로 열처리만 행했을 경우의 누설 전류를 나타내고, ■는 도 4의 공정 순서에 있어서 상기 개질 처리를 도 14의 원격 플라즈마 질화 처리 장치로 행함으로써 막에 N, O, Si를 도입하고, 이와 같이 하여 개질된 HfO2막을 1050 ℃에서 10 초간 고온 열처리한 경우의 누설 전류를 나타낸다.
도 18로부터 알 수 있는 바와 같이, HfO2막의 형성을 복수회로 나누어 행하고, 이것을 고온 열처리한 경우에 누설 전류 특성이 개선된다는 것을 알 수 있다.
앞서도 설명한 바와 같이, 본 실시예에 있어서도 이와 같이 플라즈마 질화 처리 장치 (40)에 의해 활성 라디칼을 발생시키고, 이러한 라디칼을 사용하여 개질 처리를 행하기 때문에 650 ℃ 이하의 저온에서의 개질 처리가 가능해진다. 이와 같이 저온에서 개질 처리를 행했을 경우에는, 개질 처리에 따른 고K 유전체막 (13)의 결정화를 억제할 수 있고, 결정화 막 중의 결정 입계의 형성을 억제할 수 있다. 그 결과, 이러한 결정 입계에 따라 형성되는 누설 전류로를 차단할 수 있다.
이 때, 본 실시예에서는 고유전체막 중에 단독으로 비정질막을 형성하는 SiON 성분을 도입함으로써, 불순물 활성화 처리에 사용되는 고온 열처리를 행한 후에도 고K 유전체막의 결정화를 억제할 수 있고, 입계 형성에 따른 누설 전류로의 형성이나 계면 준위 등의 결함 형성을 억제할 수 있다.
<제5 실시예>
도 19A 내지 19F는, 본 발명의 제5 실시예에 의한 반도체 장치의 제조 공정을 나타낸다.
도 19A를 참조하면, p형 실리콘 기판 (51) 중에는 소자 영역 (51A)를 구획하는 소자 분리 영역 (51B)가 형성되고, 도 19B의 공정에 있어서 상기 소자 영역 (51A)에 As 또는 P을 이온 주입함으로써 채널 도핑 영역 (51a)가 형성된다.
또한, 도 19C의 공정에 있어서, 도 19B의 구조 상에 상기 계면 산화막 (12)에 대응하여 두께가 약 1 nm인 열산화막을 동일하게 형성한 후, 그 위에 도 4의 공정 순서에 따라 HfO2 등의 고K 유전체막을 3 nm 정도의 두께로 형성함으로써 게이트 절연막 (52)를 형성한다.
또한, 도 19D의 공정에 있어서, 상기 게이트 절연막 (52) 상에 폴리실리콘막을 동일하게 퇴적시키고, 이것을 패터닝함으로써 폴리실리콘 게이트 전극 (53)을 형성한다. 본 실시예에 있어서, 상기 폴리실리콘 게이트 전극 (53)은 0.1 ㎛ 이하의 게이트 길이를 갖는다.
또한, 도 19D의 공정에서는, 상기 폴리실리콘 게이트 전극 (53)을 마스크로 하여 As 또는 P의 경사 포켓 주입을 행하고, 이어서 확산 주입을 행함으로써 상기 소자 영역 (51A) 중, 상기 게이트 전극 (53)의 양측에 소스 확산 영역 (51b) 및 드레인 확산 영역 (51c)을 형성한다.
또한, 도 19E의 공정에 있어서, 상기 게이트 전극 (53)의 양측에 측벽 절연막 (53a)를 형성한 후, 도 19F의 공정에 있어서 상기 게이트 전극 (53) 및 측벽 절연막 (53a)를 마스크로 하여 As 또는 P를 이온 주입함으로써, 소스 영역 (51d) 및 드레인 영역 (51e)를 형성한다.
본 실시예에서는, 도 19C의 공정에 있어서 상기 게이트 절연막 (52) 중의 고K 유전체막을 형성할 때, 이를 앞서 도 4에서 설명한 바와 같이 중간에 개질 공정을 설치하여 반복적으로 행하는 공정에 의해 실행한다. 이 때, 단계 1 및 단계 3은 ALD 공정일 수도 있고, MOCVD 공정일 수도 있으며, 단계 2 및 단계 3은 질소 분위기 중의 열처리일 수도 있고, 산소를 첨가한 질소 분위기 중의 열처리일 수도 있으며, 플라즈마 질화 처리, 또는 산소를 첨가한 플라즈마 질화 처리, 또는 SiH4 등의 Si 화합물 및 산소를 첨가한 플라즈마 질화 처리일 수도 있다.
상기 게이트 절연막 (52)를 이와 같이 하여 형성함으로써, 상기 게이트 절연막 (52) 중의 고K 유전체막은 열처리에 대한 내성이 향상되고, 상기 소스 확산 영 역 (51a), 드레인 확산 영역 (51b), 소스 영역 (51d) 및 드레인 영역 (51e)에 주입된 As나 P 등의 불순물 원소를 고온 열처리에 의해 활성화할 때에도 막의 응집 등의 결함 형성이 발생하는 경우가 없다. 또한, 이와 같이 하여 형성된 게이트 절연막 (52)에서는 적은 누설 전류 및 우수한 C-V 특성으로 특징되는 우수한 전기적 특성이 상기 고온 열활성화 처리 후에도 유지된다.
또한, 이상의 설명에서는 HfO2막을 ALD법에 의해 형성했지만, 이것을 MOCVD법으로 형성할 수도 있다. 이 경우에는 유기 금속 원료로서 TDEAH, TDMAH 등을 사용할 수 있다. 또한, HfO2막을 ALD법에 의해 형성할 때의 원료도 HfCl4로 한정되는 것은 아니며, TDMAH 등을 사용할 수 있다.
또한, 본 발명에서는 고K 유전체막을 HfO2막으로 한정하지 않으며, ZrO2막, Al2O3막, Ta2O5, Y2O3 등의 금속 산화물 또는 전이 금속 산화물, 나아가 희토류 산화물, HfSiO4, ZrSiO4막 등의 전이 금속이나 희토류 금속의 실리케이트, 나아가 이들의 알루미네이트를 사용할 수 있다.
또한, 앞서 도 7에서는 고K 유전체막의 형성과 개질 처리를 매엽형 처리 장치를 이용하여, 별개의 처리실에서 기판을 이동시키면서 행하는 예를 설명했지만, 상기 고K 유전체막의 형성과 개질 처리를 동일한 처리 장치 중에서 처리 가스를 교체하면서 행할 수도 있다.
또한, 본 발명에서는 상기 개질 처리 공정을 질소 가스에 산소, NO, O3, SiH4, Si2H6, NH3, H2, He 중 어느 하나를 첨가한 분위기에서 행할 수도 있다.
또한, 이상의 설명에서는 고K 유전체막을 고속 반도체 장치의 게이트 절연막에 사용하는 예를 설명했지만, 본 발명은 고K 유전체막을 캐패시터 절연막으로서 사용하는 DRAM의 제조에도 적용할 수 있다.
이상, 본 발명의 바람직한 실시예에 대하여 설명했지만, 본 발명이 이러한 특정한 실시예로 한정되는 것은 아니며, 본 발명의 요지 내에서 여러가지 변형ㆍ변경이 가능하다.
본 발명에 따르면, 고K 유전체막을 게이트 절연막으로서 사용하는 반도체 장치의 제조 공정에 있어서, 상기 고K 유전체막의 형성을 복수회로 나누어 행하고, 상기 복수회로 행하는 각각의 형성 공정에 있어서 질소 분위기 중에 개질 처리를 행함으로써 고K 유전체막 중의 응력이 작아지고 막의 결함이 해소된다. 그 결과, 이러한 고K 유전체막을 게이트 전극에 사용한 반도체 장치의 제조 공정에 있어서 고K 유전체막의 형성 후 실행되는, 이온 주입 공정에 의해 기판 중에 도입된 불순물 원소의 고온에서의 활성화 열처리 공정에 대하여 안정된 고K 유전체막을 얻을 수 있다. 특히, 상기 개질 처리 공정을 산소를 첨가한 질소 분위기 중에서의 열처리 공정에 의해 행함으로써, 반도체 기판과 고K 유전체막의 계면을 안정화시킬 수 있고, 고K 유전체막 중의 산소 결손의 발생을 억제할 수 있다. 또한, 고K 유전체막에 Si, O 및 N을 반복적으로 도입함으로써, 고온 열처리에 대한 안정성이 더 향 상됨과 동시에 누설 전류가 감소된다. 또한, 이와 같이 막에 Si, O 및 N이 도입된 고K 유전체막은, 게이트 전극 중에 포함되는 B(붕소) 등의 불순물 원소의 확산을 효과적으로 제어할 수 있다. 또한, 상기 개질 처리 공정을 플라즈마 처리에 의해 행할 수도 있다.

Claims (23)

  1. 기판 표면에 고K 유전체막을 형성하는 형성방법으로서,
    상기 기판 표면에 상기 고K 유전체막을 복수회로 나누어 형성하는 공정, 및
    상기 복수회로 나누어 행하는 상기 고K 유전체막의 각각의 형성 공정에 있어서, 형성된 상기 고K 유전체막을 질소 분위기 중에서 개질시키는 처리 공정을 포함하는 것을 특징으로 하는 고K 유전체막의 형성 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 분위기가 Si 화합물의 기상 분자를 더 포함하는 것을 특징으로 하는 고K 유전체막의 형성 방법.
  4. 제1항에 있어서, 상기 처리 공정에 있어서 상기 분위기에 산소, NO, O3, SiH4, Si2H6, NH3, H2 및 He로 이루어지는 군으로부터 선택되는 하나 또는 복수의 가스가 추가로 첨가되는 것을 특징으로 하는 고K 유전체막의 형성 방법.
  5. 제1항에 있어서, 상기 처리 공정이 열처리 공정을 포함하는 것을 특징으로 하는 고K 유전체막의 형성 방법.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 처리 공정이 플라즈마 처리 공정을 포함하는 것을 특징으로 하는 고K 유전체막의 형성 방법.
  9. 제8항에 있어서, 상기 플라즈마 처리 공정은, 상기 고K 유전체막을 질소 라디칼에 노출시키는 공정을 포함하는 것을 특징으로 하는 고K 유전체막의 형성 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 기판, 상기 기판 상에 형성된 고K 유전체 게이트 절연막, 상기 고K 유전체 게이트 절연막 상에 형성된 게이트 전극, 및 상기 기판 중 상기 게이트 전극의 양측에 형성된 한쌍의 확산 영역을 구비하는 반도체 장치의 제조 방법이며,
    상기 기판 상에 고K 유전체 게이트 절연막을 복수회로 나누어 형성하는 공정, 및
    상기 복수회로 나누어 행하는 각각의 고K 유전체막의 형성 공정에 있어서, 형성된 고K 유전체막을 질소 분위기 중에서 개질시키는 처리 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 삭제
  18. 삭제
  19. 기판,
    상기 기판 상에 형성된 고K 유전체 게이트 절연막,
    상기 고K 유전체 게이트 절연막 상에 형성된 게이트 전극, 및
    상기 기판 중 상기 게이트 전극의 양측에 형성된 한쌍의 확산 영역을 구비한 반도체 장치로서,
    상기 고K 유전체 게이트 절연막은 고K 유전체 분자층과 SiON 분자층을 반복적으로 적층한 구조를 갖는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 고K 유전체 분자층은, 금속 산화물, 전이 금속 산화물, 희토류 산화물, 전이 금속 또는 희토류 금속의 실리케이트 및 전이 금속 또는 희토류 금속의 알루미네이트 중 어느 것으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  21. 제1항에 있어서, 상기 고K 유전체막은, 금속 산화물, 전이 금속 산화물, 희토류 산화물, 전이 금속 또는 희토류 금속의 실리케이트 및 전이 금속 또는 희토류 금속의 알루미네이트 중 어느 것으로부터 선택되는 것을 특징으로 하는 고K 유전체막의 형성 방법.
  22. 제1항에 있어서, 상기 복수회로 나누어 행하는 상기 고K 유전체막의 각각의 형성 공정에 있어서, 상기 고K 유전체막은 2-3원자층의 막 두께로 형성되는 것을 특징으로 하는 고K 유전체막의 형성 방법.
  23. 제1항에 있어서, 상기 개질시키는 처리 공정은, 상기 고K 유전체막을 결정화시키는 공정인 것을 특징으로 하는 고K 유전체막의 형성 방법.
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