CN1089947C - 带电容的半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种带电容的半导体器件的制造方法，该方法可防止形成绝缘膜覆盖电容的CVD或干法腐蚀工艺期间漏电流增加和耐介质击穿性降低。在该方法中，在第一绝缘膜上形成电容的下电极。第一绝缘膜一般形成在半导体衬底上或其上方。在下电极上与之重叠地形成电容的介质或铁电膜。在介质或铁电膜上与之重叠地形成电容的上电极。在不含等离子体的气氛中，在可防止氢因加热而活化的衬底温度下，通过热CVD工艺形成第二绝缘膜覆盖电容。第二绝缘膜的原材料具有在热CVD工艺期间分解原材料过程中不产生氢的性质。

Description

带电容的半导体器件的制造方法
发明领域：
本发明涉及半导体器件的制造方法，特别涉及带有介质膜由高介电常数或铁电材料制成的电容的半导体器件的制造方法。
发明背景技术介绍：
在1995年2月公开的日本待审专利公开No.7-50391公开了一种包括铁电膜作为电容介质的存储电容的常规半导体存储器件。在该存储器件中，使用以硅为基的半导体集成电路器件的通常制造工艺或技术可以完成存储电容。
该常规存储器件利用铁电膜的剩余极化强度存储信息。对铁电膜施加正或负偏置电压由此在铁电膜中产生极化。即使停止施加偏置电压，由于剩余极化强度而在铁电膜中保留这样产生的极化。这意味着该存储器件可用做非易失性存储器。
图1示出了日本待审专利公开No.7-50391中公开的常规半导体存储器件的结构。
在图1中，隔离绝缘膜102形成在单晶硅衬底101上，限定出有源区。在有源区中，源区104a和漏区104b形成在衬底101内，栅电极105经由源和漏区104a和104b之间的栅绝缘膜103形成在衬底101上，由此形成金属氧化物半导体场效应晶体管(MOSFET)。
形成层间绝缘膜106，覆盖MOSFET和隔离绝缘膜102。
在层间绝缘膜106上形成存储电容的下电极107。在下电极107上形成存储电容的铁电膜8，局部重叠下电极107。在铁电膜8上形成存储电容的上电极109，完全重叠铁电膜8。
在层间绝缘膜106上形成第一保护膜115，覆盖存储电极和MOSFET。
在第一保护膜115上形成金属布线膜113a，通过接触孔111a电连接电容的上电极109并通过接触孔112a电连接MOSFET的源区104a。接触孔111a仅穿过第一保护膜115。接触孔112a穿过第一保护膜115和层间绝缘膜106。
金属布线膜113b形成在第一保护膜115上，通过接触孔111b电连接到电容的下电极107。接触孔111b仅穿过第一保护膜115。
金属布线膜114形成在第一保护膜115上，通过接触孔112b电连接到MOSFET的漏区104b。接触孔112b穿过第一保护膜115和层间绝缘膜106。
在第一保护膜115上形成掺杂磷(P)的二氧化硅(SiO2)分膜(subfilm)116a，覆盖金属布线膜113a、113b和114。未掺杂磷的另一SiO2分膜116b形成在SiO2分膜116a上。这两个SiO2分膜116a和分膜116b构成第二保护膜116。
一般使用二氧化硅(SiO2)或氮化硅(SiNx)作为第一保护膜115。通常由使用气态源的化学汽相淀积工艺(CVD)、使用固态源的溅射工艺、或使用液态源的涂敷和烧结工艺形成二氧化硅或氮化硅膜。
对于使用气态源形成SiO2或SiNx的CVD工艺，硅(Si)源气往往会含有与作为膜形成物质的硅化学键合的氢(H)或氢的化合物。硅源气的典型例子是甲硅烷(SiH4)。在使用加热或等离子体的CVD工艺期间，硅源气通常分解。
现已知在使用含氢硅源气的气体源CVD工艺期间的气氛中往往会产生许多活性氢(即氢基)，这样产生的活性氢还原了存储电容的铁电膜8，由此电容的性能或特性退化。
在1994年12月国际电子器件会议(IEDM)的技术文摘的第337-340页，R.Khamankar等人写的题目为“IMPACT OF POST PROCESSINGDAMAGES ON THE PERFORMANCE OF HIGH DIELECTRIC CONSTANTPLZT THIN FILM CAPACITORS FOR ULSI DRAM APPLICATIONS”的文章中报道了氢对掺杂镧的锆钛酸铅(PZT，PbZr1-xTixO3)即PLZT的影响。
该文章介绍了氢气、氮气(N2)等离子体、和X射线对带有包括PLZT膜的铁电存储电容的半导体存储器件、存储电容PLZT膜的极化退化和漏电流增加的影响。该文章也介绍了由具体的热退火工艺引起的PLZT膜或电容的损伤或退化。
图2示出了使用退火温度作为参数，氢损伤器件的PLZT膜的极化退化Qc’与施加的偏置电压之间的关系。存储器件暴露到由5％的氢气(H2)和95％的氮气(N2)制成的形成气体中，并受到形成气体中的氢气损伤。在含有氮气(N2)或氧气(O2)的气氛中进行热退火工艺。图2中的单词“新的”是指暴露到氢气存储器件未受损伤的情况。
图3示出了受损器件的存储电容的漏电流密度与PLZT膜的镧(La)浓度的关系。存储器件暴露到H2/N2形成气体、N2等离子体、或X射线。图3中的“新的”是指暴露到氢气、等离子体、或X射线存储器件未受损伤的情况。
由于每个PZT和PLZT为复合金属氧化物，因此它们往往会被含在气氛中的活性氢还原。由于所述还原，氧会从氧化物基体中释放出，由此形成缺陷。因此，这样形成的缺陷使电子变得不稳定，降低了电绝缘能力。这导致极化减小和漏电流增加。
要在图1所示的常规半导体存储器件中形成穿过保护膜115的接触孔111a和111b，需要使用如酸等液体的湿法工艺或使用等离子体的干法工艺腐蚀保护膜115。由于干法工艺有较高的制造生产率，不必多说，干法工艺优于湿法工艺。
在常规的干法工艺中，氟碳系统气体通常作为腐蚀气体。例如，为了在硅和硅氧化物之间获得满意的高选择率，通常腐蚀气体含有氢。例如，经常单独使用三氟甲烷(CHF3)或三氟甲烷和氢气的混合物。
与以上介绍的使用含氢硅源气的气体源CVD工艺相似，活性氢往往在腐蚀气氛中产生，活性氢还原了存储电容的铁电膜8。因此，铁电膜8的极性降低，同时存储电容的漏电流增加，它的介质抗击穿性降低。
发明目的：
因此，本发明的目的是提供一种带电容的半导体器件的制造方法，该方法可防止在顺序的制造工艺期间引起的电容性能退化。
本发明的另一目的是提供一种带电容的半导体器件的制造方法，该方法可防止在形成绝缘膜覆盖电容的CVD或干法腐蚀工艺期间漏电流增加和介质抗击穿性降低。
本发明的再一目的是提供一种带电容的半导体器件的制造方法，该方法可防止铁电电容的极化退化。
从下面的说明中本领域的技术人员将清楚以上及其它的目的。
发明方案概述：
根据本发明的第一方案制造半导体器件的方法包括以下步骤(a)到(d)：
(a)在第一绝缘膜上形成电容的下电极。第一绝缘膜通常形成在半导体衬底上或其上方。
(b)在下电极上与之重叠地形成电容的介质或铁电膜。
(c)在介质或铁电膜上与之重叠地形成电容的上电极。
(d)在不含等离子体的气氛中，在防止氢由于加热活化的衬底温度下，通过热CVD工艺形成第二绝缘膜覆盖所述电容。
第二绝缘膜的原材料具有在热CVD工艺期间原材料分解过程中在气氛中不产生氢的性质。
根据本发明的第一方案制造半导体器件的方法，在防止氢由于加热而活化的衬底温度下，在不含等离子体的气氛中，通过热CVD工艺形成第二绝缘膜覆盖电容。第二绝缘膜的原材料具有在热CVD工艺期间原材料分解过程中在气氛中不产生氢的性质。
因此，铁电膜的介质没有被热CVD工艺期间气氛中存在的活性氢还原。由此，可以防止漏电流增加，在形成第二绝缘膜覆盖电容的CVD工艺期间，可以防止介质抗击穿性降低。这意味着可以防止电容的性能退化。
此外，当电容有铁电膜时，换句话说电容为铁电电容时，可以防止铁电电容的介质或剩余极化强度降低。这也是由于介质或铁电膜没有被热CVD工艺期间气氛中存在的活性氢还原。
根据本发明第一方案的方法的优选实施例中，第二绝缘膜为SiO2，衬底温度在300到500℃的范围内。
当衬底温度低于300℃时，SiO2膜往往含大量的水，降低了SiO2膜的质量。当衬底温度高于500℃时，SiO2膜的淀积或生长速率极低，并且台阶覆盖退化。
作为第二绝缘膜SiO2的原材料，可以优选四乙基原硅酸盐(TEOS)[Si(OC2H5)4]、六甲基二硅氧烷[(CH3)3SiOSi(CH3)3]、双乙酸基二丁氧基硅烷[Si(OC3H7)2(OCOCH3)2]、或四氰氧基硅烷Si(NCO)4。
在本发明第一方案的方法的另一优选实施例中，第二绝缘膜为SiNx，衬底温度在500到750℃的范围内。
当衬底温度低于500℃时，SiNx膜的淀积或生长速率极低。当衬底温度高于750℃时，产生氢被热活化从而还原SiNx膜的可能性。
作为第二绝缘膜SiNx的原材料，可以优选硅肼复合物[Si(NMe2)4-nHn]，其中n为零或正整数(即0，1，2...)。
根据本发明第二方案制造半导体器件的方法包括以下步骤(a)到(e)：
(a)在第一绝缘膜上形成电容的下电极。第一绝缘膜一般形成在半导体衬底上或上方。
(b)在下电极上与之重叠地形成电容的介质或铁电膜。
(c)在介质或铁电膜上与之重叠地形成电容的上电极。
(d)形成第二绝缘膜覆盖电容。
(e)使用不含氢气或等离子体的腐蚀气体通过干法腐蚀工艺选择性地除去第二绝缘膜，形成接触电容下和上电极之一的接触孔。
腐蚀气体具有干法腐蚀工艺期间分解腐蚀气体过程中没有氢产生的性质。
采用根据本发明第二方案制造半导体器件的方法，使用不含氢气或等离子体的腐蚀气体通过干法腐蚀工艺选择性地除去第二绝缘膜，形成接触电容下和上电极之一的接触孔。腐蚀气体具有干法腐蚀工艺期间分解腐蚀气体的过程中没有氢产生的性质。
因此，电容的介质或铁电膜没有被干法腐蚀工艺期间气氛中存在的活性氢还原。由此，在形成接触孔的干法腐蚀工艺期间，可以防止漏电流增加并可以防止耐介质击穿性降低。这意味着可以防止电容的性能退化。
此外，当电容有铁电膜时，换句话说电容为铁电电容时，可以防止铁电电容的介质或剩余极化强度退化。这也是由于介质或铁电膜没有被热CVD工艺期间气氛中存在的活性氢还原。
在根据本发明第二方案的方法的优选实施例中，第二绝缘膜为SiO2，腐蚀气体包括碳(C)和氟(F)的组合物。例如，可以使用CF4和C2F6。可以将氧气加入到CF4或C2F6。
根据本发明第二方案的方法的另一优选实施例中，第二绝缘膜为SiNx，腐蚀气体包括碳(C)和氟(F)的组合物。例如，可以使用CF4和SiF4或(NF3+Cl2)。可以将氧气加入到CF4。可以将氧气和氮气加入到CF4。
可以使用如Ta2O5等的单金属氧化物，作为比SiO2和SiNx介质常数高的介质膜。
可以使用如PZT、PLZT、SBT(SrBi2Ta2O9)和BTO(BaTiO3)，作为铁电膜。
为了有效地实施本发明，现在参考附图进行说明。
附图简述：
图1为常规半导体存储器件的存储单元的局部剖面图。
图2为使用退火温度做参数，图1所示氢损伤的常规器件的PLZT膜的极化强度退化Qc’与施加的偏置电压之间的关系。
图3为图1所示损伤的常规器件的存储电容的漏电流密度与PLZT膜的镧(La)浓度的关系。
图4为根据本发明第一实施例的方法制造的半导体存储器件的存储单元的局部剖面图。
图5为使用常规溅射法制造的半导体存储器件中铁电膜的极化特性曲线。
图6为根据第一实施例的方法制造的半导体存储器件中铁电膜的极化特性曲线。
图7为根据第一实施例的方法制造的半导体存储器件中铁电膜的极化比例和半导体衬底的温度之间的关系曲线图。
图8为使用常规溅射法制造的半导体存储器件中存储电容的电流密度曲线。
图9为根据第一实施例的方法制造的半导体存储器件中存储电容的电流密度曲线图。
图10A到10F分别为根据第一实施例的制造方法的工艺步骤的局部剖面图。
图11A到11E分别为根据第二实施例的制造方法的工艺步骤的局部剖面图。
图12A到12O分别为根据第三实施例的制造方法的工艺步骤的局部剖面图。
优选实施例详述：
下面参考附图详细说明本发明的优选实施例。
第一实施例
图4为根据本发明第一实施例的方法制造的半导体存储器件的存储单元的结构。
在图4中，隔离绝缘体2形成在单晶硅衬底1上，限定出有源区。在有源区中，源区4a和漏区4b形成在衬底1中，栅电极5经由源和漏区4a和4b之间的栅绝缘膜3形成在衬底1上，由此形成MOSFET。
形成层间绝缘膜6，覆盖MOSFET和隔离绝缘膜2。
在层间绝缘膜6上形成存储电容的下电极7。在下电极7上形成存储电容的铁电膜8，局部覆盖下电极7。在铁电膜8上形成存储电容的上电极9，完全覆盖铁电膜8。
由二氧化硅(SiO2)制成的第一保护膜10形成在层间绝缘膜6上，覆盖存储电容和MOSFET。
构图的金属布线膜13a形成在第一保护膜10a上，通过接触孔11a电连接电容的上电极9，并通过接触孔12a电连接MOSFET的源区4a。接触孔11a仅穿过第一保护膜10a。接触孔12a穿过第一保护膜10a和层间绝缘膜6。
构图的金属布线膜13b形成在第一保护膜10a上，通过接触孔11b电连接电容的下电极7。接触孔11b仅穿过第一保护膜10a。
构图的金属布线膜14形成在第一保护膜10a上，通过接触孔12b电连接MOSFET的漏区4b。接触孔12b穿过第一保护膜10a和层间绝缘膜6。
第二绝缘膜16形成在第一保护膜10a上，覆盖金属布线膜113a、113b和114。
接下来，参考图10A到10E介绍具有上述结构的图4所示半导体存储器件的制造方法。
首先，通过局部硅氧化法(LOCOS)在单晶硅衬底1上形成隔离绝缘体2，由此限定有源区。
然后，通过离子注入工艺在衬底1的有源区内形成源和漏区4a和4b。通过热氧化工艺在衬底1上形成栅绝缘膜3。在源和漏区4a和4b之间的栅绝缘膜3上通过构图多晶硅膜形成栅电极5。由此，在衬底1上形成MOSFET，如图10A所示。
接下来，通过CVD工艺形成作为层间绝缘膜6的SiO2膜，覆盖MOSFET和隔离绝缘体2，如图10A所示。
随后，存储电容的下电极7形成在层间绝缘膜6上。下电极7具有20nm厚的钛(Ti)下分膜和200nm厚的铂(Pt)上分膜形成的双层结构。使用Ti下分膜可确保与SiO2的层间绝缘膜6的满意的粘附强度。
在下电极7上形成厚度为180nm的SrBi2Ta2O9(SBT)膜，作为存储电容的铁电膜8，局部重叠下电极7。通过涂敷和烧结工艺形成SrBi2Ta2O9膜8，在该工艺中，将含在有机溶剂中的特定有机金属的溶液涂在层间绝缘膜6上，由此形成有机溶液膜，然后干燥并烧结有机溶液膜。根据需要重复涂敷、干燥和烧结的步骤。
通过溅射或CVD工艺形成SrBi2Ta2O9膜8。在溅射或CVD工艺期间，要得到满意膜质量的存储电容，在膜形成工艺之后，要额外地对SrBi2Ta2O9膜8进行适当地热处理工艺。
此后，在铁电膜8上形成存储电容的上电极9，完全重叠铁电膜8。上电极9为200nm厚的铂(Pt)膜形成的单层结构。
上和下电极9和7的每个都由如铂和金(Au)等的低活性金属或如钌(Ru)等的导电性金属氧化物制成。
通过热CVD工艺，由SiO2制成的第一保护膜10a形成在层间绝缘膜6上，覆盖存储电容和MOSFET，如图10B和10C所示。膜10a的厚度约400nm。
在下列条件下进行该热CVD工艺：
(i)将环境压力设定为等于或低于大气压力(例如，几mTorr到几Torr)。
(ii)硅的气体源为四乙基原硅酸盐或四乙氧基硅(TEOS)[Si(OC2H5)4]。
(iii)衬底温度设置为375℃。
(iv)附加使用臭氧(O3)作为TEOS的氧化剂。
TEOS不含直接与硅化学键合的氢原子，臭氧具有强氧化作用，衬底温度低至375℃。因此，在TEOS的分解过程中没有产生气体氢。即使由于一些原因产生氢，由于375℃的低温，氢不会活化。
此外，由于没有使用等离子体，不必说，即使产生氢(H或H2)或氢的化合物，氢和氢的化合物也不会发生因等离子体导致的活化。
由此，可防止铁电膜8的极化降低，同时可防止存储电容的漏电流增加，它由此抑制耐介质击穿性降低。
用于淀积SiO2膜的TEOS的分解或氧化反应由下面的化学方程式(1)表示。从该方程(1)可以看出在CVD工艺期间没有氢产生。
                       (1)
衬底的温度优选设置为300到500℃的范围内的值。当衬底温度低于300℃时，SiO2膜含有大量的水。当衬底温度高于500℃时，SiO2膜的淀积或生长速率极低，并且台阶覆盖退化。此外，在该范围内，SiO2膜具有良好的质量。
最好衬底的温度设置为350到400℃的范围内的值。当衬底温度设置在该范围内时，能以高的淀积速率淀积高质量的SiO2膜。
该阶段的状态显示在图10C中。
淀积层间绝缘膜10a的热CVD工艺之后，构图的光刻胶膜17形成在层间绝缘膜10a上。光刻胶膜17在对应于接触孔11a和11b的位置处有窗口17a，如图10D所示。
使用构图光刻胶膜17作掩模，通过反应离子腐蚀(RIE)工艺，同时使用CF4作为腐蚀气体，选择性腐蚀SiO2的层间绝缘膜10a，由此形成穿过SiO2膜10a的接触孔11a和11b。该阶段的状态显示在图10E中。
可以使用C2F6代替CF4。氧气可以添加到CF4气体中。
由于在该工艺中腐蚀气体不含氢，即使腐蚀气体由于等离子体分解，也没有产生氢。因此，铁电膜8没有受到由于氢的存在而导致的损伤。
此外，通过已知的工艺形成分别延伸到源和漏区4a和4b的接触孔12a和12b。通过已知的工艺在SiO2膜10a上形成第一到第三布线膜13a、13b和14。最后，通过已知的工艺形成第二保护膜16，覆盖布线膜13a、13b和14。
由此，完成了图4所示的半导体存储器件。
使用根据本发明第一实施例的制造半导体器件的方法，如上所述，在不含等离子体的气氛中，在防止由于加热活化氢的375℃的衬底温度下，通过热CVD工艺形成SiO2膜10a，覆盖电容。SiO2膜10a的原材料TEOS具有在热CVD工艺期间TEOS分解过程中在气氛中没有产生氢的性质。
因此，铁电膜8没有被热CVD工艺期间气氛中存在的活性氢还原。由此，在形成覆盖电容的SiO2膜10a的CVD工艺期间，可以防止漏电流增加并防止耐介质击穿降低。这意味着可以防止电容性能的退化。
此外，由于电容的介质膜由铁电SBT制成，可以防止铁电电容的极性降低。这是由于铁电膜8没有被热CVD工艺期间气氛中存在的活性氢还原。
第二实施例
图11A到11E示出了根据本发明第二实施例半导体器件的制造方法。
与第一实施例具有相同结构的MOSFET和存储电容采用和第一实施例相同的方式制造。
接下来，代替第一保护膜10a由SiO2膜制成，通过热CVD工艺，由氮化硅(Si3N4)制成的第一保护膜10b形成在层间绝缘膜6上，覆盖存储电容和MOSFET，如图11A和11B所示。膜10b的厚度约400nm。
在下面的条件下进行热CVD工艺：
(i)将环境压力设定为等于或低于大气压力(例如，几mTorr到几Torr)。
(ii)硅的气体源为硅肼复合物[Si(NMe2)4-nHn]，其中n为零或自然数。
(iii)衬底温度设置为600℃。
[Si(NMe2)4-nHn]不含直接与硅化学键合的氢原子，衬底温度低至600℃。因此，在[Si(NMe2)4-nHn]的分解过程中没有产生气体的氢气或氢化合物。
此外，由于没有使用等离子体，不必说，即使产生氢，也不会发生因等离子体导致的氢的活化。
由此，可防止铁电膜8的极性降低，同时可防止存储电容的漏电流增加，它由此抑制耐介质击穿性降低。
用于淀积Si3N4膜的[Si(NMe2)4-nHn]的分解或氧化反应由下面的化学方程式(2)表示。从该方程(2)可以看出在CVD工艺期间没有氢产生，其中n＝0。
                      (2)
优选衬底的温度设置为500到750℃的范围内的值。当衬底温度低于500℃时，Si3N4膜的质量会下降。当温度高于750℃时，Si3N4膜的淀积或生长速率极低。
氨气(NH3)可以加入到[Si(NMe2)4-nHn]中。可以使用[MeSiHNH]n代替[Si(NMe2)4-nHn]。
该阶段的状态显示在图11B中。
在淀积层间绝缘膜10b的热CVD工艺之后，构图的光刻胶17形成在层间绝缘膜10b上。光刻胶膜17在对应于接触孔11a和11b的位置处有窗口17a，如图11C所示。
使用构图的光刻胶膜17作掩模，通过RIE工艺，同时使用CF4作为腐蚀气体，选择性腐蚀Si3N4的层间绝缘膜10b，由此形成穿过Si3N4膜10b的接触孔11a和11b。该阶段的状态显示在图11D中。
可以使用SiF4代替CF4。氧气可以添加到CF4气体中。氧气和氮气可以添加到CF4气体中。可以合并NF3和Cl2气体代替CF4气体。
由于在该工艺中腐蚀气体不含氢，即使腐蚀气体由于等离子体分解，也没有产生氢。因此，铁电膜8不会受到因氢的存在导致的损伤。
此外，通过已知的工艺形成分别延伸到源和漏区4a和4b的接触孔12a和12b。通过已知的工艺在Si3N4膜10b上形成第一到第三布线膜13a、13b和14。最后，通过已知的工艺形成第二保护膜16，覆盖布线膜13a、13b和14。
由此，完成了除SiO2膜10a由Si3N4膜10b代替外，具有图4所示相同结构的半导体存储器件。
根据第二实施例半导体器件的制造方法，可以使用Si3N4膜10b代替SiO2膜10a，其中Si3N4膜10b的密度和化学稳定性高于SiO2膜10a。此外，Si3N4膜10b具有氢气很难穿透的性质，因此，Si3N4膜10b可以作为阻挡层阻挡随后工艺中产生的氢气。
因此，通过Si3N4膜10b有效地减少了氢对铁电膜8的影响。
第三实施例
根据第三实施例的半导体器件的制造方法显示在图12A到12O。
在图12A中，隔离绝缘体2形成在单晶硅衬底1上，限定出有源区。在有源区中，两个源区4a和公用的漏区4b形成在衬底1中，栅电极5经由对应的栅绝缘膜3形成在衬底1上，由此形成位于右手侧的第一MOSFET和左手侧的第二MOSFET。
形成接触并连接到公用的漏区4b的构图的布线膜19，该构图的布线膜也作为位线。布线膜19构成第一级布线膜。形成层间绝缘膜6覆盖第一和第二MOSFET、隔离绝缘体2和构图的布线膜或位线19。层间绝缘膜6具有位于源区12c之上的接触孔12c。两个多晶硅栓18掩埋在接触孔12c中，与对应的源区4a接触。栓18的上部稍从层间绝缘膜6上突出。
第一和第二存储电容的两个金属膜20形成在层间绝缘膜6上，包围了栓18的上部，以防止含在多晶硅栓18中的掺杂剂扩散到外部。
第一和第二存储电容的两个下电极7形成在层间绝缘膜6上，覆盖对应的金属膜20，并与对应的源区4a重叠。第一和第二存储电容的两个铁电膜8形成在对应的下电极7上，全部覆盖下电极7。第一和第二存储电容的两个上电极9形成在对应的铁电膜8上，几乎全部覆盖铁电膜8。
下电极7通过应的多晶硅栓18连接到对应的源区4a。
该阶段的状态显示在图12A中。
接下来，如图12B和12C所示，以第一实施例相同的方式，通过热CVD工艺，由SiO2制成的第一保护膜10a形成在层间绝缘膜6上，覆盖第一和第二存储电容。
如果使用Si3N4膜10b代替SiO2膜10a，那么可以以第二实施例相同的方式通过热CVD工艺形成膜10b。
淀积层间绝缘膜10a的热CVD工艺之后，构图的光刻胶膜17形成在层间绝缘膜10a上。光刻胶膜17在对应于接触孔11a和11b的位置处有窗口17a，如图12D所示。
使用构图的光刻胶膜17作掩模，通过RIE工艺，同时使用CF4作为腐蚀气体，选择性腐蚀SiO2的层间绝缘膜10a SiO2，由此形成穿过SiO2膜10a的接触孔11a和11b。该阶段的状态显示在图12E中。
由于在该工艺中腐蚀气体不含氢，即使腐蚀气体被等离子体分解，也不会产生氢。因此，铁电膜8没有受到因氢的存在导致的损伤。
如果使用Si3N4膜10b代替SiO2膜10a，那么可以以第二实施例相同的方式通过热CVD工艺形成膜10b。
通过溅射工艺，具有四层结构的布线金属膜13形成在SiO2膜10a上，如图12F所示。这里，由氮化钛(TiN)、铝(Al)、TiN和Ti分膜形成布线金属膜13。通过穿过SiO2膜10a对应的接触孔11a，布线金属膜13接触并电连接到第一和第二存储电容的上电极。
此外，如图12G所示，由合适的绝缘膜制成的硬掩模25形成在布线金属膜13上。然后构图的光刻胶17’形成在硬掩模25上，选择性地覆盖第一和第二存储电容，如图12H所示。使用构图的光刻胶17’作掩模，通过RIE工艺，同时使用CF4作为腐蚀气体，选择性腐蚀硬掩模25，如图12I所示。
使用这样构图的硬掩模25作掩模，选择性地除去布线金属膜13，由此形成第二级布线膜13a，如图12J所示。
不必使用硬掩模25，构图的光刻胶17’也可以直接形成在布线膜13上。
接下来，如图12J和12K所示，以第一实施例相同的方式，通过热CVD工艺，由SiO2制成的第二保护膜21形成在SiO2的第一保护膜10a上。
如果使用Si3N4膜代替SiO2膜21，那么可以以第二实施例相同的方式通过热CVD工艺形成Si3N4膜。
淀积第二保护膜21的热CVD工艺之后，在膜21上形成构图的光刻胶17”，如图12L所示。
使用构图的光刻胶17”作掩模，通过RIE工艺，同时使用CF4作为腐蚀气体，选择性腐蚀SiO2制成的第二保护膜21，由此形成穿过SiO2膜21的接触孔22。该阶段的状态显示在图12M中。
由于在该工艺中腐蚀气体不含氢，即使腐蚀气体由于等离子体分解，也没有产生氢。因此，铁电膜8没有受到因氢的存在导致的损伤。
如果使用Si3N4膜代替SiO2膜21，那么可以以第二实施例相同的方式形成Si3N4膜。
之后，使用与上面介绍的类似的硬掩模在第二保护膜21上形成第三级布线膜23。光刻胶膜可以单独使用或和硬掩模一起使用。
以第一实施例相同的方式，通过热CVD工艺，由SiO2制成的钝化膜24形成在SiO2膜21上，覆盖第三级布线膜23，如图12N和12O所示。
如果使用Si3N4膜代替SiO2膜24，那么可以以第二实施例相同的方式通过热CVD工艺形成Si3N4膜。
由此，完成了根据第三实施例的半导体存储器件。
如果为形成多级布线结构需要形成第四级布线和更高级布线，那么可以重复第一或第二实施例中的相同工艺形成。
测试
本发明人进行以下测试证实根据本发明方法的优点。结果显示在图5到9中。
图5和6显示了分别通过常规的方法和根据第一实施例的方法制造的半导体存储器件中铁电膜8的极化特性。
在图5和6中，实线代表SiO2膜16形成后的滞后回线，虚线代表SiO2膜16形成前的滞后回线。在图5中，使用通常的溅射工艺可以得出滞后回线。在图6中，与第一实施例不同，通过湿腐蚀工艺形成接触孔11a和11b，以避免形成孔11a和11b的腐蚀工艺期间等离子体的影响。
从图5中可以看出，由于常规溅射法中SiO2膜16的形成工艺，极化强度明显降低约34％。另一方面，从图6中可以看出，即使在SiO2膜16的形成工艺之后，极化强度基本上没有降低(最大约10％)。由此，铁电膜8的极化特性有效地抑制。
图7示出了根据第一实施例的方法制造的半导体存储器件中铁电膜8的极化比例和半导体衬底1的温度之间的关系。在图7中，“极化比例”意为SiO2膜16形成后的极化值与SiO2膜16形成前的极化值的比值。因此，如果极化强度没有降低，那么剩余极化强度的比例值等于1(1)。
从图7中可以看出，即使衬底1的温度从300变为450℃，观察到的极化强度基本上没有降低。
图8示出了常规方法制造的半导体存储器件中存储电容的漏电流密度，其中CHF3作为腐蚀气体形成接触孔11a和11b。图9示出了根据第一实施例的方法制造的半导体存储器件中存储电容的漏电流密度，其中CF4作为腐蚀气体形成接触孔11a和11b。
从图8中可以看出，在使用CHF3的常规腐蚀方法中，在低至约2V的电压处，漏电流显著增加。换句话说，在使用CHF3的常规腐蚀方法中，耐介质击穿性约等于2V。
另一方面，从图9中可以看出，在根据第一实施例使用CF4的腐蚀方法中在约5V或以下的电压处，漏电流相当低。换句话说，在根据第一实施例的方法中，耐介质击穿最低约5V，几乎所有的样品的耐介质击穿性约为10V或更高。
不必说，形成接触孔11a和11b的腐蚀工艺可以适用任何其它的腐蚀工艺，例如用于表面平面化的深腐蚀工艺、用于布线的波纹结构工艺以及用于布线的硬掩模腐蚀工艺。
虽然已介绍了本发明的优选形式，但应该知道在不脱离本发明的精神的条件下，各种改进对本领域的技术人员来说是显而易见的。因此本发明的范围仅由下面的权利要求书确定。

Claims (12)

1.一种半导体器件的制造方法，包括以下步骤：
(a)在第一绝缘膜上形成电容的下电极；
所述第一绝缘膜形成在半导体衬底上或其上方；
(b)在所述下电极上与之重叠地形成所述电容的介质膜；
(c)在所述介质上与之重叠地形成所述电容的上电极；
以及其特征在于还包括步骤：
(d)在不含等离子体的气氛中，在防止氢由于加热而活化的所述衬底温度下，通过热CVD工艺形成第二绝缘膜覆盖所述电容；
所述第二绝缘膜的原材料具有在所述热CVD工艺期间所述原材料分解过程中在气氛中不产生氢的性质。
2.根据权利要求1的方法，其中所述第二绝缘膜为SiO2，并且所述衬底的所述温度在300到500℃的范围内。
3.根据权利要求2的方法，其中所述第二绝缘膜的所述原材料包括选自[Si(OC2H5)4]、[(CH3)3SiOSi(CH3)3]、[Si(OC3H7)2(OCOCH3)2]和Si(NCO)4组成的组中的一个。
4.根据权利要求2的方法，其中所述第二绝缘膜的所述原材料包括[Si(OC2H5)4]，并且添加O3作为[Si(OC2H5)4]的氧化剂。
5.根据权利要求1的方法，其中所述第二绝缘膜为SiNx，并且所述衬底的所述温度在500到700℃的范围内。
6.根据权利要求5的方法，其中所述第二绝缘膜的所述原材料包括选自[Si(NMe2)4-nHn]、[(CH3)3SiOSi(CH3)3]、[Si(OC3H7)2(OCOCH3)2]和Si(NCO)4组成的组中的一个，其中n为零或自然数。
7.根据权利要求5的方法，其中所述第二绝缘膜的原材料包括[Si(NMe2)4-nHn]，其中n为零或自然数。
8.一种半导体器件的制造方法，包括以下步骤：
(a)在第一绝缘膜上形成电容的下电极；所述第一绝缘膜形成在半导体衬底上或其上方；
(b)在所述下电极上与之重叠地形成所述电容的介质膜；
(c)在所述介质膜上与之重叠地形成所述电容的上电极；
(d)形成第二绝缘膜覆盖所述电容；
其特征在于还包括步骤：
(e)使用不含氢的腐蚀气体通过干法腐蚀工艺选择性地除去所述第二绝缘膜，形成接触所述电容的所述下和上电极之一的接触孔；
所述腐蚀气体具有所述干法腐蚀工艺期间分解所述腐蚀气体过程中不产生氢的性质。
9.根据权利要求8的方法，其中所述第二绝缘膜为SiO2，所述腐蚀气体包括碳和氟的组合物。
10.根据权利要求9的方法，其中所述腐蚀气体为选自CF4和C2F6组成的组中的一个。
11.根据权利要求8的方法，其中第二绝缘膜为SiNx，并且所述腐蚀气体包括碳和氟的组合物。
12.根据权利要求11的方法，其中所述腐蚀气体为选自CF4、SiF4以及NF3和Cl2的混合物组成的组中的一个。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002056382A1 (fr) * 2001-01-15 2002-07-18 Matsushita Electric Industrial Co., Ltd. Dispositif semiconducteur et procede de fabrication dudit dispositif
TW563142B (en) * 2001-07-12 2003-11-21 Hitachi Ltd Thin film capacitor, and electronic circuit component
JP3836052B2 (ja) * 2002-06-25 2006-10-18 沖電気工業株式会社 半導体素子及びその製造方法
US6998275B2 (en) * 2003-04-09 2006-02-14 Texas Instruments Incorporated Hydrogen-less CVD TiN process for FeRAM VIA0 barrier application
CN100463182C (zh) * 2004-10-19 2009-02-18 精工爱普生株式会社 铁电体存储器及其制造方法
US7908794B2 (en) * 2005-05-09 2011-03-22 Paul Curtis White Wheeled flowerpot assembly
KR100703974B1 (ko) * 2005-08-11 2007-04-06 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적회로 장치 및 그제조 방법
JP2008028229A (ja) * 2006-07-24 2008-02-07 Seiko Epson Corp 強誘電体メモリの製造方法
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
KR20090080751A (ko) 2008-01-22 2009-07-27 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
EP2139054A3 (en) 2008-06-25 2011-08-31 Samsung Electronics Co., Ltd. Memory device and method of manufacturing the same
CN102446897A (zh) * 2011-11-28 2012-05-09 上海华力微电子有限公司 一种金属-绝缘层-金属型电容
US10396145B2 (en) * 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1102731A (zh) * 1993-08-05 1995-05-17 松下电子工业株式会社 具有电容元件的半导体装置及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1544287B2 (de) * 1966-04-29 1975-12-04 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen einer Schutzschicht aus Siliciumnitrid
JP3131982B2 (ja) 1990-08-21 2001-02-05 セイコーエプソン株式会社 半導体装置、半導体メモリ及び半導体装置の製造方法
DE69213094T2 (de) 1991-05-08 1997-03-06 Philips Electronics Nv Verfahren zur Herstellung einer Halbleiteranordnung mit einem Kondensator mit einem ferroelektrischen Dieletrikum und Halbleiteranordnung mit einem derartigen Kondensator
KR930010081B1 (ko) 1991-05-24 1993-10-14 현대전자산업 주식회사 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
JP3115715B2 (ja) 1992-11-12 2000-12-11 三菱電機株式会社 高誘電率を有する多元系酸化物膜のエッチング方法、高融点金属含有膜のエッチング方法および薄膜キャパシタ素子の製造方法
JP2960287B2 (ja) 1993-08-05 1999-10-06 松下電子工業株式会社 半導体装置およびその製造方法
JP3414013B2 (ja) 1993-12-28 2003-06-09 松下電器産業株式会社 半導体装置の製造方法
JP3460347B2 (ja) 1994-03-30 2003-10-27 松下電器産業株式会社 半導体装置の製造方法
US5610099A (en) * 1994-06-28 1997-03-11 Ramtron International Corporation Process for fabricating transistors using composite nitride structure
JPH0837282A (ja) 1994-07-21 1996-02-06 Matsushita Electron Corp 容量素子、半導体装置およびその製造方法
JPH08213557A (ja) 1995-02-07 1996-08-20 Matsushita Electron Corp 強誘電体キャパシタおよびその製造方法
KR100322695B1 (ko) 1995-03-20 2002-05-13 윤종용 강유전성캐패시터의제조방법
JPH08264522A (ja) 1995-03-23 1996-10-11 Asahi Chem Ind Co Ltd 強誘電体記憶素子
CN1150624C (zh) * 1995-12-08 2004-05-19 株式会社日立制作所 半导体集成电路器件及其制造方法
JPH09312381A (ja) 1996-05-23 1997-12-02 Hitachi Ltd 半導体装置およびその製造方法
JPH1012844A (ja) 1996-06-27 1998-01-16 Hitachi Ltd 半導体メモリー装置及びその製造方法
JPH10173139A (ja) 1996-12-12 1998-06-26 Hitachi Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1102731A (zh) * 1993-08-05 1995-05-17 松下电子工业株式会社 具有电容元件的半导体装置及其制造方法

Also Published As

Publication number Publication date
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