KR100307884B1 - 커패시터를구비한반도체장치의제조방법 - Google Patents

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Abstract

커패시터를 구비한 반도체 장치의 제조 방법이 제공되는데, 이 방법은 커패시터를 도포한 절연막을 형성하기 위한 CVD 또는 건식 에칭 프로세스 동안 누설 전류가 증가하는 것을 방지하고 유전체 브레이크다운 저항값이 감소하는 것을 방지한다. 이 방법에서는, 커패시터의 하부 전극이 제1 절연막 상에 형성된다. 제1 절연막은 통상적으로 반도체 기판 상에 또는 그 위에 형성된다. 하부 전극 상에 커패시터의 유전체막을 중첩되게 형성한다. 유전체막 상에 커패시터의 상부 전극을 중첩되게 형성한다. 제2 절연막은 플라즈마를 함유하지 않은 분위기 내에서 열로 인해 수소가 활성되는 것을 방지하는 기판 온도로 열 CVD 프로세스에 의해 커패시터를 도포하도록 형성된다. 제2 절연막의 원료는 전술된 분위기에서 열 CVD 프로세스 동안 원료의 분해를 통하여 어떠한 수소도 발생시키지 않는 특성을 가진다.

Description

커패시터를 구비한 반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE WITH CAPACITOR}
본 발명은, 반도체 장치를 제조하는 방법에 관한 것으로, 특히 고유전율 또는 강유전체로 이루어진 유전체막을 구비하는 하나의 커패시터를 가지는 반도체 장치를 제조하는 방법에 관한 것이다.
강유전체막을 하나의 커패시터 유전체로서 구비하는 저장 커패시터를 포함하는 종래의 반도체 메모리 장치는 1995년 2월에 공개된 일본 공개 특허 공보 제7-50391호에 개시되어 있다. 이 메모리 장치에 있어서, 실리콘 반도체 집적 회로 장치에 대한 일반적인 제조 프로세스 또는 기술을 이용함으로써 저장 커패시터가 도입되게 된다.
종래의 메모리 장치는 정보 저장용 강유전체막의 잔류 분극(remanence)을 이용한다. 강유전체막에 포지티브 또는 네가티브 바이어스 전압이 인가되는 것에 의해 강유전체막의 분극이 일어난다. 따라서, 강유전체막에 발생된 분극은 바이어스전압의 인가가 멈춘 이후에도 그 잔류 분극을 그대로 유지한다. 이것은 메모리 장치가 불휘발성 메모리로서 사용될 수 있다는 것을 의미한다
도 1은 일본 특허 공개 공보 제7-50391호에 개시된 종래의 반도체 메모리 장치의 구성을 나타낸다.
도 1에서, 소자 분리 절연막(102)가 단결정 실리콘 기판(101) 상에 형성되어 액티브 영역을 정의한다. 이 액티브 영역에 있어서, 소오스 영역(104a)와 드레인 영역(104b)이 기판(101) 내에 형성되고, 게이트 전극(105)가 소오스 및 드레인 영역들(104a, 104b) 간의 게이트 절연막(103)을 개재하여 기판(101) 상에 형성됨으로써 MOS 전계 효과 트랜지스터(MOSFET)가 형성된다.
층간 절연막(106)을 형성하여 MOSFET와 소자 분리 절연막(102)을 도포한다.
저장 커패시터의 하부 전극(107)은 층간 절연막(106) 상에 형성된다. 이 하부 전극(107) 상에 저장 커패시터의 강유전체막(108)이 중첩되게 형성된다. 강유전체막(108) 상에는 저장 커패시터의 상부 전극(109)이 전체적으로 중첩되게 형성된다.
제1 보호막(115)이 층간 절연막(106) 상에 형성되어 저장 커패시터와 MOSFET를 도포한다.
금속 배선막(113a)은 콘택 홀(111a)을 통하여 커패시터의 상부 전극(109)에 그리고 콘택 홀(112a)를 통하여 MOSFET의 소오스 영역(104a)에 전기적으로 접속될 제1 보호막(115) 상에 형성된다. 콘택 홀(111a)은 제1 보호막(115) 만을 관통한다. 콘택 홀(112a)는 제1 보호막(115)와 층간 절연막(106)을 관통한다.
금속 배선막(113b)은 콘택 홀(111b)를 통하여 커패시터의 하부 전극(107)에 전기적으로 접속될 제1 보호막(115) 상에 형성된다. 이 콘택 홀(111b)은 제1 보호막(115) 만을 관통한다.
금속 배선막(114)는 콘택 홀(112b)를 통하여 MOSFET의 드레인 영역(104b)에 전기적으로 접속될 제1 보호막(115) 상에 형성된다. 콘택 홀(112b)는 제1 보호막(115)와 층간 절연막(106)을 관통한다.
인(P)이 도핑되는 이산화 실리콘(SiO2) 서브막(116a)이 제1 보호막(115) 상에 형성되어 금속 배선막들(113a, 113b, 114)을 도포한다. 인이 도핑되지 않은 다른 SiO2서브막(116b)은 SiO2서브막(116a) 상에 형성된다. 이들 2개의 SiO2서브막들(116a, 116b)은 제2 보호막(116)을 구성한다.
제1 보호막(115)으로서는, 통상적으로 이산화 실리콘(SiO2) 또는 질화 실리콘(SiN4)이 사용된다. 이산화 실리콘 또는 질화 실리콘막은 통상적으로 가스 원료를 사용하는 CVD 프로세스, 고체 원료를 사용하는 스퍼터링 프로세스, 또는 액체 원료를 사용하는 도포 및 소성(sinter) 프로세스에 의해 형성된다.
가스 원료를 사용하는 CVD 프로세스에 의해, 실리콘(Si)용 원료 가스는 막 형성 종(film formation species)으로서 제공되는 실리콘과 화학적으로 결합된 수소 화합물 또는 수소를 포함하기 쉽다. 실리콘용 원료 가스의 통상적인 예로는 모노 실란(SiH4)이 있다. Si용 원료 가스는 통상적으로 열 또는 플라즈마를 사용하는CVD 프로세스 동안 분해된다.
다수의 활성화 수소(즉, 수소 라디칼)은 실리콘용 원료 가스를 포함하는 수소를 사용하는 가스 원료 CVD 프로세스 동안 분위기 중에서 발생되기 쉽기 때문에, 이렇게 생성된 활성화 수소는 저장 커패시터의 강유전체막(108)을 감소시킴으로써, 커패시터의 성능 또는 특성을 저하시킨다.
란탈륨 도핑 리드 지르코네이트 티타네이트(PZT, PbZr1-XTiXO3) 및 PLZT(PZT에 La를 도핑한 것), 즉 PLZT에 대한 수소의 영향에 관해서는
알. 카맨카(R. Khamankar) 등에 의해 개재된 IEDM(International Electron Devices Meeting) 테크니컬 다이제스트(Technical Digest)의 페이지 337-340에 "IMPACT OF POST PROCESSING DAMAGES ON THE PERFORMANCE OF HIGH DIELECTRIC CONSTANT PLZT THIN FILM CAPACITORS FOR ULSI DRAM APPLICATIONS"라는 제목으로 1994년 12월에 기사화되어 있다.
이 기사는 PLZT막을 포함하는 강유전체 저장 커패시터가 구비된 반도체 메모리 장치에 대한 수소, 질소(N2) 플라즈마, 및 엑스-레이(x-ray)의 영향과, PLZT막의 분극 저하 및 저장 커패시터의 누설 전류 증가를 기술하고 있다. 또한, 이 기사는 특정 열 어닐링 프로세스로 인해 발생되는 PLZT 또는 커패시터의 손상 또는 저하의 리커버리를 기술하고 있다.
도 2는 어닐링 온도를 파라미터로서 사용하는 동안 인가된 바이어스 전압과 수소에 의해 손상된 장치의 PLZT막의 분극 저하 Qc'의 관계를 나타낸다. 이 메모리 장치는 5％의 수소(H2)와 95％의 질소(N2)로 이루어진 형성 가스에 노출되고, 이 형성 가스 내의 수소로 인해 손상을 입게 된다. 열 어닐링 프로세스는 질소(N2)와 산소(O2)를 함유하는 분위기중에서 수행된다. 도 2의 단어 "프레쉬(FRESH)"는 메모리 장치가 수소에 노출되었음에도 불구하고 손상을 입지 않은 경우를 나타낸다.
도 3은 PLZT막의 란탈륨(La) 농도와 손상된 장치의 저장 커패시터의 누설 전류 밀도의 관계를 나타낸다. 메모리 장치는 H2/N2형성 가스, N2플라즈마, 또는 엑스 레이에 노출된다. 도 3의 단어 "프레쉬(FRESH)"는 메모리 장치가 수소, 플라즈마, 또는 엑스-레이에 노출되었음에도 불구하고 손상을 입지 않은 경우를 나타낸다.
PZT와 PLZT 각각이 복합 금속 산화물이기 때문에, 이는 분위기 중에 함유된 활성화 수소에 의해 감소되기 쉽다. 이러한 감소로 인해, 산소가 산화물의 매트릭스로부터 빠져나와서 결함을 발생시킨다. 그 결과, 전자들은 그렇게 형성된 결함으로 인해 불안정하게 되기 쉽기 때문에, 전기적 절연 능력이 저하된다. 이는 분극의 감소와 누설 전류의 증가를 유발한다.
도 1에 도시된 종래의 반도체 메모리 장치의 보호막(115)을 관통하는 콘택 홀들(111a, 111b)을 형성하기 위해서는, 보호막이 산(acid)과 같은 액체를 사용하는 습식 프로세스 또는 플라즈마를 사용하는 건식 프로세스에 의해 식각될 필요가 있다. 더 높은 제조 수율을 가지는 건식 프로세스가 습식 식각보다 바람직하다는 것은 두말할 필요도 없다.
종래의 건식 에칭 프로세스에서는, 플루오르카본(fluorocarbon) 시스템 가스가 에칭 가스로서 널리 사용된다. 예를 들면, 실리콘과 실리콘 산화물 간의 높은 선택비를 만족시키기 위해서는, 에칭 가스가 수소를 함유하는 것이 일반적이다. 예를 들면, 트리플루오르메탄(CHF3)만이 또는 트리플루오르메탄과 수소의 화합물이 종종 사용된다.
실리콘용 수소 혼합 원료 가스를 사용하는 가스 원료 CVD 프로세스의 전술된 경우에서와 유사하게, 활성 수소(activated hydrogen)는 에칭 분위기내에서 발생되기 쉽고 이 활성 수소는 저장 커패시터의 강유전체막(108)을 감소시킨다. 그 결과, 강유전체막(108)의 분극은 감소되고 이와 동시에 저장 커패시터의 누설 전류는 증가되며 그 유전체 브레이크다운 저항값은 낮아진다.
따라서, 본 발명의 목적은 제조 프로세스 시퀀스 중에 야기될 수도 있는 커패시터의 성능 저하를 방지하는 커패시터를 가지는 반도체를 제조하는 방법을 제공함에 있다.
본 발명의 다른 목적은 커패시터를 도포하는 절연막을 형성하기 위한 CVD 또는 건식 에칭 프로세스 동안 누설 전류가 증가하는 것을 방지하고 유전체 브레이크다운 저항값이 감소되는 것을 방지하는 커패시터를 가지는 반도체 장치를 제조하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 강유전체 커패시터의 분극이 저하되는 것을 방지하는 강유전체 커패시터를 가지는 반도체 장치를 제조하는 방법을 제공함에 있다.
특별히 언급되지 않은 다른 목적들과 더불어 이들 목적들은 본 분야의 숙련된 자들에게 다음 설명으로 부터 명백하게 될 것이다.
본 발명의 제1 특징에 따른 반도체 장치를 제조하는 방법은 다음 단계들 (a) 내지 (d)로 구성된다.
(a) 커패시터의 하부 전극은 제1 절연막 상에 형성된다. 이 제1 절연막은 통상적으로 반도체 기판 상에 또는 그 위에 형성된다.
(b) 이 하부 전극 상에는 커패시터의 유전체막 또는 강유전체막이 중첩되게 형성된다.
(c) 이 유전체막 또는 강유전체막상에는 커패시터의 상부 전극이 형성된다.
(d) 제2 절연막은 열로 인해 수소가 활성화되는 것을 방지할 수 있는 기판 온도에서 플라즈마를 포함하지 않는 분위기에서의 열 CVD 프로세스에 의해 커패시터를 도포하도록 형성된다.
제2 절연막의 원료는 열 CVD 프로세스 동안 원료의 분해를 통해 분위기 중에 어떠한 수소도 발생되지 않는 특성을 가진다.
본 발명의 제1 특징에 따른 반도체 장치를 제조하는 방법에 관련하여, 제2 절연막은 플라즈마를 포함하지 않는 분위기에서 열(heat)로 인해 수소가 활성화되는 것을 방지할 수 있는 기판 온도로 열 CVD 프로세스에 의해 커패시터를 도포하도록 형성된다. 제2 절연막의 원료는 상기 분위기 내에서 열 CVD 프로세스 중에 원료의 분해를 통하여 어떠한 수소도 발생시키지 않는 특성을 가진다.
그 결과, 유전체막 또는 강유전체막은 열 CVD 프로세스 동안 상기 분위기 내에 존재하는 활성 수소에 의해 감소되지 않는다. 따라서, 커패시터를 도포하는 제2 절연막을 형성하기 위한 CVD 프로세스 동안 누설 전류의 증가와 유전체 브레이크다운 저항값의 감소가 방지된다. 이것은 커패시터의 성능 저하가 발생되는 것이 방지된다는 것을 의미한다.
게다가, 커패시터가 강유전체막을 가지는 경우, 바꾸어 말하자면, 커패시터가 강유전체 커패시터인 경우, 강유전체 커패시터의 유전체 또는 잔류 분극이 저하되는 것이 방지된다. 또한, 유전체 또는 강유전체막이 열 CVD 프로세스 동안 상기 분위기 내에 존재하는 활성 수소로 인해 감소되지 않기 때문이다.
본 발명의 제1 특징에 따른 방법의 바람직한 실시예에 있어서, 제2 절연막은 SiO2이고, 기판 온도는 300℃ 내지 500℃의 범위 내에서 설정된다.
기판 온도가 300℃ 이하인 경우, SiO2막은 다량의 수분을 포함하기 쉽기 때문에 SiO2막의 품질은 저하된다. 기판 온도가 500℃ 이상인 경우, SiO2막의 퇴적(deposition) 또는 성장비는 과도하게 낮게 되고 스텝 커버리지는 저하되기 쉽다.
SiO2의 제2 절연막의 원료로서는,
테트라에틸 오쏘실리케이트(TEOS) [Si(OC2H5)4],
헥사메틸디실록산[(CH3)3SiOSi(CH3)3],
디아세트옥시디부톡시실란[Si(OC3H7)2(OCOCH3)2], 또는
테트라이소시아네트실란 Si(NCO)4
을 사용하는 것이 바람직하다.
본 발명의 제1 특징에 따른 방법의 다른 바람직한 실시예에 있어서, 제2 절연막은 SiNx이고, 기판 온도는 500℃ 내지 750℃의 범위 내에 있게 된다.
기판 온도가 500℃ 이하인 경우, SiNx막은 분해 또는 성장비는 크게 낮아진다. 기판 온도가 750℃ 이상인 경우, 열로 인해 수소가 활성화되어 SiNx막의 감소가 발생되게 된다.
SiNx의 제2 절연막의 원료로서는, [Si(NMe2)4-nHn], 여기서 n은 제로 또는 양의 정수(즉, 0, 1, 2, . . . )인 이 재료를 사용하는 것이 바람직하다.
본 발명의 제2 특징에 따른 반도체 장치를 제조하는 방법은 다음 단계들 (a) 내지 (e)로 구성된다.
(a) 커패시터의 하부 전극은 제1 절연막 상에 형성된다. 이 제1 절연막은 통상적으로 반도체 기판 상에 또는 그 위에 형성된다.
(b) 이 하부 전극 상에는 커패시터의 유전체막 또는 강유전체막이 중첩되게 형성된다.
(c) 이 유전체막 또는 강유전체막 상에는 커패시터의 상부 전극이 중첩되게 형성된다.
(d) 제2 절연막은 커패시터를 도포하도록 형성된다.
(e) 커패시터의 상하부 전극들 중 한 전극을 접촉시키기 위한 콘택 홀은 수소와 플라즈마 어느 것도 함유하지 않은 에칭 가스를 사용하는 건식 에칭 프로세스에 의해 제2 절연막을 선택적으로 제거함으로써 형성된다.
에칭 가스는 건식 에칭 프로세스 동안 에칭 가스의 분해를 통하여 어떠한 수소도 발생되지 않는 특성을 가진다.
본 발명의 제2 특징에 따른 반도체 장치를 제조하는 방법에 관련하여, 커패시터의 상하부 전극들 중 한 전극을 접촉시키기 위한 콘택 홀은 수소를 함유하지 않은 에칭 가스를 사용하는 건식 에칭 프로세스에 의해 제2 절연막을 선택적으로 제거함으로써 형성된다. 에칭 가스는 건식 에칭 프로세스 동안 에칭 가스의 분해를 통하여 어떠한 수소도 발생시키지 않는 특성을 가진다.
그 결과, 커패시터의 유전체막 또는 강유전체막은 건식 에칭 프로세스 동안 상기 분위기 내에 존재하는 활성 수소에 의해 감소되지 않는다. 따라서, 콘택 홀을 형성하기 위한 건식 에칭 프로세스 동안 누설 전류의 증가와 유전체 브레이크다운 저항값의 감소가 방지된다. 이것은 커패시터의 성능 저하가 발생되는 것이 방지된다는 것을 의미한다.
게다가, 커패시터가 강유전체막을 가지는 경우, 바꾸어 말하자면, 커패시터가 강유전체 커패시터인 경우, 강유전체 커패시터의 유전체 또는 잔류 분극이 저하되는 것이 방지된다. 또한, 제2 절연막이 열 CVD 프로세스 동안 상기 분위기 내에 존재하는 활성 수소로 인해 감소되지 않기 때문이다.
본 발명의 제2 특징에 따른 방법의 바람직한 실시예에 있어서, 제2 절연막은 SiOx이고, 에칭 가스는 탄소(C)와 플루오르(F)의 화합물로 구성된다. 예를 들면, CF4와 SiF4, 또는 (NF3+ Cl2)가 사용될 수도 있다. 산소가 CF4에 첨가될 수도 있다. 산소와 질소는 CF4에 첨가될 수도 있다.
SiO2와 Si3N4보다 높은 유전 상수를 가지는 유전체막으로서 Ta2O5와 같은 단일 금속의 산화물을 사용할 수도 있다.
강유전체막으로서는, PZT, PLZT, SBT(SrBi2Ta2Oa) 및 BTO(BaTiO3)와 같은 강유전체막이 사용될 수도 있다.
도 1은 종래의 반도체 메모리 장치의 메모리 셀의 부분적인 단면도를 나타낸 도면.
도 2는 어닐링 온도를 파라미터로서 사용하여 도 1에 나타난 수소에 의해 손상된 종래 장치의 PLZT막의 분극 저하 Qc와 인가된 바이어스 전압의 관계를 나타낸 그래프.
도 3은 도 1에 나타난 손상된 종래 장치의 저장 커패시터의 누설 전류 밀도와 PLZT막의 란탈륨(La) 농도의 관계를 나타낸 그래프.
도 4는 본 발명의 제1 실시예에 따른 방법에 의해 제조된 반도체 메모리 장치의 메모리 셀의 부분적인 단면도를 나타낸 도면.
도 5는 종래의 스퍼터링 방법을 사용하여 제조된 반도체 메모리 장치의 강유전체막의 분극 특성을 나타낸 그래프.
도 6은 제1 실시예에 따른 방법에 의해 제조된 반도체 메모리 장치의 강유전체막의 분극 특성을 나타낸 그래프.
도 7은 제1 실시예에 따른 방법에 의해 제조된 반도체 메모리 장치에서의 반도체 기판의 온도와 강유전체막의 분극율 간의 관계를 나타낸 그래프.
도 8은 종래의 스퍼터링 방법을 사용하여 제조된 반도체 메모리 장치의 저장 커패시터의 전류 밀도를 나타낸 그래프.
도 9는 제1 실시예에 따른 방법에 의해 제조된 반도체 메모리 장치의 저장 커패시터의 전류 밀도를 나타낸 그래프.
도 10a 내지 도 10f는 각기 제1 실시예에 따른 제조 방법의 처리 단계들을 나타낸 부분 단면도.
도 11a 내지 도 11e는 각기 제2 실시예에 따른 제조 방법의 처리 단계들을 나타낸 부분 단면도.
도 12a 내지 도 12o는 각기 제3 실시예에 따른 제조 방법의 처리 단계들을 나타낸 부분 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 단결정 실리콘 기판
102 : 소자 분리 절연막
103 : 게이트 절연막
104a : 소오스 영역
104b : 드레인 영역
105 : 게이트 전극
106 : 층간 절연막
107 : 하부 전극
108 : 강유전체막
109 : 상부 전극
111a, 112a, 112b : 콘택 홀
115 : 제1 보호막
113a, 113b, 114 : 금속 배선막
116a, 116b : 이산화 실리콘 서브막
116 : 제2 보호막
도 4는 본 발명의 제1 실시예에 따른 방법에 의해 제조되는 반도체 메모리 장치의 구조를 나타낸 도면이다.
도 1에서, 소자 분리 절연체(2)가 단결정 실리콘 기판(1) 상에 형성되어 액티브 영역이 정의된다. 이 액티브 영역에 있어서, 소오스 영역(4a)와 드레인 영역(4b)은 기판(1) 내에 형성되고, 게이트 전극(5)는 소오스와 드레인 영역들(4a, 4b) 간의 게이트 절연막(3)을 통하여 기판(1) 상에 형성됨으로써 MOSFET가 형성된다.
층간 절연막(6)은 MOSFET와 소자 분리 절연체(2)를 도포하도록 형성된다.
저장 커패시터의 하부 전극(7)은 층간 절연막(6) 상에 형성된다. 이 하부 전극(7) 상에는 저장 커패시터의 강유전체막(8)이 부분적으로 중첩되게 형성된다.이 강유전체막(8) 상에는 저장 커패시터의 상부 전극(9)이 전체적으로 중첩되게 형성된다.
이산화 실리콘(SiO2)으로 이루어진 제1 보호막(10)은 저장 커패시터와 MOSFET를 도포하는 층간 절연막(6) 상에 형성된다.
패턴된 금속 배선막(13a)은 콘택 홀(11a)을 통해서는 커패시터의 상부 전극(9)에 그리고 콘택 홀(12a)을 통해서는 MOSFET의 소오스 영역(4a)에 전기적으로 접속될 제1 보호막(10a) 상에 형성된다. 콘택 홀(11a)는 제1 보호막(10a) 만을 관통한다. 콘택 홀(12a)는 제1 보호막(10a)와 층간 절연막(6)을 관통한다.
패턴된 금속 배선막(13b)은 콘택 홀(11b)을 통해서는 커패시터의 하부 전극(7)에 전기적으로 접속될 제1 보호막(10a) 상에 형성된다. 콘택 홀(11b)는 제1 보호막(10a) 만을 관통한다.
패턴된 금속 배선막(14)는 콘택 홀(12b)을 통하여 MOSFET의 드레인 영역(4b)에 전기적으로 접속될 제1 보호막(10a) 상에 형성된다. 콘택 홀(12b)는 제1 보호막(10a)와 층간 절연막(6)을 관통한다.
제2 보호막(16)은 금속 배선 막들(113a, 113b)을 도포하는 제1 보호막(10a) 상에 형성된다.
다음으로, 전술된 구성을 가지는 도 4에 나타난 반도체 메모리 장치의 제조 방법은 도 10a 내지 도 10e를 참조하여 이하에 기술된다.
우선, 소자 분리 절연체(2)가 LOCOS(LOCal Oxidation of Silicon) 방법에 의해 단결정 실리콘 기판(1) 상에 형성됨으로써, 액티브 영역이 정의된다.
다음으로, 소오스 및 드레인 영역들(4a, 4b)은 이온 주입 프로세스에 의해 기판(1)의 액티브 영역 내에 형성된다. 게이트 절연막(3)은 열 산화 프로세스에 의해 기판(1) 상에 형성된다. 게이트 전극(5)는 패턴된 폴리실리콘막에 의해 소오스 및 드레인 영역들(4a, 4b) 간의 게이트 절연막(3) 상에 형성된다. 따라서, MOSFET는 도 10a에 나타난 바와 같이, 기판(1) 상에 형성된다.
다음으로, 층간 절연막(6)으로서 제공되는 SiO2막은 도 10a에 나타난 바와 같이, CVD 프로세스에 의해 형성되어 MOSFET와 소자 분리 절연체(2)를 도포한다.
이어서, 저장 커패시터의 하부 전극(7)은 층간 절연막(6) 상에 형성된다. 하부 전극(7)은 200 nm의 두께를 가지는 하부 티타늄(Ti) 서브막과 20 nm의 두께를 가지는 상부 플래튬(Pt) 서브막으로 형성된 2층 구조를 가진다. 하부 Ti 서브막은 SiO2의 층간 절연막(6)에 대한 충분한 접착력을 보장하는데 사용된다.
하부 전극(7) 상에는 저장 커패시터의 강유전체막(8)로서 제공되는 180 nm의 두께를 가지는 SrBi2Ta2O9(SBT)막이 부분적으로 중첩되게 형성된다. SrBi2Ta2O9막(8)은 도포 및 소성 프로세스에 의해 형성되는데, 이 프로세스는 유기 용매 내에 포함된 특정 유기 금속의 용액이 층간 절연막(6) 상에 도포되어 유기 용매막을 형성하고 나서, 유기 용매막은 건조 소성시키는 프로세스이다. 피복, 건조 및 소성 단계는 필요에 따라 반복된다.
SrBi2Ta2O9는 스퍼터링 또는 CVD 프로세스에 의해 형성될 수도 있다. 스퍼터랑 또는 CVD 프로세스의 경우에 있어서, 충분히 양호한 저장 커패시터용 막질을 얻기 위해서는, 막 형성 프로세스 후에 SrBi2Ta2O9막(8)이 적절한 열처리 프로세스를 추가적으로 행해야 한다.
다음에, 강유전체막(8) 상에는 저장 커패시터의 상부 전극(9)이 전체적으로 중첩되게 형성된다. 상부 전극(8)은 100 nm의 두께를 가지는 플래튬(Pt)막으로 형성된 단층 구조를 가진다.
상하부 전극들(7, 9) 각각은 플래튬과 금(Au)과 같은 저반응성 금속 또는 Ru(ruthenium)과 같은 금속의 도전성 산화물로 이루어질 수 있다.
SiO2로 이루어진 제1 보호막(10a)는 도 10b와 도 10c에 나타난 바와 같이, 열 CVD 프로세스에 의해 저장 커패시터와 MOSFET를 도포하는 층간 절연막(6) 상에 형성된다. 막(10a)은 약 400 nm의 두께를 가진다.
이 열 CVD 프로세스는 다음과 같은 조건 하에서 수행된다.
(i) 주변 압력(ambient pressure)은 대기압과 동일하거나 그 이하로 설정된다(예를 들면, 수 mTorr 내지 수 Torr).
(ii) 실리콘의 가스 원료는 테트라에틸오소실리케이트(tetraethylorthosilicate) 또는 테트라에틸옥시실란(TEOS)[Si(OC2H5)4].
(iii) 기판 온도는 375℃로 설정된다.
(iv) 오존(O3)는 산화제로서 추가적으로 사용된다.
TEOS는 실리콘 원자들에 직접 화학적으로 접합되는 수소 원자들을 함유하지 않고, 오존은 강한 산화 작용을 하며, 기판 온도는 375℃만큼 낮다. 따라서, TEOS는 이 TEOS의 분해를 통하여 어떠한 수소 가스도 발생시키지 않는다. 수소가 일부 원인으로 발생되는 경우에도, 수소는 375℃의 저온으로 인해 활성화되지 않을 것이다.
또한, 어떠한 플라즈마도 이용되지 않기 때문에, 수소 또는 수소 화합물이 발생된다고 할지라도 플라즈마로 인해 어떠한 수소 또는 수소 화합물의 활성화도 발생되지 않는다는 것은 두말할 필요도 없다.
그 결과, 강유전체막(8)의 분극이 저하되는 것을 방지하고, 이와 동시에 저장 커패시터의 누설 전류의 증가도 방지됨으로써, 유전체 저항값 감소가 억제된다.
SiO2막을 침적하기 위한 TEOS의 분해 또는 산화 반응은 다음 화학식 1로 표현된다. 이 화학식 1로 부터 CVD 프로세스 동안 어떠한 수소도 발생되지 않는다는 것을 알 수 있다.
Si(OC2H5)4+ 8O3→ SiO2+ 8CO2+ 10H2O
기판 온도는 300℃ 내지 500℃의 범위 내의 값으로 설정되는 것이 바람직하다. 이 기판 온도가 300℃ 이하인 경우에는, SiO2막이 다량의 수분을 함유하기 쉽다. 기판 온도가 500℃ 이상인 경우에는, SiO2막의 분해 또는 성장비가 과도하게낮아지고 스텝 커버리지가 저하되기 쉽다. 또한, SiO2막은 이 범위 내에서 양호한 품질을 가진다.
기판 온도는 350℃ 내지 400℃의 범위 내의 값으로서 설정되는 것이 보다 바람직하다. 기판 온도가 이 범위 내에 설정되는 경우, 양호한 품질을 가지는 SiO2막은 높은 침적율로 침적된다.
이 단계에서의 상태는 도 10c에 나타나 있다.
층간 절연막(10a)을 침적하는 열 CVD 프로세스에 따르면, 패턴된 포토레지스트막(17)은 층간 절연막(10a) 상에 형성된다. 포토레지스트막(17)은 도 10d에 나타난 바와 같이, 콘택 홀들(11a, 11b)에 대응되는 위치에 창(17a)을 가진다.
패턴된 포토레지스트막(17)을 마스크로서 사용하여, SiO2의 층간 절연막(10a)은 RIE(reactive ion etching) 프로세스에 의해 선택적으로 식각되는 반면에 CF4가 에칭 가스로서 사용됨으로써, SiO2막(10a)을 관통하는 콘택 홀들(11a, 11b)이 형성된다. 이 단계에서의 상태는 도 10e에 나타난다.
C2F6는 CF4의 대용으로 사용될 수도 있다. 산소 가스는 CF4가스에 첨가될 수도 있다.
이 프로세스에서 에칭 가스가 수소를 포함하지 않기 때문에, 에칭 가스가 플라즈마로 인해 분해된다고 할지라도 수소는 발생되지 않는다. 그 결과, 강유전체막(8)은 수소의 존재로 인한 손상을 입지 않게 된다.
게다가, 콘택 홀들(12a, 12b)은 각기 공지된 프로세스에 의해 소오스 및 드레인 영역들(4a, 4b)까지 신장되도록 형성된다. 제1 내지 제3 배선막들(13a, 13b, 14)은 공지된 프로세스에 의해 SiO2막(10a) 상에 형성된다. 최종적으로, 제2 보호막(16)은 공지된 프로세스에 의해 배선막들(13a, 13b, 14)을 도포하도록 형성된다.
따라서, 도 4에 나타난 반도체 메모리 장치가 완성된다.
전술된 바와 같이, 제1 실시예에 따른 반도체 장치를 제조하는 방법에 관련하여, SiO2막(10a)은 플라즈마를 함유하지 않은 분위기에서 수소가 열로 인해 활성화되는 것을 방지하는 370℃의 기판 온도로 열 CVD 프로세스에 의해 커패시터를 도포하도록 형성된다. SiO2막(10a)의 원료인 TEOS는 CVD 프로세스 동안 상기 분위기에서 TEOS의 분해를 통하여 어떠한 수소도 발생되지 않는 특성을 가진다.
그 결과, 강유전체막(8)은 열 CVD 프로세스 동안 상기 분위기 내에 존재하는 활성 수소에 의해 감소되지 않는다. 따라서, 커패시터를 도포하는 SiO2막(10a)을 형성하기 위한 CVD 프로세스 동안 누설 전류가 증가되는 것을 방지하고 유전체 브레이크다운 저항값이 감소되는 것을 방지한다. 이것은 커패시터의 성능 저하의 발생이 방지된다는 것을 의미한다.
게다가, 커패시터의 유전체막이 강유전체 SBT로 이루어졌기 때문에, 강유전체 커패시터의 유전체 분극 저하는 방지된다. 또한, 이는 열 CVD 프로세스 동안 상기 분위기 내에 존재하는 활성 수소에 의해 SiO2막(10a)이 감소되지 않기 때문이다.
제2 실시예
본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 방법은 도 11a 내지 도 11e에 나타나 있다.
제1 실시예에서와 같은 구조를 가지는 MOSFET와 저장 커패시터는 제1 실시예에서와 같은 방식으로 제조된다.
다음으로, SiO2로 이루어진 제1 보호막(10a)의 대용으로, 질화 실리콘(Si3N4)로 이루어진 제1 보호막(10b)가 도 11a 내지 도 11b에 나타난 바와 같이, 열 CVD 프로세스에 의해 저장 커패시터와 MOSFET를 도포하는 층간 절연막(6) 상에 형성된다. 막(10b)는 약 400 nm의 두께를 가진다.
이 열 CVD 프로세스는 다음과 같은 조건 하에서 수행된다.
(i) 주변 압력(ambient pressure)은 대기압과 동일하거나 그 이하로 설정된다(예를 들면, 수 mTorr 내지 수 Torr).
(ii) 실리콘의 가스 원료는 실리콘 다이아마이드 화합물[Si(NMe2)4-nHn]이며, 여기서 n은 자연수이다.
(iii) 기판 온도는 600℃로 설정된다.
[Si(NMe2)4-nHn]는 실리콘 원자들에 직접 화학적으로 결합되는 수소 원자들을 포함하지 않으며, 기판 온도는 500℃ 만큼 낮다. 따라서, [Si(NMe2)4-nHn]은 이[Si(NMe2)4-nHn]의 분해를 통하여 수소 가스와 수소 화합물 어느 것도 발생시키지 않는다.
또한, 어떠한 플라즈마도 이용되지 않기 때문에, 수소가 발생되는 경우에도 플라즈마로 인해 어떠한 수소의 활성화도 발생되지 않는다는 것은 두말할 필요도 없다.
그 결과, 강유전체막(8)의 분극이 저하되는 것을 방지하고, 이와 동시에 저장 커패시터의 누설 전류의 증가도 방지됨으로써, 유전체 저항값 감소가 억제된다.
Si3N4막을 침적하기 위한 [Si(NMe2)4-nHn]의 분해 또는 산화 반응이 다음 화학식 2로 표현된다. 이 화학식 2로 부터 CVD 프로세스 동안 어떠한 수소도 발생되지 않는다는 것을 알 수 있으며, n = 0이다.
3Si(NMe2)4+ 4NH3→ Si3N4+ 12HNMe2
기판 온도는 500℃ 내지 750℃의 범위 내의 값으로 설정되는 것이 바람직하다. 이 기판 온도가 500℃ 이하인 경우에는, Si3N4막의 품질이 저하되기 쉽다. 기판 온도가 750℃ 이상인 경우에는, Si3H4막의 분해 또는 성장비가 과도하게 낮아진다.
암모니아(NH3) 가스 [Si(NMe2)4-nHn]에 첨가될 수도 있다. [MeSiHNH]n은 [Si(NMe2)4-nHn]의 대용으로 사용될 수도 있다.
층간 절연막(10b)을 침적하는 열 CVD 프로세스에 따르면, 패턴된 포토레지스트막(17)은 층간 절연막(10b) 상에 형성된다. 포토레지스트막(17)은 도 11c에 나타난 바와 같이, 콘택 홀들(11a, 11b)에 대응되는 위치에 창(17a)을 가진다.
패턴된 포토레지스트막(17)을 마스크로서 사용하여, Si3N4의 층간 절연막(10b)을 RIE(reactive ion etching) 프로세스에 의해 선택적으로 식각하는 반면에 CF4는 에칭 가스로서 사용함으로써, Si3N4막(10b)을 관통하는 콘택 홀들(11a, 11b)이 형성된다. 이 단계에서의 상태는 도 11d에 나타난다.
C2F6는 CF4의 대용으로 사용될 수도 있다. 산소 가스는 CF4가스에 첨가될 수도 있다.
이 프로세스에서 에칭 가스가 수소를 포함하지 않기 때문에, 에칭 가스가 플라즈마로 인해 분해된다고 할지라도 수소는 발생되지 않는다. 그 결과, 강유전체막(8)은 수소의 존재로 인한 손상을 입지 않게 된다.
게다가, 콘택 홀들(12a, 12b)은 각기 공지된 프로세스에 의해 소오스 및 드레인 영역들(4a, 4b)까지 신장되도록 형성된다. 제1 내지 제3 배선막들(13a, 13b, 14)은 공지된 프로세스에 의해 SiO2막(10a) 상에 형성된다. 최종적으로, 제2 보호막(16)은 공지된 프로세스에 의해 배선막들(13a, 13b, 14)을 도포하도록 형성된다.
따라서, 도 4에 나타난 반도체 메모리 장치가 완성된다.
전술된 바와 같이, 제1 실시예에 따른 반도체 장치를 제조하는 방법에 관련하여, SiO2막(10a)은 플라즈마를 함유하지 않은 분위기에서 수소가 열로 인해 활성화되는 것을 방지하는 370℃의 기판 온도로 열 CVD 프로세스에 의해 커패시터를 도포하도록 형성된다. SiO2막(10a)의 원료인 TEOS는 CVD 프로세스 동안 상기 분위기에서 TEOS의 분해를 통하여 어떠한 수소도 발생되지 않는 특성을 가진다.
그 결과, SiO2막(10a)은 열 CVD 프로세스 동안 상기 분위기 내에 존재하는 활성 수소에 의해 감소되지 않는다. 따라서, 커패시터를 도포하는 SiO2막(10a)을 형성하기 위한 CVD 프로세스 동안 누설 전류가 증가되는 것을 방지하고 유전체 브레이크다운 저항값이 감소되는 것을 방지한다. 이것은 커패시터의 성능 저하의 발생이 방지된다는 것을 의미한다.
게다가, 커패시터의 유전체막이 강유전체 SBT로 이루어졌기 때문에, 강유전체 커패시터의 분극 저하는 방지된다. 또한, 이는 열 CVD 프로세스 동안 상기 분위기 내에 존재하는 활성 수소에 의해 SiO2막(10a)이 감소되지 않기 때문이다.
SiF4는 CF4의 대용으로 사용될 수도 있다. 산소가 CF4가스에 첨가될 수도 있다. 산소 및 질소 가스들이 CF4가스에 첨가될 수도 있다. NF3및 Cl2가스들의 결합은 CF4 가스의 대용으로 사용될 수도 있다.
이 프로세스에서는 에칭 가스가 수소를 함유하지 않기 때문에, 에칭 가스가 플라즈마로 인해 분해될 경우에도 수소는 발생되지 않는다. 그 결과, 강유전체막(8)은 수소의 존재로 인한 손상을 입지 않게 된다.
게다가, 콘택 홀들(12a, 12b)은 각기 공지된 프로세스에 의해 소오스 및 드레인 영역들(4a, 4b)까지 신장되도록 형성된다. 제1 내지 제3 배선막들(13a, 13b, 14)은 공지된 프로세스에 의해 Si3N4막(10b) 상에 형성된다. 최종적으로, 제2 보호막(16)은 공지된 프로세스에 의해 배선막들(13a, 13b, 14)을 도포하도록 형성된다.
따라서, SiO2막(10a)이 Si3N4막(10b)의 대용으로 사용되는 것을 제외하고는 도 4에 나타난 바와 같은 동일 구성을 가지는 반도체 메모리 장치가 완성된다.
제2 실시예에 따른 반도체 장치를 제조하는 방법에 관련하여, Si3N4막(10b)이 SiO2막(10a)의 대용으로 되는데, 이 경우 Si3N4막(10b)이 밀도 및 화학적 안정성 면에서 SiO2막(10a) 보다 높다. 또한, Si3N4막(10b)는 수소가 관통하기 힘든 성질을 가지기 때문에, 연속적인 프로세스시 발생되게 될 수소에 대한 장벽으로서 사용될 수도 있다.
그 결과, 강유전체막(8)에 대한 수소의 영향은 Si3N4막(10b)에 의해 효과적으로 감소된다.
제3 실시예
본 발명의 제3 실시예에 따른 반도체 장치를 제조하는 방법은 도 12a 내지 도 12o에 나타나 있다.
도 12a에서, 소자 분리 절연체(2)가 단결정 실리콘 기판(1) 상에 형성되어 액티브 영역이 정의된다. 이 액티브 영역에 있어서, 2개의 소오스 영역(4a)들과공통 드레인 영역(4b)은 기판(1) 내에 형성되고, 게이트 전극(5)은 해당 게이트 절연막(3)을 통하여 기판(1) 상에 형성됨으로써 오른쪽에 위치된 제1 MOSFET와 왼쪽에 위치된 제2 MOSFET가 형성된다.
또한, 비트 라인으로서 제공되는 패턴된 배선막(19)은 공통 드레인 영역(4b)과 접속되도록 형성된다. 배선막(19)는 제1층 배선막을 구성한다. 층간 절연막(6)은 제1 및 제2 MOSFET들, 소자 분리 절연체(2), 및 패턴된 배선막 또는 비트 라인(19)을 도포하도록 형성된다. 층간 절연막(6)은 소오스 영역(12c) 상에 배치된 콘택 홀(12c)을 가진다. 2개의 폴리실리콘 플러그들(18)은 해당 소오스 영역들(4a)과 접촉될 콘택 홀(12c) 내에 매몰된다. 플러그(18)들의 상부는 층간 절연막(6)으로 부터 다소 돌출된다.
제1 및 제2 저장 커패시터들의 2개의 금속막(20)들은 플러그들(18)의 상부를 에워싸도록 층간 절연막(6) 상에 형성되고, 이는 폴리실리콘 플러그(18)들 내에 포함된 도펀트가 외부로 확산되는 것을 방지하기 위해 제공되는 것이다.
제1 및 제2 저장 커패시터들의 2개의 하부 전극(7)들은 해당 금속막(12)들을 도포하며 해당 소오스 영역(4a)와 중첩될 층간 절연막(6) 상에 형성된다. 제1 및 제2 저장 커패시터들의 2개의 강유전체막(8)들은 이와 전체적으로 중첩될 해당 하부 전극(7) 상에 형성된다. 제1 및 제2 저장 커패시터들의 상부 전극(9)들은 이와 거의 전체적으로 중첩될 해당 강유전체막들 상에 형성된다.
하부 전극(7)들은 해당 폴리실리콘 플러그(18)들을 통하여 해당 소오스 영역(4a)들에 접속된다.
이 단계에서의 상태는 도 12a에 나타나 있다.
다음으로, 도 12b 및 도 12c에 나타난 바와 같이, SiO2로 이루어진 제1 보호막(10a)은 제1 실시예에서와 같은 방식으로 열 CVD 프로세스에 의해 제1 및 제2 저장 커패시터들과 제1 및 제2 MOSFET들을 도포하는 층간 절연막(6) 상에 형성된다.
Si3N4막(10b)이 SiO2막(10a)의 대용으로 제공된다면, 막(10b)는 제2 실시예에서와 같은 방식으로 열 CVD 프로세스에 의해 수행될 수도 있다.
층간 절연막(10a)을 침적하는 열 CVD 프로세스에 후속하여, 패턴된 포토레지스트막(17)이 층간 절연막(10a) 상에 형성된다. 포토레지스트막(17)은 도 12d에 나타난 바와 같이, 콘택 홀들(11a, 11b)에 대응되는 위치에 창(17a)들을 가진다.
패턴된 포토레지스트막(17)을 마스크로서 사용할 시, SiO2의 층간 절연막(10a)가 RIE 프로세스에 의해 선택적으로 식각되는 반면에 CF4가 에칭 가스로서 사용됨으로써, SiO2막(10a)을 관통하는 콘택 홀(11a, 11b)이 형성된다. 이 단계에서의 상태는 단계 12e에 나타나 있다.
이 프로세스에서 에칭 가스가 수소를 함유하고 있지 않기 때문에, 이 에칭 가스가 플라즈마로 인해 분해된다고 할지라도 수소는 발생되지 않는다. 그 결과, 강유전체막(8)은 수소의 존재로 인한 손상을 입지 않게 된다.
Si3N4막(10b)이 SiO2막(10a)의 대용으로 사용된다면, 막(10b)은 제2 실시예에서와 같은 방식으로 선택적으로 식각될 수도 있다.
4층 구조를 가지는 배선 금속막(13)은 도 12f에 나타난 바와 같이, 스퍼터링 프로세스에 의해 SiO2막(10a) 상에 형성된다. 여기서, 배선 금속막(13)은 티타늄 나이트라이드(TiN), 알루미늄(Al), TiN 및 Ti 서브막들로 형성된다. 배선 금속막(13)은 SiO2막(10a)을 관통하는 해당 콘택 홀(11a)을 통하여 제1 및 제2 저장 커패시터들의 상부 전극들에 전기적으로 접속된다.
더우기, 도 12g에 나타난 바와 같이, 적절한 절연막으로 이루어진 하드 마스킹 막(25)은 배선 금속막(13) 상에 형성된다. 그리고나서, 패턴된 포토레지스트막(17')이 도 12h에 나타난 바와 같이, 제1 및 제2 저장 커패시터들을 선택적으로 도포하는 하드 마스킹 막(25) 상에 형성된다. 이 패턴된 포토레지스트막(17')을 마스크로서 사용하여, 하드 마스킹 막(25)는 도 12i에 나타난 바와 같이, CF4를 에칭 가스로서 사용하는 RIE 프로세스에 의해 선택적으로 식각된다.
도 12j에 나타난 바와 같이, 패턴된 하드 마스킹 막(25)을 마스크로서 사용하여, 배선 금속 막(13)을 선택적으로 식각함으로써 제2층 배선막(13a)이 형성된다.
패턴된 포토레지스트막(17')은 하드 마스킹 막(25)을 사용하지 않고도 배선 금속막(13) 상에 직접적으로 형성될 수도 있다.
다음으로, 도 12j 내지 도 12k에 나타난 바와 같이, SiO2로 이루어진 제2 보호막(21)이 제1 실시예에서와 같은 방식으로 열 CVD 프로세스에 의해 SiO2의 제1 보호막(10a) 상에 형성된다.
Si3N4막이 SiO2막(21)의 대용으로 제공되는 경우, Si3N4막은 제2 실시예에서와 같은 방식으로 열 CVD 프로세스에 의해 형성될 수도 있다.
제2 보호막(21)을 침적하는 열 CVD 프로세스에 후속하여, 패턴된 포토레지스트막(17")가 도 12l에 나타난 바와 같이, 막(21) 상에 형성된다.
이 패턴된 포토레지스트막(17")을 마스크로서 사용하여, SiO2으로 이루어진 제2 보호막(21)이 RIE 프로세스에 의해 선택적으로 식각되지 않는 반면에 CF4가 에칭 가스로서 사용됨으로써, SiO2막(21)을 관통하는 콘택홀(22)이 형성된다. 이 단계에서의 상태는 도 12m에 나타나 있다.
이 프로세스에서 에칭 가스가 어떠한 수소도 포함하지 않고 있기 때문에, 플라즈마로 인해 에칭 가스가 분해되는 경우에도 수소는 발생되지 않는다. 그 결과, 강유전체막(8)은 수소의 존재로 인한 손상을 입지 않게 된다.
Si3N4막이 SiO2막(21)의 대용으로서 제공된다면, Si3N4막은 제2 실시예에서와 같은 방식으로 선택적으로 식각될 수도 있다.
이에 후속하여, 세번째층인 배선막(23)이 전술된 유사 하드 마스킹 막을 사용하는 제2 보호막(21) 상에 형성된다. 포토레지스트막은 하드 마스킹 막과 함께 또는 단독으로 사용될 수 있다.
SiO2로 이루어진 패시베이션막(24)는 도 12n 내지 도 12o에 나타난 바와 같이, 제1 실시예에서와 같은 방식으로 열 CVD 프로세스에 의해 세번째층 배선막(23)을 도포하는 SiO2막(21) 상에 형성된다.
Si3N4막이 SiO2막(24)의 대용으로 제공되는 경우, Si3N4막은 제2 실시예에서와 같은 방식으로 열 CVD 프로세스에 의해 수횅될 수도 있다.
따라서, 제3 실시예에 따른 반도체 메모리 장치가 완성된다.
4번째 배선 레벨 또는 그 이상의 배선 레벨이 다중 레벨 배선 구조를 형성하개 위해 필요한 경우, 이들은 제1 또는 제2 실시예에서와 같은 프로세스를 반복함으로써 형성될 수도 있다.
테스트들
다음과 같은 것을 수행하는 발명자들은 본 발명에 따른 방법의 이점들을 확인하기 위하여 테스트된다. 이 테스트의 결과는 도 5 내지 도 9에 나타나 있다.
도 5와 도 6은 각기, 종래의 방법과 제1 실시예에 따른 방법에 의해 제조된 반도체 메모리 장치의 강유전체막(8)의 분극 특성을 나타낸다.
도 5와 도 6에 있어서, 연속된 선은 SiO2막(16) 형성 후의 히스테리시스 곡선을 나타내고, 파선은 SiO2막(16) 형성 전의 히스테리시스 곡선을 나타낸다. 도 5에서, 히스테리시스 곡선은 일반적인 스퍼터링 프로세스를 사용함으로써 얻어진다. 도 6에 있어서, 제1 실시예에서와는 달리, 콘택 홀들(11a, 11b)은 습식 프로세스에 의해 형성되는데, 이는 홀들(11a, 11b)을 형성하는 에칭 프로세스 동안 플라즈마의영향을 피하기 위한 것이다.
도 5로부터, 종래의 스퍼터링 방법에서의 SiO2막(16) 형성 프로세스로 인해 분극이 명백하게 저하된다는 것을 알 수 있다. 한편, 도 6으로부터, SiO2막(16) 형성 프로세스 후에도 분극의 어떠한 실질적인 저하도 발생하지 않는다는 것을 알 수 있다. 따라서, 강유전체막(8)의 분극 특성이 효과적으로 억제된다.
도 7은 제1 실시예에 따른 방법에 의해 제조된 반도체 메모리 장치에서 강유전체막(8)의 분극율과 반도체 기판(1)의 온도 간의 관계를 나타낸다. 도 7에서, "분극율"은 SiO2막(16) 형성 전의 분극값에 대한 SiO2막(16) 형성 후의 분극값의 비를 의미한다. 따라서, 유전 분극의 어떠한 저하도 발생하지 않는다면, 분극값은 일치(1)와 동일하게 될 것이다.
도 7로부터 기판(1)의 온도가 300℃에서 450℃로 변화하는 경우에도 실질적으로 분극의 저하는 관찰되지 않는다는 것을 알 수 있다.
도 8은 CHF3가 콘택 홀들(11a, 11b)용 에칭 가스로서 사용되는 종래의 방법에 의해 제조된 반도체 메모리 장치의 저장 커패시터의 누설 전류 밀도를 나타낸다. 도 9은 CF3가 콘택 홀들(11a, 11b)용 에칭 가스로서 사용되는 제1 실시예에 따른 방법에 의해 제조된 반도체 메모리 장치의 저장 커패시터의 누설 전류 밀도를 나타낸다.
도 8로부터, CHF3를 사용하는 종래의 에칭 방법에서는 약 2V 만큼 낮은 전압에서 급격하게 누설 전류가 증가한다는 것을 알 수 있다. 바꾸어 말하자면, 유전체 브레이크다운 저항값은 CHF3를 사용하는 종래의 에칭 방법에서의 약 2V와 동일하다.
한편, 제1 실시예에 따라 CF3를 사용하는 에칭 방법에서 약 5V의 전압 또는 그 이하인 전압에서 누설 전류가 충분히 낮게 유지된다는 것을 알 수 있다. 바꾸어 말하자면, 유전체 브레이크다운 저항값은 최저 약 5V와 동일하고, 거의 모든 샘플들은 제1 실시예에 따른 방법에서의 약 10V 또는 그 이상인 유전체 브레이크다운 저항을 가진다.
콘택 홀(11a, 11b)들용 에칭 프로세스가 표면 평탄화용 에치백 프로세스, 배선용 다마신(damacene) 프로세스, 및 배선용 하드 마스크 에칭 프로세스와 같은 임의의 다른 에칭 프로세스에 적용될 수도 있다는 것은 두말할 필요가 없다.
본 발명의 바람직한 형태가 기술되었지만, 변형은 본 발명의 기술적 사상과 동떨어짐없이 본 분야의 숙련된 자에게 명백할 것임을 알 수 있다. 따라서, 본 발명의 범위는 후속 청구 범위에 의해서 결정된다.

Claims (11)

  1. 반도체 장치를 제조하는 방법에 있어서:
    (a) 반도체 기판 상에 또는 그 위에 형성되는 제1 절연막 상에 커패시터의 하부 전극을 형성하는 단계와;
    (b) 상기 하부 전극 상에 상기 커패시터의 유전체막을 중첩되게 형성하는 단계와;
    (c) 상기 유전체막 상에 상기 커패시터의 상부 전극을 중첩되게 형성하는 단계와;
    (d) 열로 인해 수소가 활성화되는 것이 방지되는 상기 기판의 온도에서 플라즈마를 포함하지 않는 분위기에서의 열(thermal) CVD 프로세스에 의해 상기 커패시터를 도포하도록 제2 절연막 -상기 제2 절연막의 원료는 상기 열 CVD 프로세스 동안 상기 원료의 분해를 통해 상기 분위기 내에 어떠한 수소도 발생시키지 않는 특성을 가지며, [Si(OC2H5)4], [(CH3)3SiOSi(CH3)3], [Si(OC3H7)2(OCOCH3)2], 및 Si(NCO)4로 이루어진 그룹으로부터 선택된 원료임- 을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 절연막은 SiO2이고, 상기 기판의 상기 온도는 300℃ 내지 500℃의 범위 내에 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제2 절연막의 상기 원료는 [Si(OC2H5)4]를 포함하고, O3가 [Si(OC2H5)4]용 산화제로서 첨가되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제2 절연막은 SiNx이고, 상기 기판의 상기 온도는 500℃ 내지 750℃의 범위 내에 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제2 절연막의 상기 원료는 [Si(NMe2)4-nHn], [(CH3)3SiOSi(CH3)3], [Si(OC3H7)2(OCOCH3)2], 및 Si(NCO)4로 이루어진 그룹으로부터 선택된 원료이며, 여기서 n은 제로 또는 자연수인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제2 절연막의 상기 원료는 [Si(NMe2)4-nHn]을 포함하고, 여기서 n은 제로 또는 자연수인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 장치를 제조하는 방법에 있어서:
    (a) 반도체 기판 상에 또는 그 위에 형성되는 제1 절연막 상에 커패시터의하부 전극을 형성하는 단계와;
    (b) 상기 하부 전극 상에 상기 커패시터의 유전체막을 중첩되게 형성하는 단계와;
    (c) 상기 유전체막 상에 상기 커패시터의 상부 전극을 중첩되게 형성하는 단계와;
    (d) 상기 커패시터를 도포하도록 제2 절연막을 형성하는 단계와;
    (e) 수소를 함유하지 않은 에칭 가스를 사용한 건식 에칭 프로세스에 의해 상기 제2 절연막을 선택적으로 제거함으로써 상기 커패시터의 상기 상하부 전극들 중 한 전극과 접촉하는 콘택 홀을 형성하는 단계 -상기 에칭 가스는 상기 건식 에칭 프로세스 동안 상기 에칭 가스의 분해를 통하여 어떠한 수소도 발생시키지 않는 특성을 가짐-
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2 절연막은 SiO2이고, 상기 에칭 가스는 탄소(carbon)와 플루오르(fluorine)의 화합물로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 에칭 가스는 CF4와 C2H6로 이루어진 그룹으로부터 선택된 것임을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 제2 절연막은 SiNx이고, 상기 에칭 가스는 탄소와 플루오르의 화합물로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 에칭 가스는 CF4, SiF4, 및 NF3와 Cl2의 혼합물로 이루어진 그룹으로부터 선택된 것임을 특징으로 하는 반도체 장치의 제조 방법.
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