KR100842499B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로 기판의 스크라이브 라인 상에 절연막을 형성하고 패터닝하여 개구를 형성하는 공정과, 상기 절연막 상에 상기 개구에 의해 노출된 상기 기판을 덮는 제 1 금속막을 형성하는 공정과, 상기 제 1 금속막의 상기 개구에 의해 형성된 측면에 상기 제 1 금속막과 식각 선택비가 다른 스페이서를 형성하는 공정과, 상기 스페이서를 연마정지층으로 사용하여 상기 제 1 금속막을 상기 절연막이 노출되도록 연마하여 상기 개구 내의 상기 절연막 측면과 바닥면에서 위치하는 정렬키를 형성하는 공정과, 상기 절연막 상에 상기 정렬키를 덮는 제 2 금속막을 형성하는 공정을 포함한다. 따라서, 정렬키를 개구 내부의 절연막 측면에 동일한 폭으로 형성하는 것에 의해 정렬 오류로 인한 소자 특성 및 수율을 저하되는 것을 방지할 수 있다.
정렬키, 스크라이브 라인, 화학적-기계적연마, 연마량, 스페이서

Description

반도체장치의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1b은 종래 기술에 따른 반도체장치의 제조방법의 공정도를 도시한 것이다.
도 2a 내지 도 2d는 본 발명에 일 실시예에 따른 반도체장치의 제조방법의 공정도를 도시한 것이다.
도 3은 본 발명의 다른 실시예에 따른 반도체장치의 제조방법에 의해 제조된 반도체 장치의 단면도를 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 33 : 절연막
35 : 개구 37 : 제 1 금속막
38 : 스페이서 39 : 정렬키
41 : 제 2 금속막
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 웨이퍼의 스크라이브 라인(Scribe Line) 상에 웨이퍼의 패턴 정렬을 위한 정렬 키(Align key)를 형 성하는 반도체장치의 제조방법에 관한 것이다.
일반적으로 기판을 이루는 웨이퍼의 스크라이브 라인 상에 반도체장치의 제조시 공정을 모니터링 하기 위한 테스트 소자와 웨이퍼의 패턴을 정렬하기 위한 정렬 키 등이 형성된다.
상기에서 정렬 키는 반도체 소자의 형성시 웨이퍼를 정확한 위치에 정렬할 수 있도록 기준이 되는 것으로, 특히, 콘택 형성시 플러그의 정렬이 매우 중요하다. 반도체기판에 형성되는 플러그에 대한 정렬도를 측정하기 위한 정렬 키는 스크라이브 라인 내에 플러그를 위한 콘택홀보다 5배 이상의 큰 크기를 갖도록 형성된 개구에 형성된다.
도 1a 내지 도 1b은 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 기판(11)의 스크라이브 라인 상에 산화실리콘 등의 절연물질을 화학기상증착(Chemical Vapor Deposition) 등의 방법으로 칩영역(도시되지 않음)과 함께 증착하여 절연막(13)을 형성한다. 그리고, 절연막(13)을 포토리소그래피 방법으로 패터닝하여 기판(11)을 노출시키는 개구(15)를 형성한다.
상기에서 기판(11)은 트랜지스터(도시되지 않음) 또는 금속 배선이 형성된 것이다. 또한, 개구(15)는 칩영역 내에 콘택홀(도시되지 않음)을 형성할 때 같이 형성되는 것으로, 콘택홀에 비해 5배 이상의 크기로 형성될 수 있다.
그리고, 절연막(13) 상에 텅스텐 등의 도전성 금속을 화학기상증착(Chemical Vapor Deposition) 등의 방법으로 개구(15)에 의해 노출된 기판(11)을 덮도록 증착 하여 제 1 금속막(17)을 형성한다.
도 1b를 참조하면, 제 1 금속막(17)을 화학적-기계적 연마(Chemical Mechanical Polishing) 등의 방법으로 절연막(13)이 노출되도록 연마하여 개구(15) 내의 절연막(13) 측면과 바닥면에서 위치하는 정렬키(19)를 형성한다. 이때, 기판(11) 상의 칩영역 내에 형성된 콘택홀 내에는 플러그(도시되지 않음)가 형성된다.
그리고, 절연막(13) 상에 알루미늄 등의 도전성 금속을 화학기상증착(Chemical Vapor Deposition) 등의 방법으로 정렬키(19)를 덮도록 증착하여 제 2 금속막(21)을 형성한다. 상기에서 제 2 금속막(21)은 칩영역에서 소자의 금속배선을 형성하기 위한 것이다.
그러나, 상술한 종래 기술에 있어서 제 1 금속막을 화학적-기계적 연마(Chemical Mechanical Polishing) 등의 방법으로 연마할 때 웨이퍼의 위치에 따라 연마되는 정도가 서로 다르다. 즉, 제 1 금속막의 연마량은 웨이퍼의 중앙 부분에서 적으나 웨이퍼의 에지 부분으로 갈수록 증가된다.
그러므로, 정렬키는 개구 내부의 절연막 측면에 균일하게 않고 서로 다른 폭을 형성되는데, 이러한 것은 이후의 공정에서 정렬 오류를 발생하여 소자 특성 및 수율을 저하하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 개구 내부의 절연막 측면에 정렬키를 동일한 폭으로 형성하여 정렬 오류로 인한 소자 특성 및 수율을 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 반도체장치의 제조방법은 기판의 스크라이브 라인 상에 절연막을 형성하고 패터닝하여 개구를 형성하는 공정과, 상기 절연막 상에 상기 개구에 의해 노출된 상기 기판을 덮는 제 1 금속막을 형성하는 공정과, 상기 제 1 금속막의 상기 개구에 의해 형성된 측면에 상기 제 1 금속막과 식각 선택비가 다른 스페이서를 형성하는 공정과, 상기 스페이서를 연마정지층으로 사용하여 상기 제 1 금속막을 상기 절연막이 노출되도록 연마하여 상기 개구 내의 상기 절연막 측면과 바닥면에서 위치하는 정렬키를 형성하는 공정과, 상기 절연막 상에 상기 정렬키를 덮는 제 2 금속막을 형성하는 공정을 포함한다.
바람직하게 상기 기판은 트랜지스터 또는 금속 배선이 형성된 것이다.
바람직하게 상기 스페이서를 산화실리콘 또는 질화실리콘으로 형성한다.
바람직하게 상기 스페이서를 상기 상부 높이가 상기 절연막의 표면 높이 보다 높거나 낮도록 형성한다.
바람직하게 상기 정렬키를 형성하고 상기 스페이서를 제거하는 공정을 더 포함한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명에 일 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 기판(31)의 스크라이브 라인 상에 BPSG(Boro-Phospho Silicate Glass), USG(Undoped Silicate Glass), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), FSG(Fluorine doped Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate) 등의 산화실리콘을 화학기상증착(Chemical Vapor Deposition) 등의 방법으로 칩영역(도시되지 않음)과 함께 증착하여 절연막(33)을 형성한다. 그리고, 절연막(33)을 반응성 이온 식각(Reactive Ion Etching : RIE) 등의 이방성 식각 방법을 포함하는 포토리소그래피 방법으로 패터닝하여 기판(31)을 노출시키는 개구(35)를 형성한다.
상기에서 기판(31)은 트랜지스터(도시되지 않음) 또는 금속 배선이 형성된 것이다. 또한, 개구(35)는 칩영역 내에 콘택홀(도시되지 않음)을 형성할 때 같이 형성되는 것으로, 콘택홀에 비해 5배 이상의 크기로 형성될 수 있다.
그리고, 절연막(33) 상에 텅스텐 등의 도전성 금속을 화학기상증착(Chemical Vapor Deposition) 등의 방법으로 개구(35)에 의해 노출된 기판(31)을 덮도록 증착하여 제 1 금속막(37)을 형성한다.
도 2b를 참조하면, 제 1 금속막(37) 상에 산화실리콘 또는 질화실리콘 등의 식각 선택비가 다른 물질을 화학기상증착(Chemical Vapor Deposition) 등의 방법으로 증착한다.
그리고, 증착된 식각 선택비가 다른 물질을 반응성 이온 식각(Reactive Ion Etching : RIE) 등의 이방성 식각 방법으로 제 1 금속막(37)이 노출되도록 에치백(etchback)하여 개구(35) 내의 제 1 금속막(37) 측면에 스페이서(38)를 형성한다.
이때, 스페이서(38)를 상부 높이가 절연막(33)의 표면 높이 보다 높거나 낮도록 형성하여야 한다.
도 2c를 참조하면, 제 1 금속막(37)을 화학적-기계적 연마(Chemical Mechanical Polishing) 등의 방법으로 절연막(33)이 노출되도록 연마하여 개구(35) 내의 절연막(33) 측면과 바닥면에서 위치하는 정렬키(39)를 형성한다.
이때, 스페이서(38)는 연마시 연마정지층으로 작용하여 정렬키(39)가 개구(35) 내부의 절연막(33) 측면에 동일한 폭으로 형성되도록 한다. 그러므로, 개구(35) 내부의 절연막(33) 측면에 동일한 폭으로 형성된 정렬키(39)는 이후 공정에서 정렬 오류를 방지하여 소자 특성 및 수율 저하를 방지할 수 있다.
상기에서 정렬키(39) 형성시 기판(11) 상의 칩영역에 형성된 콘택홀 내에는 플러그(도시되지 않음)가 형성된다.
도 2d를 참조하면, 절연막(33) 상에 알루미늄 등의 도전성 금속을 화학기상증착(Chemical Vapor Deposition) 등의 방법으로 스페이서(38) 및 정렬키(39)를 덮도록 증착하여 제 2 금속막(41)을 형성한다. 상기에서 제 2 금속막(41)은 칩영역에 서 소자의 금속배선을 형성하기 위한 것이다.
상술한 바와 같이 개구(35) 내의 제 1 금속막(37) 측면에 식각 선택비가 다른 물질로 스페이서(38)을 형성 상부 높이가 절연막(33)의 표면 높이 보다 높거나 낮도록 형성하고 제 1 금속막(37)을 화학적-기계적 연마(Chemical Mechanical Polishing) 등의 방법으로 연마하므로 정렬키(39)를 개구(35) 내부의 절연막(33) 측면에 동일한 폭으로 형성할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체장치의 제조방법에 의해 제조된 반도체 장치의 단면도를 도시한 것이다.
도 3을 참조하면, 도 2c에서 정렬키(39)를 개구(35) 내부의 절연막(33) 측면에 동일한 폭으로 형성한 후 스페이서(38)를 습식 식각 방법으로 선택적으로 제거한다.
그리고, 절연막(33) 상에 알루미늄 등의 도전성 금속을 화학기상증착(Chemical Vapor Deposition) 등의 방법으로 및 정렬키(39)를 덮도록 증착하여 제 2 금속막(41)을 형성한다. 상기에서 스페이서(38)를 제거한 후 제 2 금속막(41)을 형성하는 것에 의해 정렬키(39)의 크기를 감소시킬 수 있다.
상술한 바와 같이 본 발명은 절연막 상에 개구에 의해 노출된 기판을 덮도록 형성된 제 1 금속막 상에 식각 선택비가 다른 산화실리콘 또는 질화실리콘을 증착하고 에치백하여 제 1 금속막의 개구에 의해 형성된 측면에 스페이서를 상부 높이가 상기 절연막의 표면 높이 보다 높거나 낮도록 형성한다. 그리고, 스페이서를 연마정지층으로 사용하여 제 1 금속막을 절연막이 노출되도록 연마하여 개구 내의 절연막 측면에서 동일한 폭을 갖는 정렬키를 형성한다. 그리고, 절연막 상에 정렬키를 덮는 제 2 금속막을 형성하는데, 이 제 2 금속막을 스페이서를 제거한 후 형성할 수도 있다.
이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 따르면 정렬키를 개구 내부의 절연막 측면에 동일한 폭으로 형성하는 것에 의해 정렬 오류로 인한 소자 특성 및 수율을 저하되는 것을 방지할 수 효과가 있다.

Claims (5)

  1. 기판의 스크라이브 라인 상에 절연막을 형성하고 패터닝하여 개구를 형성하는 공정과,
    상기 절연막 상에 상기 개구에 의해 노출된 상기 기판을 덮는 제 1 금속막을 형성하는 공정과,
    상기 제 1 금속막의 상기 개구에 의해 형성된 측면에 상기 제 1 금속막과 식각 선택비가 다른 스페이서를 형성하는 공정과,
    상기 스페이서를 연마정지층으로 사용하여 상기 제 1 금속막을 상기 절연막이 노출되도록 연마하여 상기 개구 내의 상기 절연막 측면과 바닥면에서 위치하는 정렬키를 형성하는 공정과,
    상기 절연막 상에 상기 정렬키를 덮는 제 2 금속막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  2. 청구항 1에 있어서, 상기 기판은 트랜지스터 또는 금속 배선이 형성된 반도체장치의 제조방법.
  3. 청구항 1에 있어서, 상기 스페이서를 산화실리콘 또는 질화실리콘으로 형성하는 반도체장치의 제조방법.
  4. 청구항 1에 있어서, 상기 스페이서를 상부 높이가 상기 절연막의 표면 높이 보다 높거나 낮도록 형성하는 반도체장치의 제조방법.
  5. 청구항 1에 있어서, 상기 정렬키를 형성하고 상기 스페이서를 제거하는 공정을 더 포함하는 반도체장치의 제조방법.
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KR101425732B1 (ko) * 2012-12-26 2014-08-01 하이디스 테크놀로지 주식회사 액정표시장치의 기판

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