KR930020635A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR930020635A
KR930020635A KR1019920005114A KR920005114A KR930020635A KR 930020635 A KR930020635 A KR 930020635A KR 1019920005114 A KR1019920005114 A KR 1019920005114A KR 920005114 A KR920005114 A KR 920005114A KR 930020635 A KR930020635 A KR 930020635A
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김윤기
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김광호
삼성전자 주식회사
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Abstract

본 발명에 의한 반도체 장치의 제조방법은 버퍼층 구성에 있어, 완충역할을 충분힐 할 수 있는 아몰파스 폴리실리콘을 층간에 적층하여 반도체기판에 가해지는 스트레스를 극소화시켜 스페이서 형성시 크기의 제한을 최소화하고, 소자분리방법에 적용하여 소자분리 영역의 폭을 0.4㎛까지주려 초고집적화시키고, 필드산화막이 성장된후, 채널저지 이온층을 보강, 펀치스루 현상을 방지하여 소자의 전기적 특성을 향상시키고, 동시에 웰(Well)을 형성시켜 공정을 단순화시켰다. 또한 희생산화 대신에 아모파스 폴리실리콘을 다시 적층하고 과잉산화 시킴으로서 필드산화막의 표면형상을 개선, 스텝 커버리지(Step-coverage) 문제도 해결하여 소자의 전기적특성을 향상시킬 수 있는 장점이 있다.

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2d도는 본 발명의 의한 실시예를 나타낸 공정순서 단면도.

Claims (16)

  1. 제1도전형의 반도체기판 위에 절연막을 형성하는 공정; 상기 절연막 위에 상기 반도체기판에 가해지는 스트레스를 완충시키기 위한 완충절연막을 형성하는 공정; 상기 완충 절연막 위에 얻고자한 미세패턴의 크기에 따라 침적두께가 달라지는 질화막을 형성하는 공정; 상기 공정의 수득물을 패터닝하여 개구부를 형성하는 공정; 상기 개구부의 측벽에 상기 질화막의 침적두께에 따라 크기가 결정되는 스페이서를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 개구부가 형성된 반도체기판 상에 다른 질화막을 적층한 후, 상기 반도체기판의 표면을 식각종점으로 하는 전면 에치 백 공정에 의하여 스페이서를 형성함과 동시에 소자분리영역을 노출 시키는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 개구부가 노출된 반도체기판의 전면에 제2전도형 불순물을 낮은 에너지로 주입하여 제1채널저지 이온층을 위한 불순물영역을 형성하는 공정; 상기 노출된 반도체기판의 표면을 열산화시켜 필드산화막을 형성시키는 공정; 상기 필드산화막이 형성된 반도체기판 전면에 상기 제2전도형 불순물을 높은 에너지로 주입하여 제2채널저지 이온층을 위한 불순물영역을 형성시키는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 절연막은 실리콘 옥시나이트라이드(SixOyNz)로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 절연막은 200~400Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 완충 절연막은 540~550℃온도에서 실란(SiH4) 가스를 열분해하여 두께 100~500Å 정도로 저압 증착하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 제1전도형 불순물은 엔(N)형임을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 제1전도형 불순물은 피(P)형임을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 개구부는 상기 질화막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 질화막을 이방성 식각하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항에 있어서, 상기 개구부는 상기 질화막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트패턴을 마스크로 하여 상기 질화막 및 완충 절연막을 이방성 식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제2항에 있어서, 상기 다른 질화막은 두께 1000~2000Å 정도로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제3항에 있어서, 상기 제1채널저지 이온층은 제2전도형 불순물을 40~80keV의 저에너지와 1E12~5E13정도의 도스(does)로 이온주입하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제3항에 있어서, 상기 제2채널저지 이온층은 제2전도형 불순물을 400~800keV의 고에너지와 1E12~5E13정도의 도스(does)로 이온주입하여 형성하며, 동시에 활성영역(active region)에서는 웰(well)이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제2항 및 제3항에 있어서, 상기 소자분리여역은 0.4㎛ 이하로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제3항에 있어서, 반도체 소자분리방법에 있어서, 필드산화막이 성장된 반도체기판의 표면을 노출 시킨 후, 상기 반도체기판 및 필드산화막 위에 폴리실리콘을 얇게 침적하는 공정; 상기 폴리실리콘을 산화시키는 공정; 상기 공정의 수득물의 표면을 습식식각하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 폴리실리콘은 540~550℃ 온도에서 실란(SiH4) 가스를 열분해하여 두께 100~500Å정도로 저압 증착하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920005114A 1992-03-27 1992-03-27 반도체장치의 제조방법 KR950002191B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100270734B1 (ko) * 1997-12-29 2000-11-01 윤종용 유니트프론트패널보호장치
KR100842499B1 (ko) * 2006-12-28 2008-07-01 동부일렉트로닉스 주식회사 반도체장치의 제조방법

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KR100270734B1 (ko) * 1997-12-29 2000-11-01 윤종용 유니트프론트패널보호장치
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